JPH077510A - 多重化装置 - Google Patents
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- JPH077510A JPH077510A JP2455494A JP2455494A JPH077510A JP H077510 A JPH077510 A JP H077510A JP 2455494 A JP2455494 A JP 2455494A JP 2455494 A JP2455494 A JP 2455494A JP H077510 A JPH077510 A JP H077510A
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- cells
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
- H04J3/247—ATM or packet multiplexing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
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- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 本発明は、多重化パケットの長さがｎの正確
な倍数でないｎ個のデジタルワードの複数のセットとｒ
個（ｒ＜ｎ）のデジタルワードのセットによって構成さ
れたデータパケットを２つの連続的なデータパケット間
にギャップを有することなしに出力端子に供給する多重
化装置を提供すること目的である。 【構成】 出力端子OUT と、データパケットをそれぞれ
受信および記憶するように構成され、ｎ個のデジタルワ
ードをそれぞれ記憶する複数のメモリ部分を有する複数
の入力メモリ装置RAM0〜3 と、それに結合され、出力端
子OUT にデータパケットを転送する多重化手段MUX とを
備えている多重化装置において、入力メモリ装置RAM0〜
3 のメモリ部分からｒ個のデジタルワードのセットとｎ
個のデジタルワードのセットを同時に読取ってそれを多
重化手段MUX に転送する入力手段RGR,RGN を備え、この
多重化手段MUX は読取ったセットを結合させる。
な倍数でないｎ個のデジタルワードの複数のセットとｒ
個（ｒ＜ｎ）のデジタルワードのセットによって構成さ
れたデータパケットを２つの連続的なデータパケット間
にギャップを有することなしに出力端子に供給する多重
化装置を提供すること目的である。 【構成】 出力端子OUT と、データパケットをそれぞれ
受信および記憶するように構成され、ｎ個のデジタルワ
ードをそれぞれ記憶する複数のメモリ部分を有する複数
の入力メモリ装置RAM0〜3 と、それに結合され、出力端
子OUT にデータパケットを転送する多重化手段MUX とを
備えている多重化装置において、入力メモリ装置RAM0〜
3 のメモリ部分からｒ個のデジタルワードのセットとｎ
個のデジタルワードのセットを同時に読取ってそれを多
重化手段MUX に転送する入力手段RGR,RGN を備え、この
多重化手段MUX は読取ったセットを結合させる。
Description
【０００１】
【産業上の利用分野】本発明は、ｎ個のデジタルワード
の複数のセットおよびｎより小さいｒ個のデジタルワー
ドの少なくとも１セットによってそれぞれ構成されたデ
ータパケットを多重化し、出力端子と、前記データパケ
ットの少なくとも１つをそれぞれ受信および記憶するよ
うに構成され、ｎ個のデジタルワードをそれぞれ記憶す
ることができる複数のメモリ部分を具備している複数の
入力メモリ装置と、前記入力メモリ装置に結合され、前
記出力端子にデータパケットを転送するように構成され
る多重化手段とを具備している多重化装置に関する。
の複数のセットおよびｎより小さいｒ個のデジタルワー
ドの少なくとも１セットによってそれぞれ構成されたデ
ータパケットを多重化し、出力端子と、前記データパケ
ットの少なくとも１つをそれぞれ受信および記憶するよ
うに構成され、ｎ個のデジタルワードをそれぞれ記憶す
ることができる複数のメモリ部分を具備している複数の
入力メモリ装置と、前記入力メモリ装置に結合され、前
記出力端子にデータパケットを転送するように構成され
る多重化手段とを具備している多重化装置に関する。
【０００２】
【従来の技術】このような多重化装置は一般に当業者に
知られており、各入力メモリ装置はデータパケットを受
信する。ｒがｎに等しい場合、データパケットを構成し
ているデジタルワードの数ｙはｎの倍数であり、入力メ
モリ装置の有限数のメモリ部分に記憶される。標準的な
マルチプレクサ手段は第１の入力メモリ装置のメモリ部
分の内容を連続して読取るために使用され、完全なデー
タパケットが読取られるまで、および例えば第２の入力
メモリ装置のメモリ部分を読取る前にそれらを出力端子
に転送する。入力メモリ装置は連続して周期的な方法で
処理される。データパケットのデジタルワードが連続的
な方法で、すなわち２つの連続的なデータパケット間に
ギャップを有することなしに出力端子に転送されるた
め、データパケットの最適な出力速度が得られる。
知られており、各入力メモリ装置はデータパケットを受
信する。ｒがｎに等しい場合、データパケットを構成し
ているデジタルワードの数ｙはｎの倍数であり、入力メ
モリ装置の有限数のメモリ部分に記憶される。標準的な
マルチプレクサ手段は第１の入力メモリ装置のメモリ部
分の内容を連続して読取るために使用され、完全なデー
タパケットが読取られるまで、および例えば第２の入力
メモリ装置のメモリ部分を読取る前にそれらを出力端子
に転送する。入力メモリ装置は連続して周期的な方法で
処理される。データパケットのデジタルワードが連続的
な方法で、すなわち２つの連続的なデータパケット間に
ギャップを有することなしに出力端子に転送されるた
め、データパケットの最適な出力速度が得られる。
【０００３】しかしながら、ｎがｙの約数でない場合、
メモリ部分の１つ、通常最後の１つはｎでなく１組のｒ
個のみのデジタルワードを含む。ｒはｙ割るｎの除乗の
余りである。上記の標準的なマルチプレクサ手段が多重
化装置において使用されるならば、データパケットは２
つの連続的なデータパケット間のｎ−ｒ個のデジタルワ
ードのギャップを有して出力端子に伝送される。結果と
して、これらのデータパケットの出力速度は悪影響を受
ける。
メモリ部分の１つ、通常最後の１つはｎでなく１組のｒ
個のみのデジタルワードを含む。ｒはｙ割るｎの除乗の
余りである。上記の標準的なマルチプレクサ手段が多重
化装置において使用されるならば、データパケットは２
つの連続的なデータパケット間のｎ−ｒ個のデジタルワ
ードのギャップを有して出力端子に伝送される。結果と
して、これらのデータパケットの出力速度は悪影響を受
ける。
【０００４】
【発明が解決しようとする課題】しかしながらｒがｎよ
り小さい場合は、例えば１バイトのｙ＝５３のデジタル
ワードの非同期転送モード（ＡＴＭ）データパケットあ
るいはセルはそれぞれ伝送され、入力メモリ装置は例え
ばｎ＝４のデジタルワードすなわちバイトのメモリ部分
を有する通信システムにおいて可能である。この場合、
各データパケットは１４のメモリ部分を必要とし、１４
番目すなわち最後のメモリ部分はｒ＝１のデジタルワー
ドすなわちバイトのみを含む。上記の多重化装置を使用
するとき、連続的なデータパケットは前述されたように
ｎ−ｒ＝３のデジタルワードの長さを有するギャップに
よって出力端子で分離され、出力速度はギャップなしに
伝送されるデータパケットの出力速度に関して明らかに
減少される。
り小さい場合は、例えば１バイトのｙ＝５３のデジタル
ワードの非同期転送モード（ＡＴＭ）データパケットあ
るいはセルはそれぞれ伝送され、入力メモリ装置は例え
ばｎ＝４のデジタルワードすなわちバイトのメモリ部分
を有する通信システムにおいて可能である。この場合、
各データパケットは１４のメモリ部分を必要とし、１４
番目すなわち最後のメモリ部分はｒ＝１のデジタルワー
ドすなわちバイトのみを含む。上記の多重化装置を使用
するとき、連続的なデータパケットは前述されたように
ｎ−ｒ＝３のデジタルワードの長さを有するギャップに
よって出力端子で分離され、出力速度はギャップなしに
伝送されるデータパケットの出力速度に関して明らかに
減少される。
【０００５】本発明の目的は、これらのパケットの長さ
がｎの正確な倍数でなくともデータパケットが連続的な
方法で、すなわち２つの連続的なデータパケット間にギ
ャップを有することなしに出力端子に供給される上記の
既知のタイプの多重化装置を提供することである。
がｎの正確な倍数でなくともデータパケットが連続的な
方法で、すなわち２つの連続的なデータパケット間にギ
ャップを有することなしに出力端子に供給される上記の
既知のタイプの多重化装置を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、この目
的は、入力メモリ装置のメモリ部分からｒ個のデジタル
ワードのセットおよびｎ個のデジタルワードのセットを
同時に読取り、多重化手段に読取ったセットを転送する
ことができる入力手段を具備し、多重化手段は結合され
たセットの少なくとも１部分を前記出力端子に転送する
前に読取ったセットを結合するように構成されている多
重化装置によって達成される。
的は、入力メモリ装置のメモリ部分からｒ個のデジタル
ワードのセットおよびｎ個のデジタルワードのセットを
同時に読取り、多重化手段に読取ったセットを転送する
ことができる入力手段を具備し、多重化手段は結合され
たセットの少なくとも１部分を前記出力端子に転送する
前に読取ったセットを結合するように構成されている多
重化装置によって達成される。
【０００７】この方法において、第１のデータパケット
のｎ個のデジタルワードの第１のセットは、出力端子に
転送する前には任意のセットを結合することなく入力メ
モリ装置から多重化手段に入力手段を介して転送され
る。ｒ個のデジタルワードのセット、例えば第１のデー
タパケットの最後のセットが読取られるとき、入力手段
は最後のセットと同時に例えば第２の入力メモリ装置か
らの第２のデータパケットのｎ個のデジタルワードの第
１のセットを読取り始める。ｎ個のデジタルワードのセ
ットとｒ個のデジタルワードのセットが結合された後、
これらの結合されたセットのｎ個の第１のデジタルワー
ドのみが多重化手段によって出力端子に転送される。結
果として、第１および第２のデータパケットが出力端子
に転送される時にそれらの間にギャップは存在しない。
結合されたセットの残りのデジタルワード、すなわち出
力端子にまだ転送されていないデジタルワードは入力手
段を介して受信される第２のデータパケットの第２のセ
ットのｎ個のデジタルワードと結合され、これらの新し
く結合されたセットの第１のｎ個のデジタルワードのみ
が出力端子に転送される。これらの動作は、結合された
セットが多重化サイクルが完了されるときにｎ個のデジ
タルワードのみを構成するまで反復される。
のｎ個のデジタルワードの第１のセットは、出力端子に
転送する前には任意のセットを結合することなく入力メ
モリ装置から多重化手段に入力手段を介して転送され
る。ｒ個のデジタルワードのセット、例えば第１のデー
タパケットの最後のセットが読取られるとき、入力手段
は最後のセットと同時に例えば第２の入力メモリ装置か
らの第２のデータパケットのｎ個のデジタルワードの第
１のセットを読取り始める。ｎ個のデジタルワードのセ
ットとｒ個のデジタルワードのセットが結合された後、
これらの結合されたセットのｎ個の第１のデジタルワー
ドのみが多重化手段によって出力端子に転送される。結
果として、第１および第２のデータパケットが出力端子
に転送される時にそれらの間にギャップは存在しない。
結合されたセットの残りのデジタルワード、すなわち出
力端子にまだ転送されていないデジタルワードは入力手
段を介して受信される第２のデータパケットの第２のセ
ットのｎ個のデジタルワードと結合され、これらの新し
く結合されたセットの第１のｎ個のデジタルワードのみ
が出力端子に転送される。これらの動作は、結合された
セットが多重化サイクルが完了されるときにｎ個のデジ
タルワードのみを構成するまで反復される。
【０００８】さらに詳細に説明すると、前記入力手段
は、−ｒ個のデジタルワードの読取りセットをラッチす
るように構成され、１つのデジタルワードをそれぞれラ
ッチできるｒ個のラッチングセルを具備している第１の
入力レジスタと、−ｎ個のデジタルワードの読取りセッ
トをラッチするように構成され、１つのデジタルワード
をそれぞれラッチできるｎ個のラッチングセルを具備し
ている第２の入力レジスタとを備え、前記入力メモリ装
置が第１および第２の複数の各ゲートを介して前記第１
および第２の入力レジスタに結合され、前記ゲートが前
記メモリ部分から次の何れかを転送されることを可能に
するために制御手段によって制御される。
は、−ｒ個のデジタルワードの読取りセットをラッチす
るように構成され、１つのデジタルワードをそれぞれラ
ッチできるｒ個のラッチングセルを具備している第１の
入力レジスタと、−ｎ個のデジタルワードの読取りセッ
トをラッチするように構成され、１つのデジタルワード
をそれぞれラッチできるｎ個のラッチングセルを具備し
ている第２の入力レジスタとを備え、前記入力メモリ装
置が第１および第２の複数の各ゲートを介して前記第１
および第２の入力レジスタに結合され、前記ゲートが前
記メモリ部分から次の何れかを転送されることを可能に
するために制御手段によって制御される。
【０００９】ａ．前記第１の入力レジスタに対するｒ個
のデジタルワードの１セット、ｂ．前記第２の入力レジ
スタに対するｎ個のデジタルワードの１セット、ｃ．前
記第１の入力レジスタに対するｒ個のデジタルワードの
１セットおよび同時の前記第２の入力レジスタに対する
ｎ個のデジタルワードの１セット。
のデジタルワードの１セット、ｂ．前記第２の入力レジ
スタに対するｎ個のデジタルワードの１セット、ｃ．前
記第１の入力レジスタに対するｒ個のデジタルワードの
１セットおよび同時の前記第２の入力レジスタに対する
ｎ個のデジタルワードの１セット。
【００１０】本発明の別の特徴は、前記多重化手段が、
−前記出力端子に結合され、前記結合されたセットをラ
ッチするように構成され、１つのデジタルワードをそれ
ぞれラッチできるｒ＋ｎのラッチングセルを具備してい
るバッファ手段と、−前記入力手段から前記読取りセッ
トを受信し、それらを前記バッファ手段の第１の予め定
められたラッチングセルに転送するように構成されてい
る混合手段と、−前記バッファ手段に結合され、第２の
予め定められたラッチングセルから第３の予め定められ
たラッチングセルにデジタルワードを転送するように構
成されている転送手段とを含む。
−前記出力端子に結合され、前記結合されたセットをラ
ッチするように構成され、１つのデジタルワードをそれ
ぞれラッチできるｒ＋ｎのラッチングセルを具備してい
るバッファ手段と、−前記入力手段から前記読取りセッ
トを受信し、それらを前記バッファ手段の第１の予め定
められたラッチングセルに転送するように構成されてい
る混合手段と、−前記バッファ手段に結合され、第２の
予め定められたラッチングセルから第３の予め定められ
たラッチングセルにデジタルワードを転送するように構
成されている転送手段とを含む。
【００１１】本発明の別の特徴は、前記バッファ手段の
ｎ個のラッチングセルがｎ個のデジタルワードをそれに
転送するために前記出力端子に結合され、前記第３の予
め定められたラッチングセルが前記ｎ個のラッチングセ
ルに含まれ、後者が前記バッファ手段の最も左からｎ個
の連続的なセル位置に位置されることである。
ｎ個のラッチングセルがｎ個のデジタルワードをそれに
転送するために前記出力端子に結合され、前記第３の予
め定められたラッチングセルが前記ｎ個のラッチングセ
ルに含まれ、後者が前記バッファ手段の最も左からｎ個
の連続的なセル位置に位置されることである。
【００１２】さらに、前記第２の予め定められたラッチ
ングセルは前記バッファ手段の前記ｎ個のラッチングセ
ルの直後に位置される。
ングセルは前記バッファ手段の前記ｎ個のラッチングセ
ルの直後に位置される。
【００１３】本発明のさらに別の特徴は、前記バッファ
手段の前記ｎ個のラッチングセルが、直列出力が前記出
力端子に接続されている並列入力直列出力のｎ個の各ラ
ッチングセルに並列に接続されていることである。
手段の前記ｎ個のラッチングセルが、直列出力が前記出
力端子に接続されている並列入力直列出力のｎ個の各ラ
ッチングセルに並列に接続されていることである。
【００１４】
【実施例】本発明の前記およびその他の目的および特徴
は、添付図面と共に実施例の以下の説明によって明らか
となり、良く理解されるであろう。
は、添付図面と共に実施例の以下の説明によって明らか
となり、良く理解されるであろう。
【００１５】図１に示される多重化装置は、ｍ個の異な
るデータ源から受信される通信データのデータパケット
を出力端子ＯＵＴを通って直列に送信される連続的なデ
ータパケットの流れへ多重化する非同期転送モード（Ａ
ＴＭ）通信スイッチングネットワークにおいて使用され
る。
るデータ源から受信される通信データのデータパケット
を出力端子ＯＵＴを通って直列に送信される連続的なデ
ータパケットの流れへ多重化する非同期転送モード（Ａ
ＴＭ）通信スイッチングネットワークにおいて使用され
る。
【００１６】各データパケットはｙ個のデジタルワード
によって構成され、各デジタルワードは少なくとも１で
あるｘ個のビットから構成されている。
によって構成され、各デジタルワードは少なくとも１で
あるｘ個のビットから構成されている。
【００１７】以下の実施例において、ｘは８に等しく、
それによって各デジタルワードは１バイトを形成し、デ
ータパケットはｙ＝５３個のデジタルワードすなわちバ
イトによって構成される。さらに、データ源の数ｍは４
に等しいとする。
それによって各デジタルワードは１バイトを形成し、デ
ータパケットはｙ＝５３個のデジタルワードすなわちバ
イトによって構成される。さらに、データ源の数ｍは４
に等しいとする。
【００１８】ｍ＝４のデータ源から受信されるデータパ
ケットは、ｍ＝４個の入力メモリ装置例えば先入れ先出
し（ＦＩＦＯ）型のデータバッファＲＡＭ０，ＲＡＭ
１，ＲＡＭ２およびＲＡＭ３に最初に記憶される。この
ようなデータバッファは図２にさらに詳細に示され、一
般にＲＡＭと呼ばれる。ＲＡＭはｎ個のメモリセルをそ
れぞれ具備している複数のメモリ部分を含み、各メモリ
セルはデータパケットの１つのデジタルワードを記憶す
ることができる。この実施例において、ｎは４に等し
く、ＲＡＭのメモリ部分は最大４個のデジタルワードす
なわちバイトを記憶することができる。データパケット
がデータバッファＲＡＭに到達するとき、ｎ＝４の第１
のデジタルワード０，１，２および３はこのＲＡＭの第
１のメモリ部分の４個のメモリセルに記憶され、データ
パケットの４個の次のデジタルワード４，５，６および
７はＲＡＭの次のメモリ部分の４個のメモリセルに記憶
され、以下同様に記憶され、最後にデータパケットの５
３番目のデジタルワード52がメモリセルに記憶される。
この実施例において、ＲＡＭの１４番目のメモリ部分は
データパケットのｒ＝１のバイトのみを記憶し、ｒはｙ
＝５３割るｎ＝４の除算の余りに等しい。ＲＡＭのこの
１４番目のメモリ部分の３個の残りのメモリセルは、不
確定のデータを含む。
ケットは、ｍ＝４個の入力メモリ装置例えば先入れ先出
し（ＦＩＦＯ）型のデータバッファＲＡＭ０，ＲＡＭ
１，ＲＡＭ２およびＲＡＭ３に最初に記憶される。この
ようなデータバッファは図２にさらに詳細に示され、一
般にＲＡＭと呼ばれる。ＲＡＭはｎ個のメモリセルをそ
れぞれ具備している複数のメモリ部分を含み、各メモリ
セルはデータパケットの１つのデジタルワードを記憶す
ることができる。この実施例において、ｎは４に等し
く、ＲＡＭのメモリ部分は最大４個のデジタルワードす
なわちバイトを記憶することができる。データパケット
がデータバッファＲＡＭに到達するとき、ｎ＝４の第１
のデジタルワード０，１，２および３はこのＲＡＭの第
１のメモリ部分の４個のメモリセルに記憶され、データ
パケットの４個の次のデジタルワード４，５，６および
７はＲＡＭの次のメモリ部分の４個のメモリセルに記憶
され、以下同様に記憶され、最後にデータパケットの５
３番目のデジタルワード52がメモリセルに記憶される。
この実施例において、ＲＡＭの１４番目のメモリ部分は
データパケットのｒ＝１のバイトのみを記憶し、ｒはｙ
＝５３割るｎ＝４の除算の余りに等しい。ＲＡＭのこの
１４番目のメモリ部分の３個の残りのメモリセルは、不
確定のデータを含む。
【００１９】一般的に、完全なデータパケットはデータ
バッファＲＡＭの｜ｙ／ｎ｜＋１個のメモリ部分に記憶
され、ｙはデータパケットを構成するデジタルワードの
数であり、ｎはＲＡＭのメモリ部分を構成するメモリセ
ルの数である。すなわち、このような１つのメモリ部分
に記憶されるデジタルワードの数であり、｜ ｜はｙを
ｎで割る除算の絶対値を示している。この実施例におい
て、｜５３／４｜＝１３およびｙ割るｎの除算の余りｒ
は１に等しい。
バッファＲＡＭの｜ｙ／ｎ｜＋１個のメモリ部分に記憶
され、ｙはデータパケットを構成するデジタルワードの
数であり、ｎはＲＡＭのメモリ部分を構成するメモリセ
ルの数である。すなわち、このような１つのメモリ部分
に記憶されるデジタルワードの数であり、｜ ｜はｙを
ｎで割る除算の絶対値を示している。この実施例におい
て、｜５３／４｜＝１３およびｙ割るｎの除算の余りｒ
は１に等しい。
【００２０】図１を参照すると、データバッファＲＡＭ
０，…，ＲＡＭ３は各データゲートＧ０Ｒ，Ｇ１Ｒ，Ｇ
２Ｒ，Ｇ３Ｒおよびこれらの全てのデータゲートが接続
されている入力レジスタＲＧＲ、および別の各データゲ
ートＧ０Ｎ，Ｇ１Ｎ，Ｇ２Ｎ，Ｇ３Ｎおよびこれらの全
ての他のゲートが接続される別の入力レジスタＲＧＮを
介して多重化回路ＭＵＸにそれぞれ接続されている。入
力レジスタＲＧＲおよびＲＧＮは、１つのデジタルワー
ド０乃至ｒ−１および０乃至ｎ−１をそれぞれラッチす
ることができるｒ個およびｎ個のラッチングセルを備え
ている。制御回路ＣＮＴＬは、入力レジスタＲＧＲへ１
組のｒ個のデジタルワードを含んでいるメモリ部分の内
容の転送を可能にするゲートＧ０Ｒ乃至Ｇ３Ｒ、および
入力レジスタＲＧＮへ１組のｎバイトを含んでいるメモ
リ部分の内容の転送を可能にするゲートＧ０Ｎ乃至Ｇ３
Ｎの両方を制御し、これらの転送は以下説明されるよう
に独立して、あるいは同時に実行される。
０，…，ＲＡＭ３は各データゲートＧ０Ｒ，Ｇ１Ｒ，Ｇ
２Ｒ，Ｇ３Ｒおよびこれらの全てのデータゲートが接続
されている入力レジスタＲＧＲ、および別の各データゲ
ートＧ０Ｎ，Ｇ１Ｎ，Ｇ２Ｎ，Ｇ３Ｎおよびこれらの全
ての他のゲートが接続される別の入力レジスタＲＧＮを
介して多重化回路ＭＵＸにそれぞれ接続されている。入
力レジスタＲＧＲおよびＲＧＮは、１つのデジタルワー
ド０乃至ｒ−１および０乃至ｎ−１をそれぞれラッチす
ることができるｒ個およびｎ個のラッチングセルを備え
ている。制御回路ＣＮＴＬは、入力レジスタＲＧＲへ１
組のｒ個のデジタルワードを含んでいるメモリ部分の内
容の転送を可能にするゲートＧ０Ｒ乃至Ｇ３Ｒ、および
入力レジスタＲＧＮへ１組のｎバイトを含んでいるメモ
リ部分の内容の転送を可能にするゲートＧ０Ｎ乃至Ｇ３
Ｎの両方を制御し、これらの転送は以下説明されるよう
に独立して、あるいは同時に実行される。
【００２１】レジスタＲＧＲおよび、またはＲＧＮ中に
ラッチされたデジタルワードは混合回路ＭＩＸ１に転送
され、混合回路ＭＩＸ１はバッファＢＵＦＦおよび転送
回路ＭＩＸ２と共に多重化回路ＭＵＸに含まれている。
ラッチされたデジタルワードは混合回路ＭＩＸ１に転送
され、混合回路ＭＩＸ１はバッファＢＵＦＦおよび転送
回路ＭＩＸ２と共に多重化回路ＭＵＸに含まれている。
【００２２】以下説明されるように、混合回路ＭＩＸ１
は入力レジスタＲＧＲおよびＲＧＮから受信された２組
のデジタルワードを組合せ、これらの組合せをバッファ
ＢＵＦＦに転送する。このバッファＢＵＦＦは番号０，
…，ｎ−２，ｎ−１，ｎ，…，２ｎ−２のセルをラッチ
する２ｎ−１のラッチングセルを具備し、したがって２
ｎ−１のデジタルワードの最大値を記憶することができ
る。上記に定められたようなｒの最大値がｎ−１である
ためにバッファＢＵＦＦの寸法２ｎ−１がｒ＋ｎに等し
いことに注目すべきである。
は入力レジスタＲＧＲおよびＲＧＮから受信された２組
のデジタルワードを組合せ、これらの組合せをバッファ
ＢＵＦＦに転送する。このバッファＢＵＦＦは番号０，
…，ｎ−２，ｎ−１，ｎ，…，２ｎ−２のセルをラッチ
する２ｎ−１のラッチングセルを具備し、したがって２
ｎ−１のデジタルワードの最大値を記憶することができ
る。上記に定められたようなｒの最大値がｎ−１である
ためにバッファＢＵＦＦの寸法２ｎ−１がｒ＋ｎに等し
いことに注目すべきである。
【００２３】バッファＢＵＦＦは、ＢＵＦＦのｎ−１の
連続的なラッチングセルからｎ−１、までのデジタルワ
ードを読取り、以下説明される異なる転送プロトコルに
よってバッファＢＵＦＦの最も左からの連続したラッチ
ングセルにこれらのデジタルワードを再び書込むように
構成されている転送回路ＭＩＸ２と接続される。
連続的なラッチングセルからｎ−１、までのデジタルワ
ードを読取り、以下説明される異なる転送プロトコルに
よってバッファＢＵＦＦの最も左からの連続したラッチ
ングセルにこれらのデジタルワードを再び書込むように
構成されている転送回路ＭＩＸ２と接続される。
【００２４】さらに、バッファＢＵＦＦの最も左からｎ
個の連続的なラッチングセル０乃至ｎ−１の内容は、番
号０乃至ｎ−１のｎ個のラッチングセルを具備する並列
入力直列出力のレジスタレジスタＰＩＳＯに転送され
る。ＰＩＳＯは、それらを出力端子ＯＵＴに直列に伝送
する前にバッファＢＵＦＦからのｎ個のデジタルワード
を並列に受信するように構成されている。
個の連続的なラッチングセル０乃至ｎ−１の内容は、番
号０乃至ｎ−１のｎ個のラッチングセルを具備する並列
入力直列出力のレジスタレジスタＰＩＳＯに転送され
る。ＰＩＳＯは、それらを出力端子ＯＵＴに直列に伝送
する前にバッファＢＵＦＦからのｎ個のデジタルワード
を並列に受信するように構成されている。
【００２５】多重化回路ＭＵＸの動作、特にそれにおけ
る混合回路ＭＩＸ１および転送回路ＭＩＸ２の動作は、
多重化装置の構成部分の間のデジタルワードの転送を全
て同期する上記制御回路ＣＮＴＬによって制御される。
る混合回路ＭＩＸ１および転送回路ＭＩＸ２の動作は、
多重化装置の構成部分の間のデジタルワードの転送を全
て同期する上記制御回路ＣＮＴＬによって制御される。
【００２６】多重化装置のこの好ましい実施例におい
て、バッファＢＵＦＦの最も左からｎ個の連続したラッ
チングセルは出力端子ＯＵＴに転送されるデジタルワー
ドを転送するために使用されるが、同じ目的のバッファ
ＢＵＦＦの別のセットのｎ個のラッチングセルを使用す
ることも可能であることに注目すべきである。
て、バッファＢＵＦＦの最も左からｎ個の連続したラッ
チングセルは出力端子ＯＵＴに転送されるデジタルワー
ドを転送するために使用されるが、同じ目的のバッファ
ＢＵＦＦの別のセットのｎ個のラッチングセルを使用す
ることも可能であることに注目すべきである。
【００２７】レジスタＰＩＳＯ、したがって出力端子Ｏ
ＵＴへ転送する多重化装置の動作の異なる位相０乃至５
ａ／ｂ、およびデータゲートＧ０Ｒ乃至Ｇ３ＲおよびＧ
０ＮおよびＧ３Ｎを介するデータバッファＲＡＭ０乃至
ＲＡＭ３から読取られるデータパケットの連続的な流れ
が図３乃至図９を参照して以下に詳細に説明される。
ＵＴへ転送する多重化装置の動作の異なる位相０乃至５
ａ／ｂ、およびデータゲートＧ０Ｒ乃至Ｇ３ＲおよびＧ
０ＮおよびＧ３Ｎを介するデータバッファＲＡＭ０乃至
ＲＡＭ３から読取られるデータパケットの連続的な流れ
が図３乃至図９を参照して以下に詳細に説明される。
【００２８】以下の説明において、入力レジスタＲＧ
Ｒ，ＲＧＮおよびバッファＢＵＦＦのみが詳細に説明さ
れる。混合回路ＭＩＸ１は入力レジスタＲＧＲ／ＲＧＮ
とバッファＢＵＦＦの間に設けられている接続によって
表され、転送回路ＭＩＸ２はバッファＢＵＦＦ内に設け
られている相互接続によって表される。以下の例におい
て、データパケットの出力シーケンスは次の通りであ
る。バッファＢＵＦＦの最も左からｎ個の連続したラッ
チングセル０，…，ｎ−１に接続されているレジスタＰ
ＩＳＯを介して出力端子ＯＵＴに伝送される第１のデー
タパケットはデータバッファＲＡＭ０に記憶され、第２
のデータパケットはＲＡＭ１に記憶され、第３のデータ
パケットはＲＡＭ２に記憶され、第４のデータパケット
はＲＡＭ３に記憶される。このシーケンスは、例えばデ
ータバッファＲＡＭ０等に記憶された第５のデータパケ
ットによって周期的に反復される。
Ｒ，ＲＧＮおよびバッファＢＵＦＦのみが詳細に説明さ
れる。混合回路ＭＩＸ１は入力レジスタＲＧＲ／ＲＧＮ
とバッファＢＵＦＦの間に設けられている接続によって
表され、転送回路ＭＩＸ２はバッファＢＵＦＦ内に設け
られている相互接続によって表される。以下の例におい
て、データパケットの出力シーケンスは次の通りであ
る。バッファＢＵＦＦの最も左からｎ個の連続したラッ
チングセル０，…，ｎ−１に接続されているレジスタＰ
ＩＳＯを介して出力端子ＯＵＴに伝送される第１のデー
タパケットはデータバッファＲＡＭ０に記憶され、第２
のデータパケットはＲＡＭ１に記憶され、第３のデータ
パケットはＲＡＭ２に記憶され、第４のデータパケット
はＲＡＭ３に記憶される。このシーケンスは、例えばデ
ータバッファＲＡＭ０等に記憶された第５のデータパケ
ットによって周期的に反復される。
【００２９】多重化装置の動作の第１の位相０は図３に
概略的に表されている。データバッファＲＡＭ０に記憶
される第１のデータパケットのｎ個のデジタルワードの
第１のセットは入力レジスタＲＧＮのｎ個のラッチング
セル０，１，…，ｎ−１におけるデータゲートＧ０Ｎを
介して負荷され、入力レジスタＲＧＲは使用されない。
混合回路ＭＩＸ１は、ＲＧＮからバッファＢＵＦＦの最
も左からｎ個の連続したラッチングセル０，１，…，ｎ
−１にこれらのｎ個のデジタルワードを転送する。そこ
からｎ個のデジタルワードは転送回路ＭＩＸ２の動作な
しにレジスタＰＩＳＯに伝送される。
概略的に表されている。データバッファＲＡＭ０に記憶
される第１のデータパケットのｎ個のデジタルワードの
第１のセットは入力レジスタＲＧＮのｎ個のラッチング
セル０，１，…，ｎ−１におけるデータゲートＧ０Ｎを
介して負荷され、入力レジスタＲＧＲは使用されない。
混合回路ＭＩＸ１は、ＲＧＮからバッファＢＵＦＦの最
も左からｎ個の連続したラッチングセル０，１，…，ｎ
−１にこれらのｎ個のデジタルワードを転送する。そこ
からｎ個のデジタルワードは転送回路ＭＩＸ２の動作な
しにレジスタＰＩＳＯに伝送される。
【００３０】この動作後、入力レジスタＲＧＮはＲＡＭ
０における第１のデータパケットのｎ個の次のセットの
デジタルワードによって負荷され、位相０の動作が反復
される。この位相０は｜ｙ／ｎ｜回、すなわち第１のデ
ータパケットのｎ×｜ｙ／ｎ｜個の第１のデジタルワー
ドを含んでいるＲＡＭ０の全ての｜ｙ／ｎ｜メモリ部分
がレジスタＰＩＳＯに伝送されるまで実行される。
０における第１のデータパケットのｎ個の次のセットの
デジタルワードによって負荷され、位相０の動作が反復
される。この位相０は｜ｙ／ｎ｜回、すなわち第１のデ
ータパケットのｎ×｜ｙ／ｎ｜個の第１のデジタルワー
ドを含んでいるＲＡＭ０の全ての｜ｙ／ｎ｜メモリ部分
がレジスタＰＩＳＯに伝送されるまで実行される。
【００３１】図４に示される位相１はＲＡＭ０における
第１のデータパケットのｒ個のデジタルワードの最後の
セットの伝送を開始し、出力端子ＯＵＴにおいてＲＡＭ
１に記憶された第２のデータパケットのｎ−ｒ個の第１
のデジタルワードによって直ちに後続されるこの最後の
セットを有する。このため、入力レジスタＲＧＲのラッ
チングセル０，…，ｒ−１はデータゲートＧ０Ｒを介し
てＲＡＭ０における第１のデータパケットのｒ個のデジ
タルワードのセットによって負荷され、一方入力レジス
タＲＧＮのラッチングセル０，１，…，ｎ−１はデータ
ゲートＧ１Ｎを介してＲＡＭ１における第２のデータパ
ケットのｎ個のデジタルワードの第１のセットによって
負荷される。混合回路ＭＩＸ１はそれらを並置すること
によってこれら２つのセットを組合せ、バッファＢＵＦ
Ｆの最も左からｒ＋ｎの連続したラッチングセル０，
…，ｒ−１，ｒ，ｒ＋１，…，ｎ−１，…，ｒ＋ｎ−１
にこのように得られたｒ＋ｎ個のデジタルワードを転送
する。さらに詳細に説明すると、ＲＧＲからのｒ個のデ
ジタルワードのセットはバッファＢＵＦＦの最も左から
ｒ個のラッチングセル０，…，ｒ−１中に負荷され、一
方ＲＧＮからのｎ個のデジタルワードのセットはバッフ
ァＢＵＦＦのｎ個の続くラッチングセルｒ，ｒ＋１，
…，ｎ−１，…，ｒ＋ｎ−１中に負荷される。また、転
送回路ＭＩＸ２は静止しており、バッファＢＵＦＦの最
も左からｎ個のラッチングセル０，…，ｒ−１，ｒ，ｒ
＋１，…，ｎ−１中に記憶されたｎ個のデジタルワード
はレジスタＰＩＳＯに伝送される。この位相１は１回だ
け実行される。
第１のデータパケットのｒ個のデジタルワードの最後の
セットの伝送を開始し、出力端子ＯＵＴにおいてＲＡＭ
１に記憶された第２のデータパケットのｎ−ｒ個の第１
のデジタルワードによって直ちに後続されるこの最後の
セットを有する。このため、入力レジスタＲＧＲのラッ
チングセル０，…，ｒ−１はデータゲートＧ０Ｒを介し
てＲＡＭ０における第１のデータパケットのｒ個のデジ
タルワードのセットによって負荷され、一方入力レジス
タＲＧＮのラッチングセル０，１，…，ｎ−１はデータ
ゲートＧ１Ｎを介してＲＡＭ１における第２のデータパ
ケットのｎ個のデジタルワードの第１のセットによって
負荷される。混合回路ＭＩＸ１はそれらを並置すること
によってこれら２つのセットを組合せ、バッファＢＵＦ
Ｆの最も左からｒ＋ｎの連続したラッチングセル０，
…，ｒ−１，ｒ，ｒ＋１，…，ｎ−１，…，ｒ＋ｎ−１
にこのように得られたｒ＋ｎ個のデジタルワードを転送
する。さらに詳細に説明すると、ＲＧＲからのｒ個のデ
ジタルワードのセットはバッファＢＵＦＦの最も左から
ｒ個のラッチングセル０，…，ｒ−１中に負荷され、一
方ＲＧＮからのｎ個のデジタルワードのセットはバッフ
ァＢＵＦＦのｎ個の続くラッチングセルｒ，ｒ＋１，
…，ｎ−１，…，ｒ＋ｎ−１中に負荷される。また、転
送回路ＭＩＸ２は静止しており、バッファＢＵＦＦの最
も左からｎ個のラッチングセル０，…，ｒ−１，ｒ，ｒ
＋１，…，ｎ−１中に記憶されたｎ個のデジタルワード
はレジスタＰＩＳＯに伝送される。この位相１は１回だ
け実行される。
【００３２】第１のデータパケットのｒ個の最後のデジ
タルワードに加えて、第２のデータパケットのｎ−ｒ個
の第１のデジタルワードのみがＰＩＳＯに伝送されるこ
とに注目すべきである。これは、バッファＢＵＦＦがＰ
ＩＳＯおよびさらに出力端子ＯＵＴに転送される必要が
ある第２のデータパケットのｒ個のデジタルワードをさ
らに含むことを意味する。この転送は以下に説明される
次の位相２中に実行される。
タルワードに加えて、第２のデータパケットのｎ−ｒ個
の第１のデジタルワードのみがＰＩＳＯに伝送されるこ
とに注目すべきである。これは、バッファＢＵＦＦがＰ
ＩＳＯおよびさらに出力端子ＯＵＴに転送される必要が
ある第２のデータパケットのｒ個のデジタルワードをさ
らに含むことを意味する。この転送は以下に説明される
次の位相２中に実行される。
【００３３】次の位相２は図５に示されている。位相２
において、ＲＡＭ１における第２のデータパケットのｎ
個のデジタルワードの第２のセットはＲＧＮに負荷さ
れ、入力レジスタＲＧＲは使用されない。この位相２の
第１のステップは、バッファＢＵＦＦのラッチングセル
ｎ，…，ｒ＋ｎ−１に依然記憶されているｒ個の最後の
デジタルワードをバッファＢＵＦＦの最も左からｒ個の
ラッチングセル０，…，ｒ−１に転送あるいは移動する
転送回路ＭＩＸ２によって実行される。位相２の第２の
ステップは、ＲＧＮからバッファＢＵＦＦのラッチング
セルｒ，ｒ＋１，…，ｎ−１，…，ｒ＋ｎ−１に第２の
データパケットのｎ個のデジタルワードの第２のセット
を転送する混合回路ＭＩＸ１によって実行される。再
び、バッファＢＵＦＦの最も左からｎ個の連続したラッ
チングセル０，…，ｒ−１，ｒ，ｒ＋１，…，ｎ−１の
内容はＰＩＳＯに伝送される。この位相２は｜ｙ／ｎ｜
−１回反復される。
において、ＲＡＭ１における第２のデータパケットのｎ
個のデジタルワードの第２のセットはＲＧＮに負荷さ
れ、入力レジスタＲＧＲは使用されない。この位相２の
第１のステップは、バッファＢＵＦＦのラッチングセル
ｎ，…，ｒ＋ｎ−１に依然記憶されているｒ個の最後の
デジタルワードをバッファＢＵＦＦの最も左からｒ個の
ラッチングセル０，…，ｒ−１に転送あるいは移動する
転送回路ＭＩＸ２によって実行される。位相２の第２の
ステップは、ＲＧＮからバッファＢＵＦＦのラッチング
セルｒ，ｒ＋１，…，ｎ−１，…，ｒ＋ｎ−１に第２の
データパケットのｎ個のデジタルワードの第２のセット
を転送する混合回路ＭＩＸ１によって実行される。再
び、バッファＢＵＦＦの最も左からｎ個の連続したラッ
チングセル０，…，ｒ−１，ｒ，ｒ＋１，…，ｎ−１の
内容はＰＩＳＯに伝送される。この位相２は｜ｙ／ｎ｜
−１回反復される。
【００３４】上記説明における位相２は異なるステップ
に分割されるが、これら全てのステップが同時に、すな
わち「パイプライン」において実行されることができ
る。実際に、実際的な実行において入力レジスタＲＧ
Ｒ，ＲＧＮ、バッファＢＵＦＦおよび並列入力直列出力
のレジスタＰＩＳＯのラッチングセルは、例えば同じク
ロック信号によって制御される既知のＤフリップフロッ
プによって構成される。結果として、入力レジスタＲＧ
Ｒ／ＲＧＮからＭＩＸ１を介してバッファＢＵＦＦへ、
バッファＢＵＦＦからＭＩＸ２を介して最も左から連続
したラッチングセルへ、および後者のラッチングセルか
らＰＩＳＯへのデジタルワードの転送はパイプラインに
おいて実行される。これは、以下に説明される次の位相
に対して有効であり、レジスタＰＩＳＯの直列の出力か
ら出力端子ＯＵＴへのデジタルワードの連続的な流れを
得ることを可能にする。
に分割されるが、これら全てのステップが同時に、すな
わち「パイプライン」において実行されることができ
る。実際に、実際的な実行において入力レジスタＲＧ
Ｒ，ＲＧＮ、バッファＢＵＦＦおよび並列入力直列出力
のレジスタＰＩＳＯのラッチングセルは、例えば同じク
ロック信号によって制御される既知のＤフリップフロッ
プによって構成される。結果として、入力レジスタＲＧ
Ｒ／ＲＧＮからＭＩＸ１を介してバッファＢＵＦＦへ、
バッファＢＵＦＦからＭＩＸ２を介して最も左から連続
したラッチングセルへ、および後者のラッチングセルか
らＰＩＳＯへのデジタルワードの転送はパイプラインに
おいて実行される。これは、以下に説明される次の位相
に対して有効であり、レジスタＰＩＳＯの直列の出力か
ら出力端子ＯＵＴへのデジタルワードの連続的な流れを
得ることを可能にする。
【００３５】簡単にするため、ＲＡＭのメモリ部分に記
憶されたデジタルワードの数ｎがｙをｎで割る除算の余
りｒの２倍以上、すなわち２ｒ＜ｎであると仮定する。
この場合、図６に示されるような位相３は最後の位相２
の後に実行される。この位相３中のＲＡＭ１における第
２のデータパケットのｒ個のデジタルワードの最後のセ
ットは入力レジスタＲＧＲ中に負荷され、ＲＡＭ２にお
ける第３のデータパケットのｎ個のデジタルワードの第
１のセットは入力レジスタＲＧＮに同時に負荷される。
上記位相２について、位相３はバッファＢＵＦＦのラッ
チングセルｎ，…，ｒ＋ｎ−１中に依然として記憶され
ているｒ個のデジタルワードをｒ個のラッチングセル
０，…，ｒ−１に移動するＭＩＸ２によって実行される
第１のステップを含む２つのステップを含む。位相３の
第２のステップはＲＧＲおよびＲＧＮの内容を組合せる
ＭＩＸ１によって実行され、バッファＢＵＦＦのラッチ
ングセルｒ，…，２ｒ−１，２ｒ，ｎ−１，…，ｒ＋ｎ
−１，…，２ｒ＋ｎ−１にこのようにして得られたｒ＋
ｎ個のデジタルワードを転送する。結果として、ＲＧＲ
のｒ個のデジタルワードはバッファＢＵＦＦのラッチン
グセルｒ，…，２ｒ−１中に記憶され、ＲＧＮのｎ個の
デジタルワードはバッファＢＵＦＦのラッチングセル２
ｒ，ｎ−１，…，ｒ＋ｎ−１，…，２ｒ＋ｎ−１に記憶
される。
憶されたデジタルワードの数ｎがｙをｎで割る除算の余
りｒの２倍以上、すなわち２ｒ＜ｎであると仮定する。
この場合、図６に示されるような位相３は最後の位相２
の後に実行される。この位相３中のＲＡＭ１における第
２のデータパケットのｒ個のデジタルワードの最後のセ
ットは入力レジスタＲＧＲ中に負荷され、ＲＡＭ２にお
ける第３のデータパケットのｎ個のデジタルワードの第
１のセットは入力レジスタＲＧＮに同時に負荷される。
上記位相２について、位相３はバッファＢＵＦＦのラッ
チングセルｎ，…，ｒ＋ｎ−１中に依然として記憶され
ているｒ個のデジタルワードをｒ個のラッチングセル
０，…，ｒ−１に移動するＭＩＸ２によって実行される
第１のステップを含む２つのステップを含む。位相３の
第２のステップはＲＧＲおよびＲＧＮの内容を組合せる
ＭＩＸ１によって実行され、バッファＢＵＦＦのラッチ
ングセルｒ，…，２ｒ−１，２ｒ，ｎ−１，…，ｒ＋ｎ
−１，…，２ｒ＋ｎ−１にこのようにして得られたｒ＋
ｎ個のデジタルワードを転送する。結果として、ＲＧＲ
のｒ個のデジタルワードはバッファＢＵＦＦのラッチン
グセルｒ，…，２ｒ−１中に記憶され、ＲＧＮのｎ個の
デジタルワードはバッファＢＵＦＦのラッチングセル２
ｒ，ｎ−１，…，ｒ＋ｎ−１，…，２ｒ＋ｎ−１に記憶
される。
【００３６】バッファＢＵＦＦのラッチングセル２ｒお
よびｎ−１の相対的な位置、例えばそれらを分離するラ
ッチングセルの数はｒおよびｎの数値に依存しているこ
とに注意すべきである。この例において、ラッチングセ
ルｎ−１はラッチングセル２ｒを直ちに後続し、バッフ
ァＢＵＦＦのラッチングセル２ｒ＋ｎ−１はＭＩＸ１か
ら受信される最後のデジタルワード、すなわちＲＧＮの
最後のラッチングセルのデジタルワードを含む。
よびｎ−１の相対的な位置、例えばそれらを分離するラ
ッチングセルの数はｒおよびｎの数値に依存しているこ
とに注意すべきである。この例において、ラッチングセ
ルｎ−１はラッチングセル２ｒを直ちに後続し、バッフ
ァＢＵＦＦのラッチングセル２ｒ＋ｎ−１はＭＩＸ１か
ら受信される最後のデジタルワード、すなわちＲＧＮの
最後のラッチングセルのデジタルワードを含む。
【００３７】バッファＢＵＦＦの最も左からｎ個のラッ
チングセル０，…，ｒ−１，ｒ，…，２ｒ−１，２ｒ，
ｎ−１の内容はＰＩＳＯに転送される。この位相３は一
回だけ実行され、以下に説明される位相４に続く。
チングセル０，…，ｒ−１，ｒ，…，２ｒ−１，２ｒ，
ｎ−１の内容はＰＩＳＯに転送される。この位相３は一
回だけ実行され、以下に説明される位相４に続く。
【００３８】図７に示される位相４において、入力レジ
スタＲＧＲは上記位相０および２におけるように使用さ
れず、入力レジスタＲＧＮはＲＡＭ２に記憶された第３
のデータパケットのｎ個のデジタルワードの次のセット
を連続的に含む。この位相４の第１のステップにおい
て、転送回路ＭＩＸ２はバッファＢＵＦＦのラッチング
セルｎ，…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎ−１に
依然として記憶されている２ｒ個の最後のデジタルワー
ドをこのバッファＢＵＦＦの最も左から２ｒ個のラッチ
ングセル０，…，ｒ−１，ｒ，…，２ｒ−１に移動させ
る。位相４の第２のステップにおいて、混合回路ＭＩＸ
１はＲＧＮ中にラッチされたｎ個のデジタルワードをバ
ッファＢＵＦＦのｎ個のラッチングセル２ｒ，ｎ−１，
ｎ，…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎ−１に転送
する。全ての前述の位相中について、バッファの最も左
からｎ個の連続したラッチングセル０，…，ｒ−１，
ｒ，…，２ｒ−１，２ｒ，ｎ−１の内容はＰＩＳＯに転
送される。位相２と同様に、この位相４は｜ｙ／ｎ｜−
１回反復される。
スタＲＧＲは上記位相０および２におけるように使用さ
れず、入力レジスタＲＧＮはＲＡＭ２に記憶された第３
のデータパケットのｎ個のデジタルワードの次のセット
を連続的に含む。この位相４の第１のステップにおい
て、転送回路ＭＩＸ２はバッファＢＵＦＦのラッチング
セルｎ，…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎ−１に
依然として記憶されている２ｒ個の最後のデジタルワー
ドをこのバッファＢＵＦＦの最も左から２ｒ個のラッチ
ングセル０，…，ｒ−１，ｒ，…，２ｒ−１に移動させ
る。位相４の第２のステップにおいて、混合回路ＭＩＸ
１はＲＧＮ中にラッチされたｎ個のデジタルワードをバ
ッファＢＵＦＦのｎ個のラッチングセル２ｒ，ｎ−１，
ｎ，…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎ−１に転送
する。全ての前述の位相中について、バッファの最も左
からｎ個の連続したラッチングセル０，…，ｒ−１，
ｒ，…，２ｒ−１，２ｒ，ｎ−１の内容はＰＩＳＯに転
送される。位相２と同様に、この位相４は｜ｙ／ｎ｜−
１回反復される。
【００３９】最後の位相４が完了された後、位相５が実
行される。通常位相５ａおよび位相５ｂと呼ばれる２つ
の実際的な場合について以下検討する。図８に示される
位相５ａにおいて、ＲＡＭのメモリ部分に記憶されたデ
ジタルワードの数ｎはｙをｎで割る除算の余りｒの３倍
以上、すなわち３ｒ＜ｎであり、図９に示される位相５
ｂにおいて、この数ｎはｒの三倍に等しい、すなわち３
ｒ＝ｎであると仮定される。これら２つの場合について
以下にさらに詳細に説明する。
行される。通常位相５ａおよび位相５ｂと呼ばれる２つ
の実際的な場合について以下検討する。図８に示される
位相５ａにおいて、ＲＡＭのメモリ部分に記憶されたデ
ジタルワードの数ｎはｙをｎで割る除算の余りｒの３倍
以上、すなわち３ｒ＜ｎであり、図９に示される位相５
ｂにおいて、この数ｎはｒの三倍に等しい、すなわち３
ｒ＝ｎであると仮定される。これら２つの場合について
以下にさらに詳細に説明する。
【００４０】位相５ａにおいて、入力レジスタＲＧＲは
ＲＡＭ２における第３のデータパケットのｒ個のデジタ
ルワードの最後のセットを含み、入力レジスタＲＧＮは
ＲＡＭ３における第４のデータパケットのｎ個のデジタ
ルワードの第１のセットを含む。この位相５ａは第１の
ステップを含み、それにおける転送回路ＭＩＸ２はバッ
ファＢＵＦＦの最も左から２ｒのラッチングセルｎ，
…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎ−１の内容をこ
のバッファＢＵＦＦの最も左から２ｒ個のラッチングセ
ル０，…，ｒ−１，ｒ，…，２ｒ−１に移動させる。位
相５ａの第２のステップ中、混合回路ＭＩＸ１はＲＧＲ
に含まれるｒ個のデジタルワードをＢＵＦＦのｒ個のラ
ッチングセル２ｒ，…，３ｒ−１に、およびＲＧＮに含
まれるｎ個のデジタルワードを結合してこのバッファＢ
ＵＦＦのｎ個のラッチングセル３ｒ，３ｒ＋１，…，ｎ
−１，ｎ，…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎｍ−
１，…，３ｒ＋ｎ−１に転送する。通常、バッファＢＵ
ＦＦの最も左からｎ個の連続したラッチングセル０，
…，ｒ−１，ｒ，…，２ｒ−１，２ｒ，…，３ｒ−１，
３ｒ，３ｒ＋１，…，ｎ−１の内容は、ＰＩＳＯに転送
される。位相５ａは一回だけ実行される。
ＲＡＭ２における第３のデータパケットのｒ個のデジタ
ルワードの最後のセットを含み、入力レジスタＲＧＮは
ＲＡＭ３における第４のデータパケットのｎ個のデジタ
ルワードの第１のセットを含む。この位相５ａは第１の
ステップを含み、それにおける転送回路ＭＩＸ２はバッ
ファＢＵＦＦの最も左から２ｒのラッチングセルｎ，
…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎ−１の内容をこ
のバッファＢＵＦＦの最も左から２ｒ個のラッチングセ
ル０，…，ｒ−１，ｒ，…，２ｒ−１に移動させる。位
相５ａの第２のステップ中、混合回路ＭＩＸ１はＲＧＲ
に含まれるｒ個のデジタルワードをＢＵＦＦのｒ個のラ
ッチングセル２ｒ，…，３ｒ−１に、およびＲＧＮに含
まれるｎ個のデジタルワードを結合してこのバッファＢ
ＵＦＦのｎ個のラッチングセル３ｒ，３ｒ＋１，…，ｎ
−１，ｎ，…，ｒ＋ｎ−１，ｒ＋ｎ，…，２ｒ＋ｎｍ−
１，…，３ｒ＋ｎ−１に転送する。通常、バッファＢＵ
ＦＦの最も左からｎ個の連続したラッチングセル０，
…，ｒ−１，ｒ，…，２ｒ−１，２ｒ，…，３ｒ−１，
３ｒ，３ｒ＋１，…，ｎ−１の内容は、ＰＩＳＯに転送
される。位相５ａは一回だけ実行される。
【００４１】バッファＢＵＦＦのラッチングセル３ｒ＋
１およびｎ−１の相対的な位置、例えばそれらを分離す
るラッチングセルの数がｒおよびｎの数値に明らかに依
存していることに注意すべきである。この例において、
ラッチングセルｎ−１はラッチングセル３ｒ＋１を直ち
に後続し、それによってバッファＢＵＦＦのラッチング
セル３ｒ＋ｎ−１はＭＩＸ１から受信された最後のデジ
タルワード、すなわちＲＧＮの最後のラッチングセルの
デジタルワードを含むと仮定する。
１およびｎ−１の相対的な位置、例えばそれらを分離す
るラッチングセルの数がｒおよびｎの数値に明らかに依
存していることに注意すべきである。この例において、
ラッチングセルｎ−１はラッチングセル３ｒ＋１を直ち
に後続し、それによってバッファＢＵＦＦのラッチング
セル３ｒ＋ｎ−１はＭＩＸ１から受信された最後のデジ
タルワード、すなわちＲＧＮの最後のラッチングセルの
デジタルワードを含むと仮定する。
【００４２】ｒおよびｎの数値によって、位相５ａに続
いて、上記位相２と類似した位相あるいはＲＡＭ３にお
ける第４のデータパケットのｎ個のデジタルワードの次
のセットを出力端子ＯＵＴに転送するために上記４と類
似した位相が行われる。ＲＡＭ３における第４のデータ
パケットのデジタルワードを転送した後、第５のデータ
パケットは上記のような周期的な方法でデータバッファ
ＲＡＭ０から読取られる。
いて、上記位相２と類似した位相あるいはＲＡＭ３にお
ける第４のデータパケットのｎ個のデジタルワードの次
のセットを出力端子ＯＵＴに転送するために上記４と類
似した位相が行われる。ＲＡＭ３における第４のデータ
パケットのデジタルワードを転送した後、第５のデータ
パケットは上記のような周期的な方法でデータバッファ
ＲＡＭ０から読取られる。
【００４３】位相５ｂにおいて、入力レジスタＲＧＲは
ＲＡＭ２における第３のデータパケットのｒ個のデジタ
ルワードの最後のセットを含むが、入力レジスタＲＧＮ
は使用されない。この位相５ｂは第１のステップを含
み、それにおける転送回路ＭＩＸ２は２ｒ個のラッチン
グセル３ｒ，…，５ｒ−１の内容を最も左から２ｒ個の
ラッチングセル０，…，ｒ−１，ｒ，…，２ｒ−１に移
動させる。この位相５ｂの第２のステップ中、混合回路
ＭＩＸ１はＲＧＲに含まれるｒ個のデジタルワードをバ
ッファＢＵＦＦのｒ個のラッチングセル２ｒ，…，３ｒ
−１に転送する。バッファＢＵＦＦの最も左からｎ個の
連続したラッチングセル０，…，ｒ−１，ｒ，…，２ｒ
−１，２ｒ，…，３ｒ−１の内容は通常どおりＰＩＳＯ
に転送される。位相５ｂは１回だけ実行され、データバ
ッファＲＡＭ３に含まれた第４のデータパケットのｎ個
のデジタルワードを出力端子ＯＵＴに転送するために上
記位相０が後続する。
ＲＡＭ２における第３のデータパケットのｒ個のデジタ
ルワードの最後のセットを含むが、入力レジスタＲＧＮ
は使用されない。この位相５ｂは第１のステップを含
み、それにおける転送回路ＭＩＸ２は２ｒ個のラッチン
グセル３ｒ，…，５ｒ−１の内容を最も左から２ｒ個の
ラッチングセル０，…，ｒ−１，ｒ，…，２ｒ−１に移
動させる。この位相５ｂの第２のステップ中、混合回路
ＭＩＸ１はＲＧＲに含まれるｒ個のデジタルワードをバ
ッファＢＵＦＦのｒ個のラッチングセル２ｒ，…，３ｒ
−１に転送する。バッファＢＵＦＦの最も左からｎ個の
連続したラッチングセル０，…，ｒ−１，ｒ，…，２ｒ
−１，２ｒ，…，３ｒ−１の内容は通常どおりＰＩＳＯ
に転送される。位相５ｂは１回だけ実行され、データバ
ッファＲＡＭ３に含まれた第４のデータパケットのｎ個
のデジタルワードを出力端子ＯＵＴに転送するために上
記位相０が後続する。
【００４４】前述のように、上記の５つの位相のサイク
ルは、例えばｍ個のデータバッファＲＡＭ０乃至ＲＡＭ
３から循環的に読取られる第５，第６，…データパケッ
トによって反復される。
ルは、例えばｍ個のデータバッファＲＡＭ０乃至ＲＡＭ
３から循環的に読取られる第５，第６，…データパケッ
トによって反復される。
【００４５】制御回路ＣＮＴＬがゲートＧ０Ｒ乃至Ｇ３
Ｒ、混合回路ＭＩＸ１および転送回路ＭＩＸ２を制御す
るためにｙ，ｎおよびｒの値で動作するカウンタを主に
含むことに注意すべきである。これらの回路の動作の上
記説明に基づいて、このような制御回路ＣＮＴＬの設計
は当業者に対して比較的簡単であるので、ここではさら
に詳細に説明はしない。
Ｒ、混合回路ＭＩＸ１および転送回路ＭＩＸ２を制御す
るためにｙ，ｎおよびｒの値で動作するカウンタを主に
含むことに注意すべきである。これらの回路の動作の上
記説明に基づいて、このような制御回路ＣＮＴＬの設計
は当業者に対して比較的簡単であるので、ここではさら
に詳細に説明はしない。
【００４６】ｙ＝５３バイトでそれぞれ構成されるデー
タパケットのｎ＝４のデジタルワードすなわちバイトを
記憶するように構成されたメモリ部分を有するｍ＝４の
データバッファＲＡＭ０／ＲＡＭ３の上記実際的な例に
おいて、出力端子ＯＵＴにおける流れの出力速度は、デ
ータパケットがＶＯＵＴ／ｎ以上の入力速度ＶＩＮ、例
えばＶＩＮ＝２０Ｍバイト毎秒で到達する場合にＶＯＵ
Ｔ＝８０Ｍバイト毎秒に等しい。
タパケットのｎ＝４のデジタルワードすなわちバイトを
記憶するように構成されたメモリ部分を有するｍ＝４の
データバッファＲＡＭ０／ＲＡＭ３の上記実際的な例に
おいて、出力端子ＯＵＴにおける流れの出力速度は、デ
ータパケットがＶＯＵＴ／ｎ以上の入力速度ＶＩＮ、例
えばＶＩＮ＝２０Ｍバイト毎秒で到達する場合にＶＯＵ
Ｔ＝８０Ｍバイト毎秒に等しい。
【００４７】上記好ましい実施例においてデータバッフ
ァＲＡＭ０乃至ＲＡＭ３は順次読取られるが、同じデー
タバッファに記憶されたデータパケットを読取り、多重
化することも可能である。データゲートＧ０Ｒ乃至Ｇ３
ＲおよびＧ０Ｎ乃至Ｇ３Ｎは制御回路ＣＮＴＬによって
制御され、入力レジスタＲＧＲおよびＲＧＮは同じデー
タバッファの２つの連続的なメモリ部分を同時に読取る
ように構成される。
ァＲＡＭ０乃至ＲＡＭ３は順次読取られるが、同じデー
タバッファに記憶されたデータパケットを読取り、多重
化することも可能である。データゲートＧ０Ｒ乃至Ｇ３
ＲおよびＧ０Ｎ乃至Ｇ３Ｎは制御回路ＣＮＴＬによって
制御され、入力レジスタＲＧＲおよびＲＧＮは同じデー
タバッファの２つの連続的なメモリ部分を同時に読取る
ように構成される。
【００４８】さらに、上記例におけるデータパケットは
それぞれｎ個のデジタルワードの複数のセットおよびｒ
個のデジタルワードの１つのセットのみを含む。各デジ
タルワードの可変数の連続的なセットによって構成され
たデータパケットを処理するようにこの多重化装置を構
成することは可能であるが、１セットにおけるデジタル
ワードの最大数はｎである。この場合、２つの入力レジ
スタＲＧＲおよびＲＧＮは同じデータバッファＲＡＭ０
乃至ＲＡＭ３の２つの連続的なメモリ部分を同時に読取
ることができなければならないだけではなく、制御回路
ＣＮＴＬはデータゲートＧ０Ｒ乃至Ｇ３Ｒ、Ｇ０Ｎ乃至
Ｇ３Ｎおよび多重化回路ＭＵＸを対応して制御するため
にこれらのデータバッファの各メモリ部分に記憶される
デジタルワードの数を知らなければならない。
それぞれｎ個のデジタルワードの複数のセットおよびｒ
個のデジタルワードの１つのセットのみを含む。各デジ
タルワードの可変数の連続的なセットによって構成され
たデータパケットを処理するようにこの多重化装置を構
成することは可能であるが、１セットにおけるデジタル
ワードの最大数はｎである。この場合、２つの入力レジ
スタＲＧＲおよびＲＧＮは同じデータバッファＲＡＭ０
乃至ＲＡＭ３の２つの連続的なメモリ部分を同時に読取
ることができなければならないだけではなく、制御回路
ＣＮＴＬはデータゲートＧ０Ｒ乃至Ｇ３Ｒ、Ｇ０Ｎ乃至
Ｇ３Ｎおよび多重化回路ＭＵＸを対応して制御するため
にこれらのデータバッファの各メモリ部分に記憶される
デジタルワードの数を知らなければならない。
【００４９】このため、本発明の原理は特定の装置に関
して説明されたが、この説明は単なる例示として行われ
たものであり、本発明の技術的範囲を限定するものでは
ないことを明瞭に理解すべきである。
して説明されたが、この説明は単なる例示として行われ
たものであり、本発明の技術的範囲を限定するものでは
ないことを明瞭に理解すべきである。
【図１】種々の入力メモリ装置（ＲＡＭ０，…，ＲＡＭ
３）が結合される多重化回路（ＭＵＸ）を含んでいる本
発明による多重化装置のブロック図。
３）が結合される多重化回路（ＭＵＸ）を含んでいる本
発明による多重化装置のブロック図。
【図２】図１の入力メモリ装置の１つを示す詳細図。
【図３】図２の多重化回路（ＭＵＸ）の動作の位相０の
図。
図。
【図４】図２の多重化回路（ＭＵＸ）の動作の位相１の
図。
図。
【図５】図２の多重化回路（ＭＵＸ）の動作の位相２の
図。
図。
【図６】図２の多重化回路（ＭＵＸ）の動作の位相３の
図。
図。
【図７】図２の多重化回路（ＭＵＸ）の動作の位相４の
図。
図。
【図８】図２の多重化回路（ＭＵＸ）の動作の位相５ａ
の図。
の図。
【図９】図２の多重化回路（ＭＵＸ）の動作の位相５ｂ
の図。
の図。
ＢＵＦＦ…バッファ手段、ＣＮＴＬ…制御手段、ＭＩＸ
１…混合手段、ＭＩＸ２…転送手段、ＭＵＸ…多重化装
置、ＯＵＴ…出力端子、ＲＡＭ０，ＲＡＭ１，ＲＡＭ
２，ＲＡＭ３…入力メモリ装置、ＲＧＲ，ＲＧＮ…入力
レジスタ、
１…混合手段、ＭＩＸ２…転送手段、ＭＵＸ…多重化装
置、ＯＵＴ…出力端子、ＲＡＭ０，ＲＡＭ１，ＲＡＭ
２，ＲＡＭ３…入力メモリ装置、ＲＧＲ，ＲＧＮ…入力
レジスタ、
フロントページの続き (72)発明者 ダニエル・フランス・ヨセフィナ・ファ ン・デ・ポール ベルギー国、ビー − 2930 ブラッスシ ャート、アカシアレイ ５ (72)発明者 ルディ・ファン・エークハウト ベルギー国、ビー − 2580 ベールセ ル、ホーグフェルト ４
Claims (10)
- 【請求項１】 ｎ個のデジタルワードの複数のセットお
よびｎより小さいｒ個のデジタルワードの少なくとも１
セットによってそれぞれ構成されたデータパケットを多
重化し、出力端子と、前記データパケットの少なくとも
１つをそれぞれ受信および記憶するように構成され、ｎ
個のデジタルワードをそれぞれ記憶することができる複
数のメモリ部分を具備している複数の入力メモリ装置
と、前記入力メモリ装置に結合され、前記出力端子にデ
ータパケットを転送するように構成されている多重化手
段とを具備している多重化装置において、 前記入力メモリ装置の前記メモリ部分からｒ個のデジタ
ルワードの前記セットおよびｎ個のデジタルワードの前
記セットを同時に読取り、多重化手段に読取ったセット
を転送することができる入力手段を具備し、多重化手段
は結合されたセットの少なくとも１部分を前記出力端子
に転送する前に読取ったセットを結合するように構成さ
れていることを特徴とする多重化装置。 - 【請求項２】 前記入力手段は、 ｒ個のデジタルワードの読取ったセットをラッチするよ
うに構成され、１つのデジタルワードをそれぞれラッチ
できるｒ個のラッチングセルを具備している第１の入力
レジスタと、 ｎ個のデジタルワードの読取ったセットをラッチするよ
うに構成され、１つのデジタルワードをそれぞれラッチ
できるｎ個のラッチングセルを具備している第２の入力
レジスタとを具備し前記入力メモリ装置はそれぞれ第１
および第２の複数の各ゲートを介して前記第１および第
２の入力レジスタに結合され、前記ゲートが、 前記第１の入力レジスタに対するｒ個のデジタルワード
の１セットと、 前記第２の入力レジスタに対するｎ個のデジタルワード
の１セットと、 前記第１の入力レジスタに対するｒ個のデジタルワード
の１セットおよび同時に前記第２の入力レジスタに対す
るｎ個のデジタルワードの１セットとのいずれかを前記
メモリ部分から転送可能にするために制御手段によって
制御されることを特徴とする請求項１記載の多重化装
置。 - 【請求項３】 前記多重化手段が、 出力端子に結合され、前記結合されたセットをラッチす
るように構成され、１つのデジタルワードをそれぞれラ
ッチできる少なくともｒ＋ｎ個のラッチングセルを具備
しているバッファ手段と、 前記入力手段から前記読取ったセットを受信し、それら
を前記バッファ手段の第１の予め定められたラッチング
セルに転送するように構成された混合手段と、 前記バッファ手段に結合され、第２の予め定められたラ
ッチングセルから第３の予め定められたラッチングセル
にデジタルワードを転送するように構成されている転送
手段とを含むことを特徴とする請求項１記載の多重化装
置。 - 【請求項４】 前記バッファ手段のｎ個のラッチングセ
ルがｎ個のデジタルワードをそれに転送するために前記
出力端子に結合され、前記第３の予め定められたラッチ
ングセルが前記ｎ個のラッチングセルに含まれることを
特徴とする請求項３記載の多重化装置。 - 【請求項５】 前記ｎ個のラッチングセルが前記バッフ
ァ手段の最も左からｎ個の連続したセル位置に位置され
ることを特徴とする請求項４記載の多重化装置。 - 【請求項６】 前記第２の予め定められたラッチングセ
ルは前記バッファ手段の前記ｎ個のラッチングセルの直
後に位置されることを特徴とする請求項５記載の多重化
装置。 - 【請求項７】 前記バッファ手段の前記ｎ個のラッチン
グセルは、直列出力が前記出力端子に接続されている並
列入力直列出力のレジスタのｎ個の各ラッチングセルに
並列に接続されていることを特徴とする請求項４記載の
多重化装置。 - 【請求項８】 前記転送手段および前記混合手段の動作
を制御する制御手段を具備し、前記第３の予め定められ
たラッチングセルが前記バッファ手段の最も左からの連
続したセル位置に位置され、前記第１の予め定められた
ラッチングセルがそれに直ちに後続することを特徴とす
る請求項７記載の多重化装置。 - 【請求項９】 前記第２および第３の予め定められたラ
ッチングセルが０からｎ−１まで変化する同数のラッチ
ングセルを具備することを特徴とする請求項３記載の多
重化装置。 - 【請求項１０】 前記各データパケットがｙ個のデジタ
ルワードによって構成され、データパケットのｒ個のデ
ジタルワードの前記１セットが前記データパケットの最
後のｒ個のデジタルワードによって構成され、ｒはｙを
ｎで割った除算の余りであることを特徴とする請求項１
記載の多重化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE93200483.1 | 1993-02-22 | ||
| EP93200483A EP0613265A1 (en) | 1993-02-22 | 1993-02-22 | Multiplexing arrangement for data packets |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077510A true JPH077510A (ja) | 1995-01-10 |
Family
ID=8213655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2455494A Pending JPH077510A (ja) | 1993-02-22 | 1994-02-22 | 多重化装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5499263A (ja) |
| EP (1) | EP0613265A1 (ja) |
| JP (1) | JPH077510A (ja) |
| AU (1) | AU667602B2 (ja) |
| CA (1) | CA2116053A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845180B2 (ja) * | 1995-10-18 | 1999-01-13 | 日本電気株式会社 | Ａｔｍセル多重化装置 |
| US6442179B2 (en) * | 1997-08-15 | 2002-08-27 | Seagate Technology Llc | Data storage communication channel and method of transmitting data |
| US6125406A (en) * | 1998-05-15 | 2000-09-26 | Xerox Corporation | Bi-directional packing data device enabling forward/reverse bit sequences with two output latches |
| US6065066A (en) * | 1998-06-02 | 2000-05-16 | Adaptec, Inc. | System for data stream packer and unpacker integrated circuit which align data stored in a two level latch |
| US6125116A (en) * | 1998-07-27 | 2000-09-26 | Nec Corporation | Message sets for a flexible programmable ATM access multiplexer using functional separation of line and protocol related functions |
| US6700894B1 (en) * | 2000-03-15 | 2004-03-02 | Broadcom Corporation | Method and apparatus for shared buffer packet switching |
| JP2006115315A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | データ転送方法及びデータ転送装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2440672A1 (fr) * | 1978-10-30 | 1980-05-30 | Cit Alcatel | Commutateur spatial multiplex |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| EP0289400A3 (en) * | 1987-04-30 | 1990-01-24 | Fairchild Weston Systems Inc. | High speed asynchronous data multiplexer/demultiplexer |
| DE3843372C2 (de) * | 1988-12-23 | 1997-03-27 | Bosch Gmbh Robert | Verfahren und Schaltungsanordnung zur Taktanpassung in der digitalen Nachrichtentechnik |
| JPH04100429A (ja) * | 1990-08-20 | 1992-04-02 | Toshiba Corp | 時分割多重化装置 |
| JP2947628B2 (ja) * | 1991-03-11 | 1999-09-13 | 富士通株式会社 | スイッチ制御装置 |
| JPH05130134A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | Ａｔｍ交換における系切替方式 |
| US5267236A (en) * | 1991-12-16 | 1993-11-30 | Alcatel Network Systems, Inc. | Asynchronous parallel data formatter |
-
1993
- 1993-02-22 EP EP93200483A patent/EP0613265A1/en not_active Withdrawn
-
1994
- 1994-02-04 AU AU54895/94A patent/AU667602B2/en not_active Ceased
- 1994-02-14 US US08/195,259 patent/US5499263A/en not_active Expired - Fee Related
- 1994-02-21 CA CA002116053A patent/CA2116053A1/en not_active Abandoned
- 1994-02-22 JP JP2455494A patent/JPH077510A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| AU667602B2 (en) | 1996-03-28 |
| AU5489594A (en) | 1994-08-25 |
| EP0613265A1 (en) | 1994-08-31 |
| US5499263A (en) | 1996-03-12 |
| CA2116053A1 (en) | 1994-08-23 |
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