JPH0775046B2 - 磁気記憶装置の書込回路 - Google Patents
磁気記憶装置の書込回路Info
- Publication number
- JPH0775046B2 JPH0775046B2 JP62126603A JP12660387A JPH0775046B2 JP H0775046 B2 JPH0775046 B2 JP H0775046B2 JP 62126603 A JP62126603 A JP 62126603A JP 12660387 A JP12660387 A JP 12660387A JP H0775046 B2 JPH0775046 B2 JP H0775046B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- magnetic head
- voltage
- transistors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
Landscapes
- Digital Magnetic Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路化に適した、磁気ヘッド断線及び書
込回路の異常を検出できる磁気記憶装置の書込回路に関
する。
込回路の異常を検出できる磁気記憶装置の書込回路に関
する。
磁気ヘッドで書込を行なう磁気記憶装置では、磁気ヘッ
ドの断線に記憶データを失なう原因になる。また書込時
に書込電流が零になる故障や、書込時に書込信号が変化
しない故障も、記憶データを失なう原因になるので、書
込回路がこれらの異常を検出できる必要がある。
ドの断線に記憶データを失なう原因になる。また書込時
に書込電流が零になる故障や、書込時に書込信号が変化
しない故障も、記憶データを失なう原因になるので、書
込回路がこれらの異常を検出できる必要がある。
従来のこの種の書込回路としては第４図に示す回路があ
る。この回路は、磁気ヘッド17の断線時にヘッド端子15
又は16の電圧が０ボルト付近に上昇することにより、磁
気ヘッド断線を検出する。
る。この回路は、磁気ヘッド17の断線時にヘッド端子15
又は16の電圧が０ボルト付近に上昇することにより、磁
気ヘッド断線を検出する。
例えば、トランジスタ5,7および10がオンし、トランジ
スタ4,8および９がオフし、ヘッド端子15から16の方向
に書込電流を流そうとしている場合を考える。トランジ
スタ７の電流像幅率をhfe,コレクタ電流をIc,エミッタ
ベース間の順方向電圧をVF抵抗２の抵抗値をＲとする
と、ヘッド端子15の正常時の電圧は、−RIc/hfe−VFと
なる。
スタ4,8および９がオフし、ヘッド端子15から16の方向
に書込電流を流そうとしている場合を考える。トランジ
スタ７の電流像幅率をhfe,コレクタ電流をIc,エミッタ
ベース間の順方向電圧をVF抵抗２の抵抗値をＲとする
と、ヘッド端子15の正常時の電圧は、−RIc/hfe−VFと
なる。
一方、磁気ヘッド17の断線時には、トランジスタ７には
電流が流れないのでヘッド端子15の電圧はほとんど０ボ
ルトになる。従って、定電圧源34の電圧を、−RIc/hfe
−VFと０ボルトの間の適当な値に設定すれば、端子36か
ら電流が流れた時に、端子36の電圧降下を観測すること
により、磁気ヘッド断線を検出できる。
電流が流れないのでヘッド端子15の電圧はほとんど０ボ
ルトになる。従って、定電圧源34の電圧を、−RIc/hfe
−VFと０ボルトの間の適当な値に設定すれば、端子36か
ら電流が流れた時に、端子36の電圧降下を観測すること
により、磁気ヘッド断線を検出できる。
書込時に書込電流が零になった場合にも、ヘッド端子15
が０ボルトになるので、同様にして、第４図の回路で検
出できる。
が０ボルトになるので、同様にして、第４図の回路で検
出できる。
この回路の問題点は、磁気ヘッド17の電流スイッチング
により正常時に発生する正のフライバックパルスの為に
この回路が誤動作し易いことである。この誤動作を回避
するには、トランジスタ31および32がフライバックパル
スによってはオンしないように、定電圧源34の電圧を決
める必要がある。しかし、その値設定方向は、磁気ヘッ
ド断線または書込電流零の検出を妨げる方向であること
は明らかである。従って、上述のいずれの場合にも、誤
動作しないように定電圧源34の電圧を決めることは困難
な場合が多く、また製造バラツキにより誤動作すること
もあり、この回路を使ったICの製造歩留を下げる原因と
なる。
により正常時に発生する正のフライバックパルスの為に
この回路が誤動作し易いことである。この誤動作を回避
するには、トランジスタ31および32がフライバックパル
スによってはオンしないように、定電圧源34の電圧を決
める必要がある。しかし、その値設定方向は、磁気ヘッ
ド断線または書込電流零の検出を妨げる方向であること
は明らかである。従って、上述のいずれの場合にも、誤
動作しないように定電圧源34の電圧を決めることは困難
な場合が多く、また製造バラツキにより誤動作すること
もあり、この回路を使ったICの製造歩留を下げる原因と
なる。
第４図の回路の上記の問題を解決する為、当該出願人
は、特開昭61−217906号で第５図の回路を出願した。第
５図では、トランジスタ5,7,10および18が、トランジス
タ4,8,9および19のいずれかの組が排他的に磁気ヘッド
が断線した場合や書込時の書込電流が零になった場合に
は、トランジスタ18および７か、トランジスタ19および
８にコレクタ電流が流れなくなる。従って端子36から電
流が流れなくなるので、端子36の電圧上昇を観測するこ
とにより、磁気ヘッド断線や書込時書込電流が零という
異常を検出できる。この回路においては、磁気ヘッド断
線や書込電流零を検出する回路がフライバックパルスに
よって影響されないので、第４図の回路のような誤動作
の心配は無い。
は、特開昭61−217906号で第５図の回路を出願した。第
５図では、トランジスタ5,7,10および18が、トランジス
タ4,8,9および19のいずれかの組が排他的に磁気ヘッド
が断線した場合や書込時の書込電流が零になった場合に
は、トランジスタ18および７か、トランジスタ19および
８にコレクタ電流が流れなくなる。従って端子36から電
流が流れなくなるので、端子36の電圧上昇を観測するこ
とにより、磁気ヘッド断線や書込時書込電流が零という
異常を検出できる。この回路においては、磁気ヘッド断
線や書込電流零を検出する回路がフライバックパルスに
よって影響されないので、第４図の回路のような誤動作
の心配は無い。
〔発明が解決しようとする問題点〕 上述した従来の書込回路は、磁気ヘッドに流れる書込電
流の有無を観測端子における電圧降下もしくは電圧上昇
によって検出しているので、磁気ヘッドの断線や書込時
に書込電流が零になる故障は検出できるが、書込信号が
変化しない故障は検出できないという問題点を有する。
流の有無を観測端子における電圧降下もしくは電圧上昇
によって検出しているので、磁気ヘッドの断線や書込時
に書込電流が零になる故障は検出できるが、書込信号が
変化しない故障は検出できないという問題点を有する。
上述した従来の書込回路に対して、本発明は、書込回路
出力トランジスタに流れる電流を電圧に変換してリトリ
ガブル・モノステーブル・マルチバイブレータに入力す
ることにより、磁気ヘッド断線、書込電流が零になる故
障および書込信号が変化しない故障のすべてを検出する
という独創的内容を有する。
出力トランジスタに流れる電流を電圧に変換してリトリ
ガブル・モノステーブル・マルチバイブレータに入力す
ることにより、磁気ヘッド断線、書込電流が零になる故
障および書込信号が変化しない故障のすべてを検出する
という独創的内容を有する。
本発明の磁気記憶装置の書込回路は、センタータップを
有せず磁気記録媒体に書込を行う磁気ヘッドと、互いに
逆相で入力される書込信号に応じて相補的にオン・オフ
動作する第1,第２のトランジスタおよび前記第1,第２の
トランジスタに電流を供給する手段を有して磁気ヘッド
に対するBTL形プッシュプル回路として動作する出力段
とを具備する磁気記憶装置の書込回路において、ベー
ス，エミッタを第１のトランジスタのベース，エミッタ
にそれぞれ接続し第１をトランジスタとほぼ同時にオン
・オフする第３のトランジスタと、ベース，エミッタを
第２のトランジスタのベース，エミッタにそれぞれ接続
し第２のトランジスタとほぼ同時にオン・オフする第４
のトランジスタと、第3,第４のトランジスタのコレクタ
電流を電圧に変換する手段と、第３のトランジスタのコ
レクタ電流に比例した電圧又は第４のトランジスタのコ
レクタ電流に比例した電圧又は第3,第４のトランジスタ
のコレクタ電流の差に比例した電圧を入力するコンパレ
ータと、コンパレータ出力を入力するリトリガブル・モ
ノステーブル・マルチバイブレータ（以後マルチバイブ
レータと記す）とを具備し、マルチバイブレータの出力
レベルによって磁気ヘッドの断線，書込時書込電流が零
になったことおよび書込信号が変化しないことを検出す
るようにしたことを特徴とする。
有せず磁気記録媒体に書込を行う磁気ヘッドと、互いに
逆相で入力される書込信号に応じて相補的にオン・オフ
動作する第1,第２のトランジスタおよび前記第1,第２の
トランジスタに電流を供給する手段を有して磁気ヘッド
に対するBTL形プッシュプル回路として動作する出力段
とを具備する磁気記憶装置の書込回路において、ベー
ス，エミッタを第１のトランジスタのベース，エミッタ
にそれぞれ接続し第１をトランジスタとほぼ同時にオン
・オフする第３のトランジスタと、ベース，エミッタを
第２のトランジスタのベース，エミッタにそれぞれ接続
し第２のトランジスタとほぼ同時にオン・オフする第４
のトランジスタと、第3,第４のトランジスタのコレクタ
電流を電圧に変換する手段と、第３のトランジスタのコ
レクタ電流に比例した電圧又は第４のトランジスタのコ
レクタ電流に比例した電圧又は第3,第４のトランジスタ
のコレクタ電流の差に比例した電圧を入力するコンパレ
ータと、コンパレータ出力を入力するリトリガブル・モ
ノステーブル・マルチバイブレータ（以後マルチバイブ
レータと記す）とを具備し、マルチバイブレータの出力
レベルによって磁気ヘッドの断線，書込時書込電流が零
になったことおよび書込信号が変化しないことを検出す
るようにしたことを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図を参照するとこの実施例は、トランジスタ4,5と
抵抗2,3と定電流源６とで書込回路の駆動段を構成し、
トランジスタ7,8,9および10と定電流源11とで書込回路
の出力段を構成し、さらに、定電圧源12,22および23
と、抵抗13および14と、ベースをトランジスタ７のベー
スに接続しエミッタをトランジスタ７のエミッタに接続
したトランジスタ18と、ベースをトランジスタ８のベー
スに接続しエミッタをトランジスタ８のエミッタに接続
したトランジスタ19と、一端をトランジスタ18のコレク
タに接続し他端を定電圧源22に接続した抵抗20と、一端
をトランジスタ19のコレクタに接続し他端を定電圧源22
に接続した抵抗21と、一方の入力がトランジスタ18のコ
レクタに接続され他方の入力が定電圧源23に接続された
コンパレータ24と、入力がコンパレータ24の出力に接続
され出力が端子26に接続されたマルチバイブレータ25と
を含む。マルチバイブレータ25は、リトリガブル・モノ
ステーブル・マルチバイブレータである。
抵抗2,3と定電流源６とで書込回路の駆動段を構成し、
トランジスタ7,8,9および10と定電流源11とで書込回路
の出力段を構成し、さらに、定電圧源12,22および23
と、抵抗13および14と、ベースをトランジスタ７のベー
スに接続しエミッタをトランジスタ７のエミッタに接続
したトランジスタ18と、ベースをトランジスタ８のベー
スに接続しエミッタをトランジスタ８のエミッタに接続
したトランジスタ19と、一端をトランジスタ18のコレク
タに接続し他端を定電圧源22に接続した抵抗20と、一端
をトランジスタ19のコレクタに接続し他端を定電圧源22
に接続した抵抗21と、一方の入力がトランジスタ18のコ
レクタに接続され他方の入力が定電圧源23に接続された
コンパレータ24と、入力がコンパレータ24の出力に接続
され出力が端子26に接続されたマルチバイブレータ25と
を含む。マルチバイブレータ25は、リトリガブル・モノ
ステーブル・マルチバイブレータである。
書込信号は、信号源１からトランジスタ4,5のベースに
印加される。先ず、書込回路が正常な場合の動作を説明
する。信号源１によってトランジスタ７および18と、ト
ランジスタ８および19のいずれかの組がオン・オフし、
トランジスタ18のコレクタ（以後Ａ点と呼ぶ）の電圧は
第３図（ａ）のように変化する。定電圧源23の電圧をＡ
点電圧のハイレベルとローレベルの中間に設定すること
により、Ａ点の電圧はコンパレータ24を介しレベル変換
されて、マルチバイブレータ25に入力される。
印加される。先ず、書込回路が正常な場合の動作を説明
する。信号源１によってトランジスタ７および18と、ト
ランジスタ８および19のいずれかの組がオン・オフし、
トランジスタ18のコレクタ（以後Ａ点と呼ぶ）の電圧は
第３図（ａ）のように変化する。定電圧源23の電圧をＡ
点電圧のハイレベルとローレベルの中間に設定すること
により、Ａ点の電圧はコンパレータ24を介しレベル変換
されて、マルチバイブレータ25に入力される。
マルチバイブレータ25の時定数を信号源１の最大信号周
期より大きく選ぶと、マルチバイブレータ25はトリガー
されたままになる。第３図では端子26の電圧はローレベ
ルになったままであり、正常と判る。
期より大きく選ぶと、マルチバイブレータ25はトリガー
されたままになる。第３図では端子26の電圧はローレベ
ルになったままであり、正常と判る。
次に、磁気ヘッド17が断線した場合には、トランジスタ
18のコレクタ電流は零となり、Ａ点の電圧は第３図
（ｂ）に示すようにハイレベルになり、マルチバイブレ
ータ25はトリガーされず、端子26の電圧はハイレベルと
なるので、異常と判る。書込時に書込電流が零になった
場合や、書込信号が変化しなくなった場合も、同様にマ
ルチバイブレータ25がトリガーされず端子26の電圧がハ
イレベルになるので各誤りを検出できる。
18のコレクタ電流は零となり、Ａ点の電圧は第３図
（ｂ）に示すようにハイレベルになり、マルチバイブレ
ータ25はトリガーされず、端子26の電圧はハイレベルと
なるので、異常と判る。書込時に書込電流が零になった
場合や、書込信号が変化しなくなった場合も、同様にマ
ルチバイブレータ25がトリガーされず端子26の電圧がハ
イレベルになるので各誤りを検出できる。
第２図は、本発明の第２の実施例である。
第２図を参照するとこの実施例では、トランジスタ4,5
と抵抗2,3と定電流源６とで書込回路の駆動段を構成
し、トランジスタ7,8,9および10と定電流源11とで書込
回路の出力段を構成し、さらに、定電流源12,22,23およ
び27と、抵抗13および14と、ベースをトランジスタ７の
ベースに接続しエミッタをトランジスタ７のエミッタに
接続したトランジスタ18と、ベースをトランジスタ８の
ベースに接続しエミッタをトランジスタ８のエミッタに
接続したトランジスタ19と、エミッタをトランジスタ18
のコレクタに接続しベースを定電圧源27に接続したトラ
ンジスタ28と、エミッタをトランジスタ19のコレクタに
接続しベースを定電圧源27に接続したトランジスタ29
と、一端をトランジスタ28のコレクタに接続し他端を定
電圧源27に接続した抵抗20と、一端をトランジスタ29の
コレクタに接続し他端を定電圧源27に接続した抵抗21
と、一方の入力をトランジスタ28のコレクタに接続し他
方の入力をトランジスタ29のコレクタに接続した差動増
幅回路30と、一方の入力を差動増幅回路30の出力に接続
し他方の入力を定電圧源23に接続したコンパレータ24
と、入力をコンパレータ24の出力に接続し出力を端子26
に接続したマルチバイブレータ25とを含む。
と抵抗2,3と定電流源６とで書込回路の駆動段を構成
し、トランジスタ7,8,9および10と定電流源11とで書込
回路の出力段を構成し、さらに、定電流源12,22,23およ
び27と、抵抗13および14と、ベースをトランジスタ７の
ベースに接続しエミッタをトランジスタ７のエミッタに
接続したトランジスタ18と、ベースをトランジスタ８の
ベースに接続しエミッタをトランジスタ８のエミッタに
接続したトランジスタ19と、エミッタをトランジスタ18
のコレクタに接続しベースを定電圧源27に接続したトラ
ンジスタ28と、エミッタをトランジスタ19のコレクタに
接続しベースを定電圧源27に接続したトランジスタ29
と、一端をトランジスタ28のコレクタに接続し他端を定
電圧源27に接続した抵抗20と、一端をトランジスタ29の
コレクタに接続し他端を定電圧源27に接続した抵抗21
と、一方の入力をトランジスタ28のコレクタに接続し他
方の入力をトランジスタ29のコレクタに接続した差動増
幅回路30と、一方の入力を差動増幅回路30の出力に接続
し他方の入力を定電圧源23に接続したコンパレータ24
と、入力をコンパレータ24の出力に接続し出力を端子26
に接続したマルチバイブレータ25とを含む。
本実施例は、第一の実施例と同様にして、磁気ヘッドの
断線，書込時に書込電流が零になる故障および書込信号
が変化しなくなる故障を検出できる。
断線，書込時に書込電流が零になる故障および書込信号
が変化しなくなる故障を検出できる。
本実施例では、トランジスタ28および26がカスコード接
続されている為、トランジスタ18および19のミラー容量
が小さくなる利点がある。従って第一の実施例で、ミラ
ー容量の為、書込電流の高速スイッチングができない場
合に、本実施例は有効である。
続されている為、トランジスタ18および19のミラー容量
が小さくなる利点がある。従って第一の実施例で、ミラ
ー容量の為、書込電流の高速スイッチングができない場
合に、本実施例は有効である。
また、本実施例では、差動増幅回路30により、トランジ
スタ28および29のコレクタ電圧の差をコンパレータ24に
入力しているが、これは同相雑音が問題になる場合に、
コンパレータに同相成分を入力しないようにする効果が
ある。
スタ28および29のコレクタ電圧の差をコンパレータ24に
入力しているが、これは同相雑音が問題になる場合に、
コンパレータに同相成分を入力しないようにする効果が
ある。
以上説明したように、本発明は、書込信号に応答する書
込電流の一部に比例する電圧をルトリガブル・モノステ
ーブル・マルチバイブレータに入力し、その出力のレベ
ルを観測するような構成としたため、上記電圧がリトリ
ガブル・モノステーブル・マルチバイブレータの時定数
より充分長い間にわたって変化しないときには、その出
力のレベルが変化しないことになるので、書込回路の性
能を落すことなく誤動作もなく、磁気ヘッドの断線，書
込電流が零になる故障および書込信号が変化しない故障
のすべてを検出できる効果がある。
込電流の一部に比例する電圧をルトリガブル・モノステ
ーブル・マルチバイブレータに入力し、その出力のレベ
ルを観測するような構成としたため、上記電圧がリトリ
ガブル・モノステーブル・マルチバイブレータの時定数
より充分長い間にわたって変化しないときには、その出
力のレベルが変化しないことになるので、書込回路の性
能を落すことなく誤動作もなく、磁気ヘッドの断線，書
込電流が零になる故障および書込信号が変化しない故障
のすべてを検出できる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第１の実施例の各部の電圧波形を示す図、第４図および
第５図は従来例を示す回路図である。 １……信号源、2,3,13,14,20,21,37……抵抗、4,5,7,8,
9,10,18,19,28,29,31,32,33……トランジスタ、6,11,35
……定電流源、12,22,23,27,34,38,39……定電圧源、1
5,16……ヘッド端子、17……磁気ヘッド、24……コンパ
レータ、25……マルチバイブレータ、26,36……端子、3
0……差動増幅回路。
本発明の第２の実施例を示す回路図、第３図は本発明の
第１の実施例の各部の電圧波形を示す図、第４図および
第５図は従来例を示す回路図である。 １……信号源、2,3,13,14,20,21,37……抵抗、4,5,7,8,
9,10,18,19,28,29,31,32,33……トランジスタ、6,11,35
……定電流源、12,22,23,27,34,38,39……定電圧源、1
5,16……ヘッド端子、17……磁気ヘッド、24……コンパ
レータ、25……マルチバイブレータ、26,36……端子、3
0……差動増幅回路。
Claims (1)
- 【請求項１】センタータップを有せず磁気記憶媒体に書
込を行なう磁気ヘッドを、互いに逆相で入力される書込
信号に応じて相補的にオン・オフ動作する第1,第２のト
ランジスタおよび前記第1,第２のトランジスタに電流を
供給する手段を有して前記磁気ヘッドに対するBTL形プ
ッシュプル回路として動作する出力段とを具備する磁気
記憶装置の書込回路において、 ベース，エミッタを前記第１のトランジスタのベース，
エミッタにそれぞれ接続し前記第１のトランジスタとほ
ぼ同時にオン・オフする第３のトランジスタと、 ベース，エミッタを前記第２のトランジスタのベース，
エミッタにそれぞれ接続し、前記第２のトランジスタと
ほぼ同時にオン・オフする第４のトランジスタと、 前記第３のトランジスタと第４のトランジスタのコレク
タ電流を電圧に変換する手段と、 前記第３のトランジスタのコレクタ電流に比例した電圧
又は第４のトランジスタのコレクタ電流を比較した電圧
又は第３のトランジスタと第４のトランジスタのコレク
タ電流の差に比例した電圧を入力するコンパレータと、 前記コンパレータ出力を入力するリトリガブル・モノス
テーブル・マルチバイブレータ とを含むことを特徴とする磁気記憶装置の書込回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126603A JPH0775046B2 (ja) | 1987-05-22 | 1987-05-22 | 磁気記憶装置の書込回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126603A JPH0775046B2 (ja) | 1987-05-22 | 1987-05-22 | 磁気記憶装置の書込回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63291202A JPS63291202A (ja) | 1988-11-29 |
| JPH0775046B2 true JPH0775046B2 (ja) | 1995-08-09 |
Family
ID=14939282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62126603A Expired - Lifetime JPH0775046B2 (ja) | 1987-05-22 | 1987-05-22 | 磁気記憶装置の書込回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775046B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57122014U (ja) * | 1981-01-20 | 1982-07-29 | ||
| JPS61217906A (ja) * | 1985-03-22 | 1986-09-27 | Nec Corp | 磁気記憶装置の書込回路 |
-
1987
- 1987-05-22 JP JP62126603A patent/JPH0775046B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63291202A (ja) | 1988-11-29 |
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