JPH0774614A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0774614A JPH0774614A JP5160555A JP16055593A JPH0774614A JP H0774614 A JPH0774614 A JP H0774614A JP 5160555 A JP5160555 A JP 5160555A JP 16055593 A JP16055593 A JP 16055593A JP H0774614 A JPH0774614 A JP H0774614A
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- Japan
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- circuit
- data bus
- tri
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- inverter circuit
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Abstract
(57)【要約】
【目的】回路構成を簡単化して電源投入時におけるデー
タバスの電位の安定化とフローティングの防止を目的と
する。 【構成】複数のトライステートバッファ回路Ｔ１，Ｔ
２，およびＴ３の出力端のそれぞれと複数のゲート回路
Ｇ１およびＧ２の入力端が接続されるデータバスと、第
１のインバータ回路Ｉ１の出力端が第２のイバータ回路
Ｉ２およびデータバスにそれぞれ共通接続され、第１の
インバータ回路Ｉ１の出力端および第２のインバータ回
路Ｉ２の入力端の接続点と接地電位ＧＮＤとの間に容量
素子Ｃ１を設けることによりデータバスの電位の安定化
およびフローティングの防止をする。
タバスの電位の安定化とフローティングの防止を目的と
する。 【構成】複数のトライステートバッファ回路Ｔ１，Ｔ
２，およびＴ３の出力端のそれぞれと複数のゲート回路
Ｇ１およびＧ２の入力端が接続されるデータバスと、第
１のインバータ回路Ｉ１の出力端が第２のイバータ回路
Ｉ２およびデータバスにそれぞれ共通接続され、第１の
インバータ回路Ｉ１の出力端および第２のインバータ回
路Ｉ２の入力端の接続点と接地電位ＧＮＤとの間に容量
素子Ｃ１を設けることによりデータバスの電位の安定化
およびフローティングの防止をする。
Description
【０００１】
【産業上の利用分野】本発明は相補型絶縁ゲート電界効
果トランジスタ（ＣＭＯＳＦＥＴ）構成の半導体集積回
路に関し、特にデータバスにトライステートバッファを
接続する半導体集積回路に関する。
果トランジスタ（ＣＭＯＳＦＥＴ）構成の半導体集積回
路に関し、特にデータバスにトライステートバッファを
接続する半導体集積回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路は、例え
ば特開昭６３−１３１６１４号公報に記載されている。
同公報記載のデータバスにラッチ回路を接続した半導体
集積回路の回路図を示す図５を参照すると、データバス
にトライステートバッファＴ１およびＴ２の出力端とゲ
ート回路Ｇ１およびＧ２の入力端とラッチ回路ＬＡとが
それぞれ接続され、ラッチ回路ＬＡはインバータ回路Ｉ
１およびＩ２の入力端と出力端とが互いに接続され、そ
の接続点の一端はデータバスに他端には初期化回路Ｑ１
が接続されている。
ば特開昭６３−１３１６１４号公報に記載されている。
同公報記載のデータバスにラッチ回路を接続した半導体
集積回路の回路図を示す図５を参照すると、データバス
にトライステートバッファＴ１およびＴ２の出力端とゲ
ート回路Ｇ１およびＧ２の入力端とラッチ回路ＬＡとが
それぞれ接続され、ラッチ回路ＬＡはインバータ回路Ｉ
１およびＩ２の入力端と出力端とが互いに接続され、そ
の接続点の一端はデータバスに他端には初期化回路Ｑ１
が接続されている。
【０００３】初期化回路Ｑ１の詳細を示す図６を併せて
参照すると、この構成の回路はトランスファゲートＴＧ
がタイミング信号Ｔにより導通状態になったとき、初期
化回路Ｑ１のデータＤのハイ（Ｈ）レベルまたはロウ
（Ｌ）レベルに応答してデータバスを任意にＨレベルま
たはＬレベルに設定する。この構成の回路は、通常動作
時においては第１のインバータ回路Ｉ１の電流能力より
もデータバスに接続されているトライステートバッファ
回路Ｔ１，Ｔ２の電流能力の方が大きい。したがって、
イネーブル状態のトライステートバッファＴ１およびＴ
２のいずれかのデータが期待通りにデータバス上に出力
されると、データバスに入力端が接続されたゲート回路
Ｇ１に正しいデータを供給することができる。また、デ
ータバスに接続されているすべてのトライステートバッ
ファが非イネーブル状態のときは、ラッチ回路ＬＡには
イネーブル状態のときのデータバス上のデータがラッチ
されているため、データバスがフローティング状態には
ならない。さらに、電源電圧の立ち上り時にデータバス
の電位が不定になるので、初期化回路Ｑ１のタイミング
信号ＴをＨレベルに、データＤをＨレベルにすると、初
期化回路Ｑ１の出力Ｌレベルはラッチ回路ＬＡのインバ
ータ回路Ｉ１でＨレベルに、インバータ回路Ｉ２で再び
Ｌレベルに反転されこの状態をラッチするからデータバ
スはＨレベルに安定し、入力信号ＤをＬレベルにすると
データバスの電位はＬレベルに安定する。
参照すると、この構成の回路はトランスファゲートＴＧ
がタイミング信号Ｔにより導通状態になったとき、初期
化回路Ｑ１のデータＤのハイ（Ｈ）レベルまたはロウ
（Ｌ）レベルに応答してデータバスを任意にＨレベルま
たはＬレベルに設定する。この構成の回路は、通常動作
時においては第１のインバータ回路Ｉ１の電流能力より
もデータバスに接続されているトライステートバッファ
回路Ｔ１，Ｔ２の電流能力の方が大きい。したがって、
イネーブル状態のトライステートバッファＴ１およびＴ
２のいずれかのデータが期待通りにデータバス上に出力
されると、データバスに入力端が接続されたゲート回路
Ｇ１に正しいデータを供給することができる。また、デ
ータバスに接続されているすべてのトライステートバッ
ファが非イネーブル状態のときは、ラッチ回路ＬＡには
イネーブル状態のときのデータバス上のデータがラッチ
されているため、データバスがフローティング状態には
ならない。さらに、電源電圧の立ち上り時にデータバス
の電位が不定になるので、初期化回路Ｑ１のタイミング
信号ＴをＨレベルに、データＤをＨレベルにすると、初
期化回路Ｑ１の出力Ｌレベルはラッチ回路ＬＡのインバ
ータ回路Ｉ１でＨレベルに、インバータ回路Ｉ２で再び
Ｌレベルに反転されこの状態をラッチするからデータバ
スはＨレベルに安定し、入力信号ＤをＬレベルにすると
データバスの電位はＬレベルに安定する。
【０００４】また、この種の半導体集積回路の他の例は
特開昭６３−７２２１８号公報に記載されている回路が
ある。同公報記載のデータバスにラッチ回路を接続した
半導体集積回路の回路図を示す図７を参照すると、この
図に示す回路は図４に示した構成から初期化回路を除去
し、ラッチ回路を構成するインバータ回路Ｉ１を２入力
ＮＯＲ回路に置き換えたこと以外は図４と同一の構成を
とるので構成の説明は省略する。２入力ＮＯＲ回路の一
方の入力端はリセット信号ＲＥが供給される。
特開昭６３−７２２１８号公報に記載されている回路が
ある。同公報記載のデータバスにラッチ回路を接続した
半導体集積回路の回路図を示す図７を参照すると、この
図に示す回路は図４に示した構成から初期化回路を除去
し、ラッチ回路を構成するインバータ回路Ｉ１を２入力
ＮＯＲ回路に置き換えたこと以外は図４と同一の構成を
とるので構成の説明は省略する。２入力ＮＯＲ回路の一
方の入力端はリセット信号ＲＥが供給される。
【０００５】初期状態でデータバスのレベルが決ってい
ないとき、リセット信号ＲＥをＨレベルにすることによ
って２入力ＮＯＲ回路の出力をＬレベルにし、データバ
スのレベルを設定する。
ないとき、リセット信号ＲＥをＨレベルにすることによ
って２入力ＮＯＲ回路の出力をＬレベルにし、データバ
スのレベルを設定する。
【０００６】
【発明が解決しようとする課題】上述した従来のこの種
の半導体集積回路は、電源電圧が立ち上るときにデータ
バスの電位を安定させるためには初期化回路あるいはＮ
ＯＲ回路を用いているので回路規模が大きくなり、さら
にデータバスの本数が増加するにつれてチップレイアウ
トの面積が大きくなるという欠点がある。
の半導体集積回路は、電源電圧が立ち上るときにデータ
バスの電位を安定させるためには初期化回路あるいはＮ
ＯＲ回路を用いているので回路規模が大きくなり、さら
にデータバスの本数が増加するにつれてチップレイアウ
トの面積が大きくなるという欠点がある。
【０００７】本発明の目的は、上述の欠点を除去し回路
構成を簡単化することにより、電源電位の立ち上り時に
おけるデータバスの電位安定化とフローティング防止を
実現することにある。
構成を簡単化することにより、電源電位の立ち上り時に
おけるデータバスの電位安定化とフローティング防止を
実現することにある。
【０００８】
【課題を解決するための手段】本発明の特徴は、複数の
トライステートバッファ回路の出力端と複数のゲート回
路の入力端がそれぞれ接続された複数のデータバスを有
する半導体集積回路において、第１のインバータ回路お
よび第２のイバータ回路の一方の出力端が他方の入力端
にそれぞれ共通接続されこれらの共通接続点の一方が前
記データバスに接続されたラッチ回路を設け、前記共通
接続点の他方の共通接続点と接地電位との間に容量素子
を設けて前記データバス群の電位の不定状態を防止する
ようにしたことにある。
トライステートバッファ回路の出力端と複数のゲート回
路の入力端がそれぞれ接続された複数のデータバスを有
する半導体集積回路において、第１のインバータ回路お
よび第２のイバータ回路の一方の出力端が他方の入力端
にそれぞれ共通接続されこれらの共通接続点の一方が前
記データバスに接続されたラッチ回路を設け、前記共通
接続点の他方の共通接続点と接地電位との間に容量素子
を設けて前記データバス群の電位の不定状態を防止する
ようにしたことにある。
【０００９】また、本発明の他の特徴は、第１のトライ
ステートバッファ群の出力端とゲート回路群の入力端と
がデータバス群にそれぞれ接続されこれらデータバス群
および接地電位間にそれぞれ容量素子群が接続されさら
に前記容量素子群と前記データバス群との接続線の断線
を検査するテスト回路を有し、このテスト回路は、デー
タの一方が第１および第２のインバータ回路を介して第
２のトライステートバッファ群に供給され前記データの
他方が前記第１のインバータ回路のみを介して第３のト
ライステートバッファ群にそれぞれ供給され前記第２お
よび前記第３のトライステートバッファ群のイネーブル
端子にはそれぞれテスト信号が共通に供給されこれらト
ライステートバッファ群の出力端は前記データバス群に
それぞれ接続されて構成され、前記第２および第３のト
ライステートバッファ群の電流駆動能力は前記第１のト
ライステートバッファ群の電流駆動能力よりもそれぞれ
小さくすることにある。
ステートバッファ群の出力端とゲート回路群の入力端と
がデータバス群にそれぞれ接続されこれらデータバス群
および接地電位間にそれぞれ容量素子群が接続されさら
に前記容量素子群と前記データバス群との接続線の断線
を検査するテスト回路を有し、このテスト回路は、デー
タの一方が第１および第２のインバータ回路を介して第
２のトライステートバッファ群に供給され前記データの
他方が前記第１のインバータ回路のみを介して第３のト
ライステートバッファ群にそれぞれ供給され前記第２お
よび前記第３のトライステートバッファ群のイネーブル
端子にはそれぞれテスト信号が共通に供給されこれらト
ライステートバッファ群の出力端は前記データバス群に
それぞれ接続されて構成され、前記第２および第３のト
ライステートバッファ群の電流駆動能力は前記第１のト
ライステートバッファ群の電流駆動能力よりもそれぞれ
小さくすることにある。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第１の実施例の回路図であ
る。図１を参照すると、複数のトライステートバッファ
回路Ｔ１およびＴ２の出力端のそれぞれと複数のゲート
回路Ｇ１およびＧ２のそれぞれの入力端が接続されるデ
ータバスと、第１のインバータ回路Ｉ１の出力端が第２
のイバータ回路Ｉ２およびデータバスにそれぞれ共通接
続され、第２のインバータ回路Ｉ２の出力端および第１
のインバータ回路Ｉ１の入力端の接続点と接地電位ＧＮ
Ｄとの間に容量素子Ｃ１が設けられている。ここでは説
明を容易にするためこれらの回路は１組しか図示されて
いないが、データバスごとに必要である。また、第１の
インバータ回路Ｉ１および電源電位間の寄生容量をＣ
I1-VDD、第１のインバータ回路Ｉ１および接地電位間の
寄生容量をＣI1-GND、容量素子Ｃ１の容量をＣC1、第１
のインバータ回路Ｉ１の出力が変化するときの入力電圧
をＶIHL 、および電源電圧をＶＤＤとすると、 ＶＤＤ・（（ＣI1-VDD）／（ＣI1-VDD＋ＣI1-GND＋
ＣC1））＜ＶIHL …（１） で示される条件を満足するような容量ＣC1をもつ容量素
子Ｃ１で構成される。
る。図１を参照すると、複数のトライステートバッファ
回路Ｔ１およびＴ２の出力端のそれぞれと複数のゲート
回路Ｇ１およびＧ２のそれぞれの入力端が接続されるデ
ータバスと、第１のインバータ回路Ｉ１の出力端が第２
のイバータ回路Ｉ２およびデータバスにそれぞれ共通接
続され、第２のインバータ回路Ｉ２の出力端および第１
のインバータ回路Ｉ１の入力端の接続点と接地電位ＧＮ
Ｄとの間に容量素子Ｃ１が設けられている。ここでは説
明を容易にするためこれらの回路は１組しか図示されて
いないが、データバスごとに必要である。また、第１の
インバータ回路Ｉ１および電源電位間の寄生容量をＣ
I1-VDD、第１のインバータ回路Ｉ１および接地電位間の
寄生容量をＣI1-GND、容量素子Ｃ１の容量をＣC1、第１
のインバータ回路Ｉ１の出力が変化するときの入力電圧
をＶIHL 、および電源電圧をＶＤＤとすると、 ＶＤＤ・（（ＣI1-VDD）／（ＣI1-VDD＋ＣI1-GND＋
ＣC1））＜ＶIHL …（１） で示される条件を満足するような容量ＣC1をもつ容量素
子Ｃ１で構成される。
【００１２】再び図１を参照すると、電源投入直後には
データバスに接続されたトライステテートバッファＴ１
およびＴ２がいずれも非イネーブル状態にあるとする
と、第１のインバータ回路Ｉ１の寄生容量ＣI1-GNDおよ
びＣI1-GNDと容量素子Ｃ１の容量ＣC1との関係が（１）
式に示す状態にあるため、第１のインバータ回路Ｉ１の
出力はＨレベルとなり、データバスの電位は安定する。
容量素子Ｃ１が電源電位に接続された場合においても次
式を満足すれば第１のインバータ回路Ｉ１の出力はＬレ
ベルを出力し、この場合もデータバスの電位がＬレベル
に安定することは明らかである。
データバスに接続されたトライステテートバッファＴ１
およびＴ２がいずれも非イネーブル状態にあるとする
と、第１のインバータ回路Ｉ１の寄生容量ＣI1-GNDおよ
びＣI1-GNDと容量素子Ｃ１の容量ＣC1との関係が（１）
式に示す状態にあるため、第１のインバータ回路Ｉ１の
出力はＨレベルとなり、データバスの電位は安定する。
容量素子Ｃ１が電源電位に接続された場合においても次
式を満足すれば第１のインバータ回路Ｉ１の出力はＬレ
ベルを出力し、この場合もデータバスの電位がＬレベル
に安定することは明らかである。
【００１３】ＶＤＤ・（（ＣC1＋ＣI1-VDD）／（ＣC1＋
ＣI1-VDD＋ＣI1-GND））＞ＶIH……………（２） また、通常動作時においては、第１のインバータ回路Ｉ
１の能力がデータバスに接続されているトライステート
バッファＴ１およびＴ２の能力より十分に小さく設計さ
れているために、トライステートバッファＴ１およびＴ
２がイネーブル状態のときはこれらの出力がデータバス
上に出力される。一方、トライステートバッファＴ１お
よびＴ２が非イネーブル状態のときは第１のインバータ
回路Ｉ１および第２のインバータ回路Ｉ２で構成される
ラッチ回路ＬＡによってデータバス上のデータを保持
し、データバスがフローティング状態になることを回避
することができる。このときの動作に対しては容量Ｃ１
は何等の影響も及ぼさない。
ＣI1-VDD＋ＣI1-GND））＞ＶIH……………（２） また、通常動作時においては、第１のインバータ回路Ｉ
１の能力がデータバスに接続されているトライステート
バッファＴ１およびＴ２の能力より十分に小さく設計さ
れているために、トライステートバッファＴ１およびＴ
２がイネーブル状態のときはこれらの出力がデータバス
上に出力される。一方、トライステートバッファＴ１お
よびＴ２が非イネーブル状態のときは第１のインバータ
回路Ｉ１および第２のインバータ回路Ｉ２で構成される
ラッチ回路ＬＡによってデータバス上のデータを保持
し、データバスがフローティング状態になることを回避
することができる。このときの動作に対しては容量Ｃ１
は何等の影響も及ぼさない。
【００１４】本発明の第２の実施例の回路図を示す図２
を参照すると、複数のトライステートバッファＴ１およ
びＴ２とゲート回路Ｇ１およびＧ２が接続されたデータ
バスおよび接地電位間に容量素子Ｃ２が接続され、さら
に容量素子Ｃ２がデータバスとの接続線Ａが断線してい
ないかを検査するためにテスト回路がデータバスに接続
されている。また、データバスおよび電源電位間の寄生
容量をＣB-GND 、データバスおよび接地電位間の寄生容
量をＣB-VDD 、容量素子Ｃ２の容量をＣC2とすると次式
を満足するように構成されている。
を参照すると、複数のトライステートバッファＴ１およ
びＴ２とゲート回路Ｇ１およびＧ２が接続されたデータ
バスおよび接地電位間に容量素子Ｃ２が接続され、さら
に容量素子Ｃ２がデータバスとの接続線Ａが断線してい
ないかを検査するためにテスト回路がデータバスに接続
されている。また、データバスおよび電源電位間の寄生
容量をＣB-GND 、データバスおよび接地電位間の寄生容
量をＣB-VDD 、容量素子Ｃ２の容量をＣC2とすると次式
を満足するように構成されている。
【００１５】ＶＤＤ・（（ＣB-VDD ）／（ＣB-VDD ＋Ｃ
B-GND ＋ＣC2）＝ＶＤＤ／１０…………（３） この回路は、電源投入直後には第１の実施例と同様にデ
ータバスの寄生容量ＣB-VDD およびＣB-GND と容量素子
Ｃ２の容量ＣC2との関係が上記（３）式の状態にあるか
ら、データバスの電位はＬレベルに安定する。
B-GND ＋ＣC2）＝ＶＤＤ／１０…………（３） この回路は、電源投入直後には第１の実施例と同様にデ
ータバスの寄生容量ＣB-VDD およびＣB-GND と容量素子
Ｃ２の容量ＣC2との関係が上記（３）式の状態にあるか
ら、データバスの電位はＬレベルに安定する。
【００１６】通常動作時には、例えばデータバスに接続
されているトライステートバッファＴ１がイネーブル状
態でデータバス上にＨレベルを出力しているとすると、
上述の容量素子Ｃ２に電荷が充電される。次にトライス
テートバッファＴ１が非イネーブル状態になると、容量
素子Ｃ２の電荷によってデータバスの電位はＨレベルに
保持されるのでデータバスのフローティング状態が回避
できる。したがって、第１の実施例における第１および
第２のインバータ回路Ｉ１およびＩ２で構成されるラッ
チ回路ＬＡは容量素子Ｃ２に置き換えることができる。
さらにチップのレイアウト設計上においてもデータバス
は多くの回路を経由するのでチップ上にデッドスペース
が生じやすいが、容量素子Ｃ２はデータバスの任意の部
分に接続されていればよい。したがって、前述のデット
スペースを有効に使用することができ、チップ面積を増
加させることなくチップレイアウトが可能である。
されているトライステートバッファＴ１がイネーブル状
態でデータバス上にＨレベルを出力しているとすると、
上述の容量素子Ｃ２に電荷が充電される。次にトライス
テートバッファＴ１が非イネーブル状態になると、容量
素子Ｃ２の電荷によってデータバスの電位はＨレベルに
保持されるのでデータバスのフローティング状態が回避
できる。したがって、第１の実施例における第１および
第２のインバータ回路Ｉ１およびＩ２で構成されるラッ
チ回路ＬＡは容量素子Ｃ２に置き換えることができる。
さらにチップのレイアウト設計上においてもデータバス
は多くの回路を経由するのでチップ上にデッドスペース
が生じやすいが、容量素子Ｃ２はデータバスの任意の部
分に接続されていればよい。したがって、前述のデット
スペースを有効に使用することができ、チップ面積を増
加させることなくチップレイアウトが可能である。
【００１７】次に、テスト回路ＴＥの詳細を示す図３を
参照すると、テスト回路ＴＥはデータＤがインバータ回
路Ｉ３およびＩ４を介してトライステートバッファＴ３
ＡおよびＴ３Ｂに、インバータ回路Ｉ３のみを介してト
ライステートバッファＴ３ＢおよびＴ３Ｄにそれぞれ供
給され、トライステートバッファＴ３Ａ，Ｔ３Ｂ，Ｔ３
Ｃ，Ｔ３Ｃ，およびＴ３Ｄのイネーブル端子にはタイミ
ング信号Ｔが供給されている。トライステートバッファ
Ｔ３Ａ，Ｔ３Ｂ，Ｔ３Ｃ，Ｔ３Ｃ，およびＴ３Ｄの出力
端はデータバスＢＡ，ＢＢ，ＢＣ，およびＢＤにそれぞ
れ接続され、データバスＢＡ，ＢＢ，ＢＣ，およびＢＤ
と接地電位間には容量素子Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ，お
よびＣ２Ｄがそれぞれ接続され、データバスＢＡにはト
ライステートバッファＴ１およびＴ２の出力端がそれぞ
れ接続され、トライステートバッファＴ３Ａ，Ｔ３Ｂ，
Ｔ３Ｃ，Ｔ３Ｃ，およびＴ３Ｄの電流駆動能力はトライ
ステートバッファＴ１およびＴ２の電流駆動能力に比べ
て小さく設計されている。
参照すると、テスト回路ＴＥはデータＤがインバータ回
路Ｉ３およびＩ４を介してトライステートバッファＴ３
ＡおよびＴ３Ｂに、インバータ回路Ｉ３のみを介してト
ライステートバッファＴ３ＢおよびＴ３Ｄにそれぞれ供
給され、トライステートバッファＴ３Ａ，Ｔ３Ｂ，Ｔ３
Ｃ，Ｔ３Ｃ，およびＴ３Ｄのイネーブル端子にはタイミ
ング信号Ｔが供給されている。トライステートバッファ
Ｔ３Ａ，Ｔ３Ｂ，Ｔ３Ｃ，Ｔ３Ｃ，およびＴ３Ｄの出力
端はデータバスＢＡ，ＢＢ，ＢＣ，およびＢＤにそれぞ
れ接続され、データバスＢＡ，ＢＢ，ＢＣ，およびＢＤ
と接地電位間には容量素子Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ，お
よびＣ２Ｄがそれぞれ接続され、データバスＢＡにはト
ライステートバッファＴ１およびＴ２の出力端がそれぞ
れ接続され、トライステートバッファＴ３Ａ，Ｔ３Ｂ，
Ｔ３Ｃ，Ｔ３Ｃ，およびＴ３Ｄの電流駆動能力はトライ
ステートバッファＴ１およびＴ２の電流駆動能力に比べ
て小さく設計されている。
【００１８】テスト動作時の動作説明用のタイミングチ
ャートを示す図４を参照すると、通常動作においては、
電源が投入された後（図４（イ））はタイミング信号Ｔ
をＬレベルにしておけばテスト回路ＴＥの各トライステ
ートバッファＴ３Ａ，Ｔ３Ｂ，Ｔ３Ｃ，Ｔ３Ｃ，および
Ｔ３Ｄはハイインピーダンス状態となり（図４
（ホ））、データバスには何等影響を及ぼさない。した
がって、トライステートバッファＴ１およびＴ２からデ
ータバスＢＡにデータが供給され通常動作をする（図４
（ホ）〜（ヘ））。一方、点線で示した期間がテスト期
間であり、データＤがＨレベルの状態で（図４（ニ））
タイミング信号をＬレベルからＨレベルに変化させると
（図４（ロ））、トライステートバッファＴ３Ａ，Ｔ３
Ｂ，Ｔ３Ｃ，Ｔ３Ｃ，およびＴ３Ｄの出力はハイインピ
ーダンス状態からＨレベルに変化するが（図４
（ホ））、前述したようにこれらの電流駆動能力は小さ
いから容量素子Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ，およびＣ２Ｄ
はそれぞれ所定の容量をもっているので充放電に時間が
かかる（図４（ト））。この充放電時間を測定すること
によって容量素子Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ，およびＣ２
Ｄの接続チェックが行なわれる。もしこれらの容量素子
とデータバスとの配線、例えば容量素子Ｃ２Ａとの配線
Ａが切断している場合はデータバスＢＡには寄生容量し
か存在しないためトライステートバッファＴ３Ａによる
充放電時間が短かくなる。
ャートを示す図４を参照すると、通常動作においては、
電源が投入された後（図４（イ））はタイミング信号Ｔ
をＬレベルにしておけばテスト回路ＴＥの各トライステ
ートバッファＴ３Ａ，Ｔ３Ｂ，Ｔ３Ｃ，Ｔ３Ｃ，および
Ｔ３Ｄはハイインピーダンス状態となり（図４
（ホ））、データバスには何等影響を及ぼさない。した
がって、トライステートバッファＴ１およびＴ２からデ
ータバスＢＡにデータが供給され通常動作をする（図４
（ホ）〜（ヘ））。一方、点線で示した期間がテスト期
間であり、データＤがＨレベルの状態で（図４（ニ））
タイミング信号をＬレベルからＨレベルに変化させると
（図４（ロ））、トライステートバッファＴ３Ａ，Ｔ３
Ｂ，Ｔ３Ｃ，Ｔ３Ｃ，およびＴ３Ｄの出力はハイインピ
ーダンス状態からＨレベルに変化するが（図４
（ホ））、前述したようにこれらの電流駆動能力は小さ
いから容量素子Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ，およびＣ２Ｄ
はそれぞれ所定の容量をもっているので充放電に時間が
かかる（図４（ト））。この充放電時間を測定すること
によって容量素子Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ，およびＣ２
Ｄの接続チェックが行なわれる。もしこれらの容量素子
とデータバスとの配線、例えば容量素子Ｃ２Ａとの配線
Ａが切断している場合はデータバスＢＡには寄生容量し
か存在しないためトライステートバッファＴ３Ａによる
充放電時間が短かくなる。
【００１９】
【発明の効果】以上説明したように、本発明の半導体集
積回路はデータバスの論理レベルを保持するためのラッ
チ回路を構成する２個のインバータ回路間に容量素子を
設けることにより、電源投入時におけるデータバスの電
位が安定になり、かつ従来の初期化回路に比べ構成が簡
単である。また、ラッチ回路を用いることなくデータバ
スに容量素子を接続することによっても同様の効果が得
られ、さらにこの容量素子と電流駆動能力の小さいトラ
イステートバッファを併せて接続することにより、この
容量素子の断線がチェックできる。
積回路はデータバスの論理レベルを保持するためのラッ
チ回路を構成する２個のインバータ回路間に容量素子を
設けることにより、電源投入時におけるデータバスの電
位が安定になり、かつ従来の初期化回路に比べ構成が簡
単である。また、ラッチ回路を用いることなくデータバ
スに容量素子を接続することによっても同様の効果が得
られ、さらにこの容量素子と電流駆動能力の小さいトラ
イステートバッファを併せて接続することにより、この
容量素子の断線がチェックできる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】第２の実施例におけるテスト回路の詳細を示す
回路図である。
回路図である。
【図４】第２の実施例におけるテスト回路の動作説明用
のタイムチャートである。
のタイムチャートである。
【図５】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図６】図５における初期化回路の詳細を示す回路図で
ある。
ある。
【図７】従来の半導体集積回路の他の例を示す回路図で
ある。
ある。
Ｃ１，Ｃ２，Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃ，Ｃ２Ｄ 容量
素子 Ｄ データ Ｇ１，Ｇ２ ゲート回路 Ｉ１，Ｉ２，Ｉ３，Ｉ４ インバータ回路 Ｔ タイミング信号 Ｔ１，Ｔ２，Ｔ３Ａ，Ｔ３Ｂ，Ｔ３Ｃ，Ｔ３Ｄ トラ
イステートバッファ ＴＥ テスト回路
素子 Ｄ データ Ｇ１，Ｇ２ ゲート回路 Ｉ１，Ｉ２，Ｉ３，Ｉ４ インバータ回路 Ｔ タイミング信号 Ｔ１，Ｔ２，Ｔ３Ａ，Ｔ３Ｂ，Ｔ３Ｃ，Ｔ３Ｄ トラ
イステートバッファ ＴＥ テスト回路
フロントページの続き (72)発明者 幸 信行 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内
Claims (3)
- 【請求項１】 複数のトライステートバッファ回路の出
力端と複数のゲート回路の入力端がそれぞれ接続された
複数のデータバスを有する半導体集積回路において、第
１のインバータ回路および第２のイバータ回路の一方の
出力端が他方の入力端にそれぞれ共通接続されこれらの
共通接続点の一方が前記データバスに接続されたラッチ
回路を設け、前記共通接続点の他方の共通接続点と接地
電位との間に容量素子を設けて前記データバス群の電位
の不定状態を防止するようにしたことを特徴とする半導
体集積回路。 - 【請求項２】 前記容量素子の容量ＣC1は、前記第１の
インバータ回路の入力端および電源電位間の寄生容量を
ＣI1-VDD、前記第１のインバータ回路の入力端および前
記接地電位間の寄生容量をＣI1-GND、前記第１のインバ
ータ回路の出力電位が変化するときの入力電圧をＶ
IHL 、および前記電源電位をＶＤＤとしたとき； ＶＤＤ・（ＣI1-VDD／（ＣI1-VDD＋ＣI1-GND＋ＣC1））
＜ＶIHL の関係を満足する容量である請求項１記載の半導体集積
回路。 - 【請求項３】 第１のトライステートバッファ群の出力
端とゲート回路群の入力端とがデータバス群にそれぞれ
接続されこれらデータバス群および接地電位間にそれぞ
れ容量素子群が接続されさらに前記容量素子群と前記デ
ータバス群との接続線の断線を検査するテスト回路を有
し、このテスト回路は、データの一方が第１および第２
のインバータ回路を介して第２のトライステートバッフ
ァ群に供給され前記データの他方が前記第１のインバー
タ回路のみを介して第３のトライステートバッファ群に
それぞれ供給され前記第２および前記第３のトライステ
ートバッファ群のイネーブル端子にはそれぞれテスト信
号が共通に供給されこれらトライステートバッファ群の
出力端は前記データバス群にそれぞれ接続されて構成さ
れ、前記第２および第３のトライステートバッファ群の
電流駆動能力は前記第１のトライステートバッファ群の
電流駆動能力よりもそれぞれ小さくすることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160555A JP2806744B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160555A JP2806744B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774614A true JPH0774614A (ja) | 1995-03-17 |
| JP2806744B2 JP2806744B2 (ja) | 1998-09-30 |
Family
ID=15717528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160555A Expired - Fee Related JP2806744B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806744B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019168392A (ja) * | 2018-03-26 | 2019-10-03 | ラピスセミコンダクタ株式会社 | 半導体装置及び電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131614A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 半導体集積回路装置 |
| JPH05110392A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | 状態保持回路を具備する集積回路 |
| JPH06124591A (ja) * | 1992-10-09 | 1994-05-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1993
- 1993-06-30 JP JP5160555A patent/JP2806744B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131614A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 半導体集積回路装置 |
| JPH05110392A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | 状態保持回路を具備する集積回路 |
| JPH06124591A (ja) * | 1992-10-09 | 1994-05-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019168392A (ja) * | 2018-03-26 | 2019-10-03 | ラピスセミコンダクタ株式会社 | 半導体装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806744B2 (ja) | 1998-09-30 |
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