JPH0774305A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 低コストで信頼性の高い半導体メモリ装置を
提供する点。 【構成】 従来の半導体高速メモリ素子用外囲器におけ
る抵抗成分、容量ならびにインダクタンスを低減するこ
とを本発明では目指している。従って封止樹脂層の代り
にセラミック系板を積層してセラミック系部品を設置
し、これに対応する他のセラミック系部品を半導体高速
メモリ素子をマウントする導電性板体を接着剤を介して
固着することにより一体とする方式を採用する。他のセ
ラミック系部品には多少凹みを形成して半導体高速メモ
リ素子を配置する空間的な余裕を持たせる。セラミック
系板体を積層するセラミック系部品にスル−ホ−ルを形
成すると共にその開口端に放熱板を配置して放熱効果を
向上する。このような構成により従来の封止樹脂による
生ずる抵抗成分、容量ならびにインダクタンスを低減し
て半導体高速メモリ素子の特性を十分発揮する。
提供する点。 【構成】 従来の半導体高速メモリ素子用外囲器におけ
る抵抗成分、容量ならびにインダクタンスを低減するこ
とを本発明では目指している。従って封止樹脂層の代り
にセラミック系板を積層してセラミック系部品を設置
し、これに対応する他のセラミック系部品を半導体高速
メモリ素子をマウントする導電性板体を接着剤を介して
固着することにより一体とする方式を採用する。他のセ
ラミック系部品には多少凹みを形成して半導体高速メモ
リ素子を配置する空間的な余裕を持たせる。セラミック
系板体を積層するセラミック系部品にスル−ホ−ルを形
成すると共にその開口端に放熱板を配置して放熱効果を
向上する。このような構成により従来の封止樹脂による
生ずる抵抗成分、容量ならびにインダクタンスを低減し
て半導体高速メモリ素子の特性を十分発揮する。
Description
【０００１】
【産業上の利用分野】本発明はマルチチップパッケージ
に係わり、特に高密度実装に好適する。
に係わり、特に高密度実装に好適する。
【０００２】
【従来の技術】半導体素子の実装にはトランスファ−モ
−ルド法による樹脂封止工程を利用する方式の外に、周
波数が５０メガＨｚ以上の半導体高速メモリ素子ではセ
ラミック系の容器を利用する方式も採られている。
−ルド法による樹脂封止工程を利用する方式の外に、周
波数が５０メガＨｚ以上の半導体高速メモリ素子ではセ
ラミック系の容器を利用する方式も採られている。
【０００３】図５及び図６によりリ−ドフレ−ム即ち導
電性板体を利用する樹脂封止型半導体高速メモリ装置に
ついて説明するが、両図は導電性板体のベッド部とイン
ナ−リ−ドの接続方法の違いを明らかにする。両図共、
鉄または鉄ニッケル合金などから成る導電性板体１に形
成する複数のベッド２には配線パタ−ンを形成するガラ
エポ（ガラスエポキシ）基板３を例えば絶縁性接着剤４
を介して貼付け、ここに夫々半導体高速メモリ素子５を
絶縁性接着剤により接着後、樹脂封止工程により半導体
高速メモリ素子５を封止樹脂６中に埋設する。また半導
体高速メモリ素子５に形成する電極（図示せず）は、導
電性板体１に設けるインナ−リ−ド７（封止樹脂６外で
はアウタ−リドと言う）間に金属細線８を例えばワイヤ
−ボンディング法により架橋して電気的に接続する。こ
の結果金属細線８も封止樹脂６中に埋設されて半導体メ
モリ装置９が完成する。ガラエポ基板３に設ける配線パ
タ−ンと半導体高速メモリ素子５は必要な電気的な相互
接続を行って所定の電子回路を構成するのは勿論であ
る。
電性板体を利用する樹脂封止型半導体高速メモリ装置に
ついて説明するが、両図は導電性板体のベッド部とイン
ナ−リ−ドの接続方法の違いを明らかにする。両図共、
鉄または鉄ニッケル合金などから成る導電性板体１に形
成する複数のベッド２には配線パタ−ンを形成するガラ
エポ（ガラスエポキシ）基板３を例えば絶縁性接着剤４
を介して貼付け、ここに夫々半導体高速メモリ素子５を
絶縁性接着剤により接着後、樹脂封止工程により半導体
高速メモリ素子５を封止樹脂６中に埋設する。また半導
体高速メモリ素子５に形成する電極（図示せず）は、導
電性板体１に設けるインナ−リ−ド７（封止樹脂６外で
はアウタ−リドと言う）間に金属細線８を例えばワイヤ
−ボンディング法により架橋して電気的に接続する。こ
の結果金属細線８も封止樹脂６中に埋設されて半導体メ
モリ装置９が完成する。ガラエポ基板３に設ける配線パ
タ−ンと半導体高速メモリ素子５は必要な電気的な相互
接続を行って所定の電子回路を構成するのは勿論であ
る。
【０００４】図５に示す半導体メモリ装置９においては
ガラエポ基板３言い換えれば半導体高速メモリ素子５と
インナ−リ−ド７の電気的な接続を金属細線８を利用す
るのに対して、図６にあってはガラエポ基板３に設置す
る導電性パタ−ンに対してインナ−リ−ド７を直接接続
して電気的に伝通する方式を採っている。
ガラエポ基板３言い換えれば半導体高速メモリ素子５と
インナ−リ−ド７の電気的な接続を金属細線８を利用す
るのに対して、図６にあってはガラエポ基板３に設置す
る導電性パタ−ンに対してインナ−リ−ド７を直接接続
して電気的に伝通する方式を採っている。
【０００５】
【発明が解決しようとする課題】このような半導体高速
メモリ装置では、１．ガラエポ基板を導電性板体に貼付
ける工程が要る外に、両者の線膨脹係数の相違による反
りやはがれなどに基ずく事故が発生する。２．ガラエポ
基板に配線設計を行う際、ガラエポ基板に不可欠なスル
−ホ−ルや配線のピッチなどにより加工限界が生じて配
線領域を有効に活用できない場合がある。このために封
止樹脂により構成する外囲器の大型化を招き、コンパク
ト化が求められる要求に逆行する。
メモリ装置では、１．ガラエポ基板を導電性板体に貼付
ける工程が要る外に、両者の線膨脹係数の相違による反
りやはがれなどに基ずく事故が発生する。２．ガラエポ
基板に配線設計を行う際、ガラエポ基板に不可欠なスル
−ホ−ルや配線のピッチなどにより加工限界が生じて配
線領域を有効に活用できない場合がある。このために封
止樹脂により構成する外囲器の大型化を招き、コンパク
ト化が求められる要求に逆行する。
【０００６】３．複数の半導体高速メモリ素子やガラエ
ポ基板の厚さなどは、樹脂封止工程に悪影響を及ぼす基
になるので、導電性板体１に複数のベッド２をいわゆる
デプレス方式などで形成することが必要になり、コスト
アップが避けられない。
ポ基板の厚さなどは、樹脂封止工程に悪影響を及ぼす基
になるので、導電性板体１に複数のベッド２をいわゆる
デプレス方式などで形成することが必要になり、コスト
アップが避けられない。
【０００７】本発明はこのような事情により成されたも
ので、低コストで信頼性の高い半導体メモリ装置を提供
する。
ので、低コストで信頼性の高い半導体メモリ装置を提供
する。
【０００８】
【課題を解決するための手段】積層板から成るセラミッ
ク系部品と，前記セラミック系部品の表面を覆う配線
と，前記セラミック系部品の表面部分に配置し、前記配
線に電気的に接続する複数の半導体メモリ素子と，前記
半導体メモリ素子と電気的に接続する導電性板体と，前
記導電性板体を挟んで前記セラミック系部品に対向して
位置する他のセラミック系部品と，前記他のセラミック
系部品及びセラミック系部品外に導出する前記導電性板
体部分と，前記セラミック系部品の厚さ方向を横切るス
ル−ホ−ルとに本発明に係わる半導体メモリ装置の特徴
がある。
ク系部品と，前記セラミック系部品の表面を覆う配線
と，前記セラミック系部品の表面部分に配置し、前記配
線に電気的に接続する複数の半導体メモリ素子と，前記
半導体メモリ素子と電気的に接続する導電性板体と，前
記導電性板体を挟んで前記セラミック系部品に対向して
位置する他のセラミック系部品と，前記他のセラミック
系部品及びセラミック系部品外に導出する前記導電性板
体部分と，前記セラミック系部品の厚さ方向を横切るス
ル−ホ−ルとに本発明に係わる半導体メモリ装置の特徴
がある。
【０００９】また前記セラミック系部品厚さ方向を横切
るスル−ホ−ルと，前記スル−ホ−ルの開口端に重ねる
放熱板とにも特徴があり、更にまた前記半導体メモリ素
子に対応する他のセラミック系部品部分に位置する透光
性の窓とにも特徴がある。
るスル−ホ−ルと，前記スル−ホ−ルの開口端に重ねる
放熱板とにも特徴があり、更にまた前記半導体メモリ素
子に対応する他のセラミック系部品部分に位置する透光
性の窓とにも特徴がある。
【００１０】
【作用】従来の半導体高速メモリ素子用外囲器における
抵抗成分、容量ならびにインダクタンスを低減すること
を本発明では目指している。これを達成するには封止樹
脂層の代りにセラミック系板を積層してセラミック系部
品を構成し、これに対応する他のセラミック系部品を半
導体メモリ素子をマウントする導電性板体を接着剤を介
して固着することにより一体とする方式を採用する。他
のセラミック系部品には多少凹みを設置して半導体メモ
リ素子を配置する空間的な余裕を持たせる。
抵抗成分、容量ならびにインダクタンスを低減すること
を本発明では目指している。これを達成するには封止樹
脂層の代りにセラミック系板を積層してセラミック系部
品を構成し、これに対応する他のセラミック系部品を半
導体メモリ素子をマウントする導電性板体を接着剤を介
して固着することにより一体とする方式を採用する。他
のセラミック系部品には多少凹みを設置して半導体メモ
リ素子を配置する空間的な余裕を持たせる。
【００１１】セラミック系板体を積層するセラミック系
部品にスル−ホ−ルを形成すると共にその開口端に放熱
板を配置して放熱効果を向上する。このような構成によ
り従来の封止樹脂による生ずる抵抗成分、容量ならびに
インダクタンスを低減して半導体高速メモリ素子の特性
を十分発揮する。
部品にスル−ホ−ルを形成すると共にその開口端に放熱
板を配置して放熱効果を向上する。このような構成によ
り従来の封止樹脂による生ずる抵抗成分、容量ならびに
インダクタンスを低減して半導体高速メモリ素子の特性
を十分発揮する。
【００１２】
【実施例】本発明に係わる実施例を図１乃至図４を参照
して説明する。各図に明らかなようにセラミック系容器
は一対の部品により構成する。一方は複数のセラミック
系板１０を積層かつ一体とするセラミック系部品１１で
あり、その最下層のセラミック系板１２には配線１３を
被覆し、この最下層のセラミック板１２に複数の例えば
半導体高速メモリ素子１４を図示しない絶縁性接着剤に
より固着すると共に配線１２とも電気的に接続する。こ
の電気的な接続は、半導体高速メモリ素子１４に形成す
るパッド即ち電極（図示せず）間に金属細線１５を例え
ばワイヤ−ボンディングにより圧着架橋する手段によ
る。この電極は、基板内に造り込んだ能動素子や受動素
子と他の配線（図示せず）により電気的に接続する。
して説明する。各図に明らかなようにセラミック系容器
は一対の部品により構成する。一方は複数のセラミック
系板１０を積層かつ一体とするセラミック系部品１１で
あり、その最下層のセラミック系板１２には配線１３を
被覆し、この最下層のセラミック板１２に複数の例えば
半導体高速メモリ素子１４を図示しない絶縁性接着剤に
より固着すると共に配線１２とも電気的に接続する。こ
の電気的な接続は、半導体高速メモリ素子１４に形成す
るパッド即ち電極（図示せず）間に金属細線１５を例え
ばワイヤ−ボンディングにより圧着架橋する手段によ
る。この電極は、基板内に造り込んだ能動素子や受動素
子と他の配線（図示せず）により電気的に接続する。
【００１３】セラミック系部品１１にマウントする半導
体高速メモリ素子１４を他の電子機器（図示せず）と接
続するために導電性板体１６と配線１２間に他の金属細
線１７を圧着し、セラミック系部品１１と導電性板体１
６は接着剤１８により固定する。更に半導体高速メモリ
素子１４を保護するために他のセラミック系部品１９を
導電性板体１６の他面に接着剤１８により固定してセラ
ミック系部品１１と連続状態にする。他のセラミック系
部品１９は図１乃至図４に示すように中央部が凹んだ形
状であり、導電性板体１６に接着剤１８により固着して
セラミック系部品１１と一体の構造として半導体メモリ
装置２３を構成する。
体高速メモリ素子１４を他の電子機器（図示せず）と接
続するために導電性板体１６と配線１２間に他の金属細
線１７を圧着し、セラミック系部品１１と導電性板体１
６は接着剤１８により固定する。更に半導体高速メモリ
素子１４を保護するために他のセラミック系部品１９を
導電性板体１６の他面に接着剤１８により固定してセラ
ミック系部品１１と連続状態にする。他のセラミック系
部品１９は図１乃至図４に示すように中央部が凹んだ形
状であり、導電性板体１６に接着剤１８により固着して
セラミック系部品１１と一体の構造として半導体メモリ
装置２３を構成する。
【００１４】また図２にはセラミック系部品１１を構成
するセラミック板の枚数を図１の例より増やした場合を
明らかにしており、図３及び図４には複数のセラミック
板間にスル−ホ−ル２０及び放熱板２１を形成した例を
図２乃至図４に示した。
するセラミック板の枚数を図１の例より増やした場合を
明らかにしており、図３及び図４には複数のセラミック
板間にスル−ホ−ル２０及び放熱板２１を形成した例を
図２乃至図４に示した。
【００１５】スル−ホ−ル２０を形成したのは半導体高
速メモリ素子１４一個当たり１ｗまたは２ｗの発熱量を
放熱板２１から発散するために設置する。
速メモリ素子１４一個当たり１ｗまたは２ｗの発熱量を
放熱板２１から発散するために設置する。
【００１６】図４に示す半導体メモリ装置２３において
は半導体高速メモリ素子１４に対応する他のセラミック
系部品１９部分に透光性の窓２２を設置して、紫外線な
どにより半導体高速メモリ素子１４のメモリ部分の書込
・消去ができるようにする。セラミック系部品１１を構
成する最上層に位置するセラミック板２４にはメッキ層
（図示せず）を被覆すると熱の移動がスル−ホ−ル２０
を介して効率的に行える。
は半導体高速メモリ素子１４に対応する他のセラミック
系部品１９部分に透光性の窓２２を設置して、紫外線な
どにより半導体高速メモリ素子１４のメモリ部分の書込
・消去ができるようにする。セラミック系部品１１を構
成する最上層に位置するセラミック板２４にはメッキ層
（図示せず）を被覆すると熱の移動がスル−ホ−ル２０
を介して効率的に行える。
【００１７】
【発明の効果】このように本発明にあってはモ−ルド基
板などの貼付け工程や樹脂封止工程が省けるので、製造
プロセスが短縮する。更に積層したセラミック系部品の
使用により高密度な実装が可能になる。更にまたガラエ
ポ基板などの省略により導電性板体などの反りなどの影
響を考慮する必要がない。その上封止樹脂による電送経
路の抵抗、容量、インダクタンスならびにフラッシュ電
流などの問題が解消されて、効果的な半導体メモリ装置
が得られる。
板などの貼付け工程や樹脂封止工程が省けるので、製造
プロセスが短縮する。更に積層したセラミック系部品の
使用により高密度な実装が可能になる。更にまたガラエ
ポ基板などの省略により導電性板体などの反りなどの影
響を考慮する必要がない。その上封止樹脂による電送経
路の抵抗、容量、インダクタンスならびにフラッシュ電
流などの問題が解消されて、効果的な半導体メモリ装置
が得られる。
【図１】本発明に係わる半導体装置の概略を示す断面図
である。
である。
【図２】本発明に係わる他の半導体装置の概略を示す断
面図である。
面図である。
【図３】本発明に係わる更に他の半導体装置の概略を示
す断面図である。
す断面図である。
【図４】本発明に係わる更にまた他の半導体装置の概略
を示す断面図である。
を示す断面図である。
【図５】従来の半導体メモリ装置の概略を示す断面図で
ある。
ある。
【図６】従来の他の半導体メモリ装置の概略を示す断面
図である。
図である。
１、１５：導電性板体、 ２：ベッド部、 ３：ガラエポ基板、 ４、１８：絶縁性接着剤、 ５、１４：半導体高速メモリ素子、 ６：封止樹脂、 ７、１６：インナ−リ−ド、 ８、１５、１７：金属細線、 ９、２３：半導体メモリ装置、 １０、１２：セラミック系板、 １１：セラミック系部品、 １３：配線、 １９：他のセラミック系部品、 ２０：スル−ホ−ル、 ２１：放熱板、 ２２：窓。
Claims (3)
- 【請求項１】 積層板から成るセラミック系部品と，前
記セラミック系部品の表面を覆う配線と，前記セラミッ
ク系部品の表面部分に配置し、前記配線に電気的に接続
する複数の半導体メモリ素子と，前記半導体メモリ素子
と電気的に接続する導電性板体と，前記導電性板体を挟
んで前記セラミック系部品に対向して位置する他のセラ
ミック系部品と，前記他のセラミック系部品及びセラミ
ック系部品外に導出する前記導電性板体部分と，前記セ
ラミック系部品の厚さ方向を横切るスル−ホ−ルとを具
備することを特徴とする半導体メモリ装置。 - 【請求項２】 前記セラミック系部品厚さ方向を横切る
スル−ホ−ルと，前記スル−ホ−ルの開口端に重ねる放
熱板とを具備することを特徴とする前記請求項１記載の
半導体メモリ装置。 - 【請求項３】 前記半導体メモリ素子に対応する他のセ
ラミック系部品部分に位置する透光性の窓とを具備する
ことを特徴とする前記請求項１及び２記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219399A JPH0774305A (ja) | 1993-09-03 | 1993-09-03 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219399A JPH0774305A (ja) | 1993-09-03 | 1993-09-03 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774305A true JPH0774305A (ja) | 1995-03-17 |
Family
ID=16734807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219399A Pending JPH0774305A (ja) | 1993-09-03 | 1993-09-03 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774305A (ja) |
-
1993
- 1993-09-03 JP JP5219399A patent/JPH0774305A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060222 |
|
| RD01 | Notification of change of attorney |
Effective date: 20060314 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
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| A761 | Written withdrawal of application |
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