JPH077380A - 調節可能な遅延を与える遅延線 - Google Patents
調節可能な遅延を与える遅延線Info
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- JPH077380A JPH077380A JP3173471A JP17347191A JPH077380A JP H077380 A JPH077380 A JP H077380A JP 3173471 A JP3173471 A JP 3173471A JP 17347191 A JP17347191 A JP 17347191A JP H077380 A JPH077380 A JP H077380A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
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- Networks Using Active Elements (AREA)
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- Amplifiers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】低消費電力、精密調整可能、且つ広い周波数範
囲に亘って一様に遅延を与えることのできる遅延段を提
供する。 【構成】第一及び第二相補的入力電圧１６，１８が定電
流源２４に接続されている第一及び第二スイッチ２０，
２４の電流を制御する。入力電圧の変化に応じて一方の
電流が増加し始めると例えば抵抗３２の電圧降下が生ず
る。この電圧と調節可能なバイアス入力電圧３０との間
に特定の電圧差が発生すると、第三スイッチ２６が閉じ
て第一結果電圧を発生する。この時の第三スイッチ２６
の閉成で得られる遅延はバイアス入力電圧３０に依存す
る。この時制御回路の他方の抵抗３４を通しての電圧は
減少し、第四スイッチ２８に第二結果電圧を発生させ
る。これらの電圧は第五、第六スイッチ４０，４２に導
入され、その変化に応じて第五、第六スイッチ４０及び
４２の電流の増減を制御し、更に遅延された結果電圧が
５０及び５２から出力される。
囲に亘って一様に遅延を与えることのできる遅延段を提
供する。 【構成】第一及び第二相補的入力電圧１６，１８が定電
流源２４に接続されている第一及び第二スイッチ２０，
２４の電流を制御する。入力電圧の変化に応じて一方の
電流が増加し始めると例えば抵抗３２の電圧降下が生ず
る。この電圧と調節可能なバイアス入力電圧３０との間
に特定の電圧差が発生すると、第三スイッチ２６が閉じ
て第一結果電圧を発生する。この時の第三スイッチ２６
の閉成で得られる遅延はバイアス入力電圧３０に依存す
る。この時制御回路の他方の抵抗３４を通しての電圧は
減少し、第四スイッチ２８に第二結果電圧を発生させ
る。これらの電圧は第五、第六スイッチ４０，４２に導
入され、その変化に応じて第五、第六スイッチ４０及び
４２の電流の増減を制御し、更に遅延された結果電圧が
５０及び５２から出力される。
Description
【０００１】
【産業上の利用分野】本発明は、広い時間範囲に亘って
精密に調節可能な遅延を有する遅延段に関するものであ
る。更に詳細には、本発明は、電力消費が低く且つ周波
数における変化によって遅延に影響を与えることなしに
広い範囲の周波数に亘って遅延を与えることが可能な遅
延段に関するものである。
精密に調節可能な遅延を有する遅延段に関するものであ
る。更に詳細には、本発明は、電力消費が低く且つ周波
数における変化によって遅延に影響を与えることなしに
広い範囲の周波数に亘って遅延を与えることが可能な遅
延段に関するものである。
【０００２】
【従来の技術】従来技術においては、一般的に、二つの
タイプの遅延線が存在している。一つのタイプは、分散
したインダクタンス（Ｌ）−容量（Ｃ）成分を使用する
一群の受動的遅延線から構成されている。分散したＬ−
Ｃ遅延の和が、所望の全遅延へ加算される。Ｌ−Ｃ成分
に接続したタップは、該タップの位置に依存して全体的
な遅延の特定の一部を与える。従って、遅延分解能は、
タップ数によって制限されており、且つそのタップ数は
該タップの物理的な寸法によって制限されている。この
一群の受動的遅延線は、更に、その他の不所望な特性を
有しており、例えば、出力波形歪み及び周波数の変化に
よるインダクタンスＬ及び容量Ｃの値が変化する結果と
しての入力周波数に対する遅延感度である。
タイプの遅延線が存在している。一つのタイプは、分散
したインダクタンス（Ｌ）−容量（Ｃ）成分を使用する
一群の受動的遅延線から構成されている。分散したＬ−
Ｃ遅延の和が、所望の全遅延へ加算される。Ｌ−Ｃ成分
に接続したタップは、該タップの位置に依存して全体的
な遅延の特定の一部を与える。従って、遅延分解能は、
タップ数によって制限されており、且つそのタップ数は
該タップの物理的な寸法によって制限されている。この
一群の受動的遅延線は、更に、その他の不所望な特性を
有しており、例えば、出力波形歪み及び周波数の変化に
よるインダクタンスＬ及び容量Ｃの値が変化する結果と
しての入力周波数に対する遅延感度である。
【０００３】２番目のタイプの遅延線は、直列的に接続
された一連の段で構成されたモノリシックな遅延線を構
成している。この一連の段に沿ってのタップをマルチプ
レクス、即ち多重化することにより出力信号遅延を達成
することが可能である。そのために、このモノリシック
ラインにおける遅延の分解能は、タップ数によって制限
される。更に、各段当りの遅延は極めて小さいので（１
００ピコ秒未満）、全体的な遅延の範囲は、各段当りの
遅延とそのモノリシックラインにおける段数との積へ制
限されている。
された一連の段で構成されたモノリシックな遅延線を構
成している。この一連の段に沿ってのタップをマルチプ
レクス、即ち多重化することにより出力信号遅延を達成
することが可能である。そのために、このモノリシック
ラインにおける遅延の分解能は、タップ数によって制限
される。更に、各段当りの遅延は極めて小さいので（１
００ピコ秒未満）、全体的な遅延の範囲は、各段当りの
遅延とそのモノリシックラインにおける段数との積へ制
限されている。
【０００４】遅延線は、長い間存在しており、多分少な
くとも数十年の程度存在している。その間、既存のゲー
トの限界も公知であった。これらのことは、遅延線（又
は、直列状態にある複数個の遅延線）によって与えられ
る遅延の範囲が制限されていたこと、遅延線に導入され
る信号の周波数における変化の遅延に与える影響及び精
密で且つ予測可能な遅延を与えることができないことな
どである。この様な期間において、上述した如き限界を
解消する遅延線を誰も提供することが可能ではなかっ
た。
くとも数十年の程度存在している。その間、既存のゲー
トの限界も公知であった。これらのことは、遅延線（又
は、直列状態にある複数個の遅延線）によって与えられ
る遅延の範囲が制限されていたこと、遅延線に導入され
る信号の周波数における変化の遅延に与える影響及び精
密で且つ予測可能な遅延を与えることができないことな
どである。この様な期間において、上述した如き限界を
解消する遅延線を誰も提供することが可能ではなかっ
た。
【０００５】
【課題を解決するための手段】本発明は、上述した如き
従来技術の欠点を解消するか又は少なくとも最小とする
遅延線を提供している。例えば、本発明は、直列的な複
数個の段（ステージ）を与えると共に、各段に対して各
段当り高々０．６ｎｓの遅延を与えている。更に、各段
に対する遅延は、この最大範囲内の任意の値へ調節する
ことが可能である。本発明は、更に、周波数における変
化の結果として各段における遅延における変化において
最小の感度を与えている。本発明は、２００メガヘルツ
（ＭＨｚ）以上の周波数範囲においてこれらの精密な遅
延を与えることが可能である。本発明の遅延線は、小型
であり且つ消費電力が低いものである。
従来技術の欠点を解消するか又は少なくとも最小とする
遅延線を提供している。例えば、本発明は、直列的な複
数個の段（ステージ）を与えると共に、各段に対して各
段当り高々０．６ｎｓの遅延を与えている。更に、各段
に対する遅延は、この最大範囲内の任意の値へ調節する
ことが可能である。本発明は、更に、周波数における変
化の結果として各段における遅延における変化において
最小の感度を与えている。本発明は、２００メガヘルツ
（ＭＨｚ）以上の周波数範囲においてこれらの精密な遅
延を与えることが可能である。本発明の遅延線は、小型
であり且つ消費電力が低いものである。
【０００６】本発明の１実施形態においては、第一及び
第二相補的入力電圧が、各々がそれぞれ第一定電流源を
具備する第一及び第二制御回路内に接続されている第一
及び第二スイッチ（例えば、半導体スイッチ）を介して
の電流の流れを制御する。入力電圧が変化すると、該制
御回路の一つを介して電流が増加し始め、この様な回路
において接続されているインピーダンス（例えば、抵
抗）を横断しての電圧降下を上昇させる。
第二相補的入力電圧が、各々がそれぞれ第一定電流源を
具備する第一及び第二制御回路内に接続されている第一
及び第二スイッチ（例えば、半導体スイッチ）を介して
の電流の流れを制御する。入力電圧が変化すると、該制
御回路の一つを介して電流が増加し始め、この様な回路
において接続されているインピーダンス（例えば、抵
抗）を横断しての電圧降下を上昇させる。
【０００７】インピーダンス電圧と調節可能なバイアス
電圧との間に特定の電圧差が発生されると、第三スイッ
チ（例えば、半導体スイッチ）が、閉成して第一結果
（即ち、合成）電圧を発生する。その結果得られる第三
スイッチの閉成における遅延は、調節可能なバイアス電
圧の大きさに依存する。一方の制御回路におけるインピ
ーダンスを横断しての電圧が増加すると、他方の制御回
路において接続されているインピーダンスを横断しての
電圧が減少する。この減少する電圧は、第五スイッチ
（例えば、半導体）において第二結果（合成）電圧を発
生させる。
電圧との間に特定の電圧差が発生されると、第三スイッ
チ（例えば、半導体スイッチ）が、閉成して第一結果
（即ち、合成）電圧を発生する。その結果得られる第三
スイッチの閉成における遅延は、調節可能なバイアス電
圧の大きさに依存する。一方の制御回路におけるインピ
ーダンスを横断しての電圧が増加すると、他方の制御回
路において接続されているインピーダンスを横断しての
電圧が減少する。この減少する電圧は、第五スイッチ
（例えば、半導体）において第二結果（合成）電圧を発
生させる。
【０００８】その結果得られる電圧は、それぞれ、第五
及び第六スイッチ（例えば、半導体スイッチ）へ導入さ
れ、該各スイッチは、第二及び第三定電流源の個々の一
つを具備する回路内に接続されている。前記結果（合
成）電圧が変化すると、増加する電流を受取る第五及び
第六スイッチの特定の一つが、関連する電流源を介して
この電流の一部及び結合部材及び他方の電流源を介して
この電流の別の部分を通過させる。このことは、他方の
電流源へ接続されているスイッチの非導電性の状態を遅
延させる。従って、入力電圧から更に遅延された出力電
圧は、第五及び第六スイッチから得られる。
及び第六スイッチ（例えば、半導体スイッチ）へ導入さ
れ、該各スイッチは、第二及び第三定電流源の個々の一
つを具備する回路内に接続されている。前記結果（合
成）電圧が変化すると、増加する電流を受取る第五及び
第六スイッチの特定の一つが、関連する電流源を介して
この電流の一部及び結合部材及び他方の電流源を介して
この電流の別の部分を通過させる。このことは、他方の
電流源へ接続されているスイッチの非導電性の状態を遅
延させる。従って、入力電圧から更に遅延された出力電
圧は、第五及び第六スイッチから得られる。
【０００９】複数個の遅延段を設けることが可能であ
り、各遅延段は第一乃至第六スイッチ（例えば、半導体
スイッチ）を有することが可能である。各段の応答時間
を短縮すると共にこの様な段において与えられる遅延を
維持するために、各遅延段における第三及び第四半導体
スイッチからの出力は、それぞれ、結合コンデンサを介
して前の遅延段における第五及び第六トランジスタへ導
入させることが可能である。このことは、その段におけ
る第一及び第二相補的結果電圧に応答して各段における
第五及び第六半導体スイッチによる付加的な遅延の相継
ぐ発生の間の時間を短縮させ、且つこの様な付加的な遅
延の発生に影響を与えることはない。
り、各遅延段は第一乃至第六スイッチ（例えば、半導体
スイッチ）を有することが可能である。各段の応答時間
を短縮すると共にこの様な段において与えられる遅延を
維持するために、各遅延段における第三及び第四半導体
スイッチからの出力は、それぞれ、結合コンデンサを介
して前の遅延段における第五及び第六トランジスタへ導
入させることが可能である。このことは、その段におけ
る第一及び第二相補的結果電圧に応答して各段における
第五及び第六半導体スイッチによる付加的な遅延の相継
ぐ発生の間の時間を短縮させ、且つこの様な付加的な遅
延の発生に影響を与えることはない。
【００１０】
【実施例】図１は、本発明の一実施例に基づいて構成さ
れたゲート１０を示した概略図である。本ゲートは、複
数個のスイッチを有しており、各スイッチは半導体装置
から構成することが可能である。本ゲートは、好適に
は、バイポーラ技術によって形成するが、例えばＣＭＯ
Ｓ技術などのようなその他の技術によって形成すること
も可能である。本ゲートがバイポーラ技術によって形成
される場合には、例えば接地などのような基準電圧を与
えるライン１２及び例えば−５Ｖなどのような付勢電圧
を与えるライン１４が設けられる。
れたゲート１０を示した概略図である。本ゲートは、複
数個のスイッチを有しており、各スイッチは半導体装置
から構成することが可能である。本ゲートは、好適に
は、バイポーラ技術によって形成するが、例えばＣＭＯ
Ｓ技術などのようなその他の技術によって形成すること
も可能である。本ゲートがバイポーラ技術によって形成
される場合には、例えば接地などのような基準電圧を与
えるライン１２及び例えば−５Ｖなどのような付勢電圧
を与えるライン１４が設けられる。
【００１１】一対のライン１６及び１８は、更に、相補
的入力電圧を与えるために設けられており、それらは、
それぞれ、ＩＮ及びＩＮＮとして示されている。ライン
１６及び１８上の電圧は、それぞれ、例えば半導体装置
２０及び２２のベースなどのような一対のスイッチの第
一端子へ導入される。尚、これらの半導体装置２０及び
２２は、両方共ＮＰＮトランジスタとすることが可能で
ある。半導体装置２０及び２２のエミッタは、定電流源
２４の一つの端子と共通接続されており、該定電流源の
他方の端子はライン１４上を付勢電圧を受取る。定電流
源２４は、従来公知の態様で構成することが可能であ
る。
的入力電圧を与えるために設けられており、それらは、
それぞれ、ＩＮ及びＩＮＮとして示されている。ライン
１６及び１８上の電圧は、それぞれ、例えば半導体装置
２０及び２２のベースなどのような一対のスイッチの第
一端子へ導入される。尚、これらの半導体装置２０及び
２２は、両方共ＮＰＮトランジスタとすることが可能で
ある。半導体装置２０及び２２のエミッタは、定電流源
２４の一つの端子と共通接続されており、該定電流源の
他方の端子はライン１４上を付勢電圧を受取る。定電流
源２４は、従来公知の態様で構成することが可能であ
る。
【００１２】半導体装置２０及び２２のコレクタは、そ
れぞれ、例えば、ＮＰＮトランジスタとすることが可能
な半導体装置２６及び２８のエミッタなどのようなスイ
ッチの第一端子へ接続されている。半導体装置２６及び
２８のベースは、ライン３０上を調節可能なバイアス電
圧を受取る。このバイアス電圧は、従来公知の態様で調
節可能とすることが可能である。半導体装置２６及び２
８のコレクタは、ライン１２上の接地などのような基準
電圧へ共通接続されている。
れぞれ、例えば、ＮＰＮトランジスタとすることが可能
な半導体装置２６及び２８のエミッタなどのようなスイ
ッチの第一端子へ接続されている。半導体装置２６及び
２８のベースは、ライン３０上を調節可能なバイアス電
圧を受取る。このバイアス電圧は、従来公知の態様で調
節可能とすることが可能である。半導体装置２６及び２
８のコレクタは、ライン１２上の接地などのような基準
電圧へ共通接続されている。
【００１３】半導体装置２０及び２２のコレクタも、そ
れぞれ、例えば抵抗３２及び３４などのようなインピー
ダンスの第一端子へ接続されている。抵抗３２及び３４
の第二端子は、ダイオード３６のカソードと共通接続さ
れており、ダイオード３６のアノードはダイオード３８
のカソードへ接続されている。ダイオード３８のアノー
ドは、接地電圧を与えるライン１２と共通接続されてい
る。ダイオード３６及び３８の各々は、該ダイオードを
横断して特定の電圧を与えるべく構成することが可能で
ある。例えば、この電圧は、約０．７Ｖとすることが可
能である。
れぞれ、例えば抵抗３２及び３４などのようなインピー
ダンスの第一端子へ接続されている。抵抗３２及び３４
の第二端子は、ダイオード３６のカソードと共通接続さ
れており、ダイオード３６のアノードはダイオード３８
のカソードへ接続されている。ダイオード３８のアノー
ドは、接地電圧を与えるライン１２と共通接続されてい
る。ダイオード３６及び３８の各々は、該ダイオードを
横断して特定の電圧を与えるべく構成することが可能で
ある。例えば、この電圧は、約０．７Ｖとすることが可
能である。
【００１４】半導体装置２０及び２２のコレクタから、
それぞれ、半導体装置４０及び４２のベースなどのよう
なスイッチの第一端子への接続が形成されている。定電
流源２４と同様の態様で構成されている定電流源４４及
び４６は、それぞれ、半導体装置４０及び４２のエミッ
タと、約−５Ｖの付勢電圧を与えるライン１４との間に
接続されている。コンデンサ４８が、半導体装置４０及
び４２のエミッタ間に接続されている。出力ライン５０
及び５２は、それぞれ、半導体装置４０及び４２のエミ
ッタから延在している。半導体装置４０及び４２のコレ
クタは、例えば接地などのような基準電圧を与えるライ
ン１２と共通接続されている。
それぞれ、半導体装置４０及び４２のベースなどのよう
なスイッチの第一端子への接続が形成されている。定電
流源２４と同様の態様で構成されている定電流源４４及
び４６は、それぞれ、半導体装置４０及び４２のエミッ
タと、約−５Ｖの付勢電圧を与えるライン１４との間に
接続されている。コンデンサ４８が、半導体装置４０及
び４２のエミッタ間に接続されている。出力ライン５０
及び５２は、それぞれ、半導体装置４０及び４２のエミ
ッタから延在している。半導体装置４０及び４２のコレ
クタは、例えば接地などのような基準電圧を与えるライ
ン１２と共通接続されている。
【００１５】二進「０」を表わすためにライン１８上に
高電圧を発生するので半導体装置２２を介して電流が流
れ且つライン１６上に低電圧が発生することにより半導
体装置２０を介して電流が流れないものと仮定する。ト
ランジスタ２２を介しての電流の一部は、ライン１２
と、ダイオード３８及び３６と、抵抗３４と、半導体装
置２２と、定電流源２４とを包含する回路を介して流れ
る。この電流の残部はトランジスタ２８を介して流れ
る。トランジスタ２２を介しての電流は、定電流源の作
用により、実質的に一定である。
高電圧を発生するので半導体装置２２を介して電流が流
れ且つライン１６上に低電圧が発生することにより半導
体装置２０を介して電流が流れないものと仮定する。ト
ランジスタ２２を介しての電流の一部は、ライン１２
と、ダイオード３８及び３６と、抵抗３４と、半導体装
置２２と、定電流源２４とを包含する回路を介して流れ
る。この電流の残部はトランジスタ２８を介して流れ
る。トランジスタ２２を介しての電流は、定電流源の作
用により、実質的に一定である。
【００１６】二進「１」を表わすためにライン１６上に
高電圧が発生されると、半導体装置２０を介して電流が
流れ始める。同時に、半導体装置２２を介しての電流は
減少し始める。なぜならば、同時に、ライン１８上に定
電圧が発生されるからである。図３におけるライン７４
は、半導体装置２０のベース上の電圧が半導体装置２２
のベース上の電圧を超える時刻を表わしている。
高電圧が発生されると、半導体装置２０を介して電流が
流れ始める。同時に、半導体装置２２を介しての電流は
減少し始める。なぜならば、同時に、ライン１８上に定
電圧が発生されるからである。図３におけるライン７４
は、半導体装置２０のベース上の電圧が半導体装置２２
のベース上の電圧を超える時刻を表わしている。
【００１７】定電流源２４を介しての電流が一定であり
且つダイオード３８及び３６が半導体装置２０及び半導
体装置２２の両方に接続されているので、半導体装置２
０を介しての電流が増加し且つ半導体装置２２を介して
の電流が減少する場合であっても、ダイオード３８及び
３６を介しての電流は一定状態を維持する。この定電流
は、ダイオード３８及び３６を横断して一定電圧を発生
させる。ダイオード３８及び３６の各々を横断しての電
圧は、０．７Ｖの程度とすることが可能である。
且つダイオード３８及び３６が半導体装置２０及び半導
体装置２２の両方に接続されているので、半導体装置２
０を介しての電流が増加し且つ半導体装置２２を介して
の電流が減少する場合であっても、ダイオード３８及び
３６を介しての電流は一定状態を維持する。この定電流
は、ダイオード３８及び３６を横断して一定電圧を発生
させる。ダイオード３８及び３６の各々を横断しての電
圧は、０．７Ｖの程度とすることが可能である。
【００１８】半導体装置２０を介しての電流が増加する
と、抵抗３２を横断して増加する電圧が発生される。ダ
イオード３８及び３６及び抵抗２０を横断しての結果
（合成）電圧は、半導体装置２６のエミッタへ導入され
る。半導体装置２６は、該半導体装置のベース上の電圧
が該半導体装置のエミッタ上の電圧よりも特定の値だけ
高い場合に、導通状態となるように構成されている。こ
の特定値は約０．７Ｖとすることが可能である。
と、抵抗３２を横断して増加する電圧が発生される。ダ
イオード３８及び３６及び抵抗２０を横断しての結果
（合成）電圧は、半導体装置２６のエミッタへ導入され
る。半導体装置２６は、該半導体装置のベース上の電圧
が該半導体装置のエミッタ上の電圧よりも特定の値だけ
高い場合に、導通状態となるように構成されている。こ
の特定値は約０．７Ｖとすることが可能である。
【００１９】理解される如く、半導体装置２６の導電性
を発生させる時間は、ライン３０へ印加されるバイアス
電圧に依存する。例えば、約−０．８Ｖのバイアス電圧
がライン３０上に与えられると、半導体装置２６のエミ
ッタ上の電圧が−１．５Ｖに到達した場合に導通状態と
なる。同様に、約−１．６Ｖのバイアス電圧がライン２
０上に与えられると、半導体装置２６は、半導体装置２
０のエミッタ上の電圧が−２．３Ｖに到達する場合に導
通状態となる。従って、ライン３０上のバイアス電圧
は、半導体装置２０及び２２のコレクタ上の電圧のスイ
ング、即ち振れを制御する。
を発生させる時間は、ライン３０へ印加されるバイアス
電圧に依存する。例えば、約−０．８Ｖのバイアス電圧
がライン３０上に与えられると、半導体装置２６のエミ
ッタ上の電圧が−１．５Ｖに到達した場合に導通状態と
なる。同様に、約−１．６Ｖのバイアス電圧がライン２
０上に与えられると、半導体装置２６は、半導体装置２
０のエミッタ上の電圧が−２．３Ｖに到達する場合に導
通状態となる。従って、ライン３０上のバイアス電圧
は、半導体装置２０及び２２のコレクタ上の電圧のスイ
ング、即ち振れを制御する。
【００２０】理解される如く、−１．５Ｖに到達する場
合よりも−２．３Ｖに到達するためには半導体装置２０
のコレクタ上の電圧に対して抵抗３２を介してより多く
の電流が必要とされるので、半導体装置２６の導電性に
おける遅延は、ライン３０上に供給されるバイアス電圧
の大きさに依存する。この遅延は、ライン３０上のバイ
アス電圧の大きさが増加するに従い、増加する。
合よりも−２．３Ｖに到達するためには半導体装置２０
のコレクタ上の電圧に対して抵抗３２を介してより多く
の電流が必要とされるので、半導体装置２６の導電性に
おける遅延は、ライン３０上に供給されるバイアス電圧
の大きさに依存する。この遅延は、ライン３０上のバイ
アス電圧の大きさが増加するに従い、増加する。
【００２１】図３に示される如く、垂直ライン７４は、
高電圧がライン１６へ導入され且つ定電圧がライン１８
へ導入される場合に、半導体装置２０のベース上の電圧
が半導体装置２２のベース上の電圧を超える時間を表わ
すために概略示されている。その後に、半導体装置２６
が導電状態となることを開始すると、その結果半導体装
置２６のエミッタ上に得られる電圧は接地へ向かって上
昇することを開始する。このことは、図３において８０
で示してある。同時に、半導体装置２８のエミッタ上の
電圧は降下を開始する。このことは、図３において８４
で示してある。半導体装置２６のエミッタ上の電圧が半
導体装置２８のエミッタ上の電圧を超えるために必要と
される時間は、図３において８６で表わしている。
高電圧がライン１６へ導入され且つ定電圧がライン１８
へ導入される場合に、半導体装置２０のベース上の電圧
が半導体装置２２のベース上の電圧を超える時間を表わ
すために概略示されている。その後に、半導体装置２６
が導電状態となることを開始すると、その結果半導体装
置２６のエミッタ上に得られる電圧は接地へ向かって上
昇することを開始する。このことは、図３において８０
で示してある。同時に、半導体装置２８のエミッタ上の
電圧は降下を開始する。このことは、図３において８４
で示してある。半導体装置２６のエミッタ上の電圧が半
導体装置２８のエミッタ上の電圧を超えるために必要と
される時間は、図３において８６で表わしている。
【００２２】半導体装置２８のエミッタ（又は、半導体
装置２２のコレクタ）上におけるよりも半導体装置２６
のエミッタ（又は、半導体装置２０のコレクタ）上によ
り大きな電圧を発生させるために必要とされる時間にお
ける遅延は、半導体装置２６によって与えられる遅延の
結果として得られ、それは図３において８８で示してあ
る。前述したことから明らかな如く、遅延８８は、ライ
ン３０上のバイアス電圧を調節することによって調節す
ることが可能である。
装置２２のコレクタ）上におけるよりも半導体装置２６
のエミッタ（又は、半導体装置２０のコレクタ）上によ
り大きな電圧を発生させるために必要とされる時間にお
ける遅延は、半導体装置２６によって与えられる遅延の
結果として得られ、それは図３において８８で示してあ
る。前述したことから明らかな如く、遅延８８は、ライ
ン３０上のバイアス電圧を調節することによって調節す
ることが可能である。
【００２３】その結果半導体装置２０及び２２のコレク
タ上に得られる電圧は、それぞれ、半導体装置４０及び
４２のベースへ導入される。半導体装置４０のベース上
の電圧が低状態であり且つ半導体装置４２のベース上の
電圧が高状態であり、且つこれら半導体装置は非過渡的
状態にあるものと仮定する。半導体装置４０における電
流は、電流源４４における電流に対応し、且つ半導体装
置４２における電流は電流源４６における電流に対応す
る。
タ上に得られる電圧は、それぞれ、半導体装置４０及び
４２のベースへ導入される。半導体装置４０のベース上
の電圧が低状態であり且つ半導体装置４２のベース上の
電圧が高状態であり、且つこれら半導体装置は非過渡的
状態にあるものと仮定する。半導体装置４０における電
流は、電流源４４における電流に対応し、且つ半導体装
置４２における電流は電流源４６における電流に対応す
る。
【００２４】半導体装置４０のべース上の電圧が図３に
おいて８４で示した如く低状態から高状態へ過渡的な状
態で上昇し、且つ半導体装置４２のベース上の電圧が、
同時的に、図３において８０で示した如く、高状態から
低状態へ過渡的な状態で降下するものと仮定する。半導
体装置４０のエミッタ上の電圧は、図３において９２で
示した如く、半導体装置のエミッタ上に過渡的な電圧が
発生されるような態様で、該半導体装置のベース上の電
圧に追従する。このことは、過渡的な電流をコンデンサ
４８を介して流させる。その結果、電流源４４の動作及
びコンデンサ４８を介しての過渡的電流の流れの結果と
して、この過渡的期間中に、半導体装置４０において電
流が発生される。
おいて８４で示した如く低状態から高状態へ過渡的な状
態で上昇し、且つ半導体装置４２のベース上の電圧が、
同時的に、図３において８０で示した如く、高状態から
低状態へ過渡的な状態で降下するものと仮定する。半導
体装置４０のエミッタ上の電圧は、図３において９２で
示した如く、半導体装置のエミッタ上に過渡的な電圧が
発生されるような態様で、該半導体装置のベース上の電
圧に追従する。このことは、過渡的な電流をコンデンサ
４８を介して流させる。その結果、電流源４４の動作及
びコンデンサ４８を介しての過渡的電流の流れの結果と
して、この過渡的期間中に、半導体装置４０において電
流が発生される。
【００２５】コンデンサ４８の他方の側は電流源４６に
接続されているので、コンデンサ４８を介して流れる電
流（その方向は、電流源４６を介して流れる電流と同一
である）は、電流源４６における電流を超えることはな
い。このことは、半導体装置４２を介して流れる電流
を、電流源４６を介して流れる電流からコンデンサ４８
を介して流れる電流を差引いたものと等しくさせる。こ
のことは、過渡的期間中において、半導体装置４２から
その通常の電流を取去ることとなる。
接続されているので、コンデンサ４８を介して流れる電
流（その方向は、電流源４６を介して流れる電流と同一
である）は、電流源４６における電流を超えることはな
い。このことは、半導体装置４２を介して流れる電流
を、電流源４６を介して流れる電流からコンデンサ４８
を介して流れる電流を差引いたものと等しくさせる。こ
のことは、過渡的期間中において、半導体装置４２から
その通常の電流を取去ることとなる。
【００２６】従って、半導体装置４２のベースがベース
上の電圧が過渡的に減少した後の定常状態となった場合
であっても、該半導体装置のエミッタ上の電圧は、該エ
ミッタが該電流の適宜の割当分を受取るまで、該半導体
装置のベース上の電圧に対して遅延する。半導体装置４
２のエミッタ上の過渡的電圧は図３において９６で示し
てある。半導体装置４０の応答と相対的に半導体装置４
２の応答における遅延は、電圧過渡的状態９２及び９６
の開始に対する時間における比較から理解することが可
能である。その結果得られる遅延は図３において９８で
示してある。
上の電圧が過渡的に減少した後の定常状態となった場合
であっても、該半導体装置のエミッタ上の電圧は、該エ
ミッタが該電流の適宜の割当分を受取るまで、該半導体
装置のベース上の電圧に対して遅延する。半導体装置４
２のエミッタ上の過渡的電圧は図３において９６で示し
てある。半導体装置４０の応答と相対的に半導体装置４
２の応答における遅延は、電圧過渡的状態９２及び９６
の開始に対する時間における比較から理解することが可
能である。その結果得られる遅延は図３において９８で
示してある。
【００２７】従って、図１に示した回路は、二つの時間
遅延を与える。これらの時間遅延の一方は、半導体装置
２０，２２，２６，２８及び定電流源２４を包含する段
（ステージ）によって発生される。この段によって発生
される遅延は、ライン３０へ印加されるバイアス電圧を
変化させることによって調節することが可能である。理
解される如く、この遅延は、半導体装置２０，２２，２
６，２８によって与えられる遅延の範囲内における任意
の所望の値へ連続的に調節することが可能である。第二
の遅延は、半導体装置４０及び４２及び定電流源４４及
び４６を包含する段（ステージ）において与えることが
可能である。図１に示した回路によって与えられる遅延
の全体的な量は、高々０．６ｎｓとすることが可能であ
る。
遅延を与える。これらの時間遅延の一方は、半導体装置
２０，２２，２６，２８及び定電流源２４を包含する段
（ステージ）によって発生される。この段によって発生
される遅延は、ライン３０へ印加されるバイアス電圧を
変化させることによって調節することが可能である。理
解される如く、この遅延は、半導体装置２０，２２，２
６，２８によって与えられる遅延の範囲内における任意
の所望の値へ連続的に調節することが可能である。第二
の遅延は、半導体装置４０及び４２及び定電流源４４及
び４６を包含する段（ステージ）において与えることが
可能である。図１に示した回路によって与えられる遅延
の全体的な量は、高々０．６ｎｓとすることが可能であ
る。
【００２８】図１に示した回路は、連続的に調節可能な
遅延を与えることに加えてその他の重要な利点を有して
いる。理解される如く、図１に示した回路は、何らイン
ダクタンスを有するものではなく、且つカップリングコ
ンデンサ４８を構成する単一のコンデンサのみを有する
に過ぎない。図１に示した回路によって与えられる遅延
は、従って、周波数における変化によって、影響される
としても、僅かに最小の量だけ影響されるに過ぎない。
このことは、２００ＭＨｚを超える周波数範囲に亘って
言えることである。更に、図１に示した回路、即ちゲー
トは、小型であり且つ電力消費が低い。
遅延を与えることに加えてその他の重要な利点を有して
いる。理解される如く、図１に示した回路は、何らイン
ダクタンスを有するものではなく、且つカップリングコ
ンデンサ４８を構成する単一のコンデンサのみを有する
に過ぎない。図１に示した回路によって与えられる遅延
は、従って、周波数における変化によって、影響される
としても、僅かに最小の量だけ影響されるに過ぎない。
このことは、２００ＭＨｚを超える周波数範囲に亘って
言えることである。更に、図１に示した回路、即ちゲー
トは、小型であり且つ電力消費が低い。
【００２９】理解される如く、図１に示した回路、即ち
ゲートは、同一の構成を有する複数個の段（ステージ）
から形成される遅延線内に設けることが可能である。こ
のことを図２に示してある。図２においては、同一の構
成を有する複数個の遅延段１０ａ，１０ｂ，１０ｃなど
が直列的に接続されている。各遅延段からの出力ライン
は、図１におけるライン５０及び５２に対応している。
次の遅延段に対する入力ラインは、図１におけるライン
１６及び１８に対応している。
ゲートは、同一の構成を有する複数個の段（ステージ）
から形成される遅延線内に設けることが可能である。こ
のことを図２に示してある。図２においては、同一の構
成を有する複数個の遅延段１０ａ，１０ｂ，１０ｃなど
が直列的に接続されている。各遅延段からの出力ライン
は、図１におけるライン５０及び５２に対応している。
次の遅延段に対する入力ラインは、図１におけるライン
１６及び１８に対応している。
【００３０】図１における半導体装置４０及び４２に実
質的に等しい特性を与えるために、これらの半導体装置
のエミッタに対して対称的な接続が設けられている。こ
れらの対称的な接続を図５に概略示してある。図５に示
した如く、半導体装置４０の上側の位置における「メタ
ル３」ラインは、半導体装置４２のエミッタへ接続され
ている「メタル２」ラインへ結合されている。同様に、
半導体装置４２の上側の位置における「メタル３」ライ
ンは、半導体装置４０の上側の位置における「メタル
２」ラインへ結合されており、且つ該「メタル２」ライ
ンは、半導体装置４０のエミッタへ接続されている。こ
れらの「メタル２」及び「メタル３」ラインは、通常、
チップ内の種々の端子において電圧を与えるためにバイ
ポーラチップにおいて通常見られるものである。「メタ
ル２」及び「メタル３」ラインの間に接続されているコ
ンデンサ９９は、これらのラインの間の分布容量の概略
的な表示である。
質的に等しい特性を与えるために、これらの半導体装置
のエミッタに対して対称的な接続が設けられている。こ
れらの対称的な接続を図５に概略示してある。図５に示
した如く、半導体装置４０の上側の位置における「メタ
ル３」ラインは、半導体装置４２のエミッタへ接続され
ている「メタル２」ラインへ結合されている。同様に、
半導体装置４２の上側の位置における「メタル３」ライ
ンは、半導体装置４０の上側の位置における「メタル
２」ラインへ結合されており、且つ該「メタル２」ライ
ンは、半導体装置４０のエミッタへ接続されている。こ
れらの「メタル２」及び「メタル３」ラインは、通常、
チップ内の種々の端子において電圧を与えるためにバイ
ポーラチップにおいて通常見られるものである。「メタ
ル２」及び「メタル３」ラインの間に接続されているコ
ンデンサ９９は、これらのラインの間の分布容量の概略
的な表示である。
【００３１】図６に示した回路は、幾つかの変更及び付
加を除いて、図１に示した回路と実質的に同一である。
図６に示した回路は、ノイズをフィルタするためにライ
ン１２及び３０の間に接続したコンデンサ１００を有し
ている。図６に示した回路は、更に、ノイズをフィルタ
するためにライン１４とライン９４との間に接続されて
いるコンデンサ１０２を有している。ライン９４はバイ
アス電圧を与える。図６において、定電流源２４，４
４，４６は、それぞれ、トランジスタ１０６，１０８，
１１０として示してあり、これら全てのトランジスタは
ＮＰＮトランジスタとすることが可能である。これらの
トランジスタ１０６，１０８，１１０のゲートは、ライ
ン１０４上の電圧によって定電圧にバイアスされる。抵
抗１１４，１１６，１１８が、それぞれ、トランジスタ
１０６，１０８，１１０のエミッタとライン１４との間
に接続されている。抵抗１２０及び１２２は、更に、そ
れぞれ、半導体装置１０８及び１１０のコレクタと半導
体装置４０及び４２のエミッタとの間に接続されてい
る。
加を除いて、図１に示した回路と実質的に同一である。
図６に示した回路は、ノイズをフィルタするためにライ
ン１２及び３０の間に接続したコンデンサ１００を有し
ている。図６に示した回路は、更に、ノイズをフィルタ
するためにライン１４とライン９４との間に接続されて
いるコンデンサ１０２を有している。ライン９４はバイ
アス電圧を与える。図６において、定電流源２４，４
４，４６は、それぞれ、トランジスタ１０６，１０８，
１１０として示してあり、これら全てのトランジスタは
ＮＰＮトランジスタとすることが可能である。これらの
トランジスタ１０６，１０８，１１０のゲートは、ライ
ン１０４上の電圧によって定電圧にバイアスされる。抵
抗１１４，１１６，１１８が、それぞれ、トランジスタ
１０６，１０８，１１０のエミッタとライン１４との間
に接続されている。抵抗１２０及び１２２は、更に、そ
れぞれ、半導体装置１０８及び１１０のコレクタと半導
体装置４０及び４２のエミッタとの間に接続されてい
る。
【００３２】理解される如く、ダイオード３８及び３６
は、図６において、ＮＰＮ半導体装置１３０及び１３２
を構成しており、それらの各々において、ベース及びコ
レクタは共通接続を有している。更に、半導体装置２６
及び２８のコレクタは、図６においては、半導体装置１
３２のベース及びコレクタ及び半導体装置１３０のエミ
ッタへ接続して示されている。これらの接続は、上述し
た回路の動作に影響を与えるものではない。
は、図６において、ＮＰＮ半導体装置１３０及び１３２
を構成しており、それらの各々において、ベース及びコ
レクタは共通接続を有している。更に、半導体装置２６
及び２８のコレクタは、図６においては、半導体装置１
３２のベース及びコレクタ及び半導体装置１３０のエミ
ッタへ接続して示されている。これらの接続は、上述し
た回路の動作に影響を与えるものではない。
【００３３】図７に示した回路は、幾つかの小さな変更
を除いて、図６に示した回路と同一である。図７に示し
た如く、フィルタコンデンサ１００が一対の半導体装置
１４０及び１４２から形成されており、それらの半導体
装置の各々はＮＰＮ半導体装置とすることが可能であ
る。半導体装置１４０及び１４２の各々のベースは、バ
イアスライン３０へ接続することが可能であり、各半導
体装置のエミッタ及びコレクタは基準ライン１２へ接続
させることが可能である。同様に、フィルタコンデンサ
１０２が、一対の半導体装置１４４及び１４６から形成
されており、それらの半導体装置はＮＰＮトランジスタ
とすることが可能である。これらのトランジスタ１４４
及び１４６の各々のベースは、ライン１４へ接続させる
ことが可能であり、且つこれらの半導体装置の各々のエ
ミッタ及びコレクタはバイアスライン９４へ接続させる
ことが可能である。
を除いて、図６に示した回路と同一である。図７に示し
た如く、フィルタコンデンサ１００が一対の半導体装置
１４０及び１４２から形成されており、それらの半導体
装置の各々はＮＰＮ半導体装置とすることが可能であ
る。半導体装置１４０及び１４２の各々のベースは、バ
イアスライン３０へ接続することが可能であり、各半導
体装置のエミッタ及びコレクタは基準ライン１２へ接続
させることが可能である。同様に、フィルタコンデンサ
１０２が、一対の半導体装置１４４及び１４６から形成
されており、それらの半導体装置はＮＰＮトランジスタ
とすることが可能である。これらのトランジスタ１４４
及び１４６の各々のベースは、ライン１４へ接続させる
ことが可能であり、且つこれらの半導体装置の各々のエ
ミッタ及びコレクタはバイアスライン９４へ接続させる
ことが可能である。
【００３４】図８は、ライン１６及び１８上の相継ぐ入
力電圧に対して応答時間を加速するための本発明の別の
実施例を示している。図８に示した実施例は、図２に示
した遅延段を有しており、図８においては簡単化のため
に遅延段１０ａ及び１０ｂのみが示されている。図８に
示した実施例においては、遅延段１０ｂにおける半導体
装置２０ｂ及び２２ｂのコレクタ上の電圧は、それぞ
れ、コンデンサ４００及び４０２を介して、遅延段１０
ａにおける半導体装置１０８ａ及び１１０ａ（図６参
照）のエミッタへ結合されている。図２における各遅延
段から図２における前の段へ同様の接続を形成すること
が可能である。
力電圧に対して応答時間を加速するための本発明の別の
実施例を示している。図８に示した実施例は、図２に示
した遅延段を有しており、図８においては簡単化のため
に遅延段１０ａ及び１０ｂのみが示されている。図８に
示した実施例においては、遅延段１０ｂにおける半導体
装置２０ｂ及び２２ｂのコレクタ上の電圧は、それぞ
れ、コンデンサ４００及び４０２を介して、遅延段１０
ａにおける半導体装置１０８ａ及び１１０ａ（図６参
照）のエミッタへ結合されている。図２における各遅延
段から図２における前の段へ同様の接続を形成すること
が可能である。
【００３５】前述した如く、図４は、図１の遅延段にお
ける半導体装置４０及び４２（それぞれ、図６における
半導体装置１０８及び１１０に対応する）のエミッタ上
にそれぞれ発生される電圧９２及び９６を示している。
図９は、遅延段１０ｂにおけるトランジスタ２０ｂ及び
２２ｂのコレクタ上に発生される電圧が、それぞれ、遅
延段１０ａにおける半導体装置１０８ａ及び１１０ａ
（図６参照）のエミッタへカップリングコンデンサ４０
０及び４０２を介して導入される場合に、図８における
遅延段１０ａにおけるトランジスタ１０８ａ及び１１０
ａのエミッタ上にそれぞれ発生される電圧を示してい
る。
ける半導体装置４０及び４２（それぞれ、図６における
半導体装置１０８及び１１０に対応する）のエミッタ上
にそれぞれ発生される電圧９２及び９６を示している。
図９は、遅延段１０ｂにおけるトランジスタ２０ｂ及び
２２ｂのコレクタ上に発生される電圧が、それぞれ、遅
延段１０ａにおける半導体装置１０８ａ及び１１０ａ
（図６参照）のエミッタへカップリングコンデンサ４０
０及び４０２を介して導入される場合に、図８における
遅延段１０ａにおけるトランジスタ１０８ａ及び１１０
ａのエミッタ上にそれぞれ発生される電圧を示してい
る。
【００３６】図９から理解される如く、遅延段１０ｂ内
の半導体装置２０ｂ及び２２ｂのコレクタ上の電圧の遅
延段１０ａにおける半導体装置１０８ａ及び１１０ａの
エミッタへのフィードバックは、半導体装置１０８ａ及
び１１０ａのエミッタが定常状態電圧に到達する時間を
加速させる。このことは、遅延段１０ａ内の半導体装置
１０８ａ及び１１０ａが図１におけるライン１６及び１
８上のアップデートされた入力電圧に対して応答する準
備がなされる時間を短縮させる。このことは、図６にお
ける半導体装置１０８ａのエミッタ上の電圧９６の勾配
（図４において）を、図８における半導体装置１１０ａ
のエミッタ上の電圧４０４の勾配（図９において）と比
較することにより理解することが可能である。
の半導体装置２０ｂ及び２２ｂのコレクタ上の電圧の遅
延段１０ａにおける半導体装置１０８ａ及び１１０ａの
エミッタへのフィードバックは、半導体装置１０８ａ及
び１１０ａのエミッタが定常状態電圧に到達する時間を
加速させる。このことは、遅延段１０ａ内の半導体装置
１０８ａ及び１１０ａが図１におけるライン１６及び１
８上のアップデートされた入力電圧に対して応答する準
備がなされる時間を短縮させる。このことは、図６にお
ける半導体装置１０８ａのエミッタ上の電圧９６の勾配
（図４において）を、図８における半導体装置１１０ａ
のエミッタ上の電圧４０４の勾配（図９において）と比
較することにより理解することが可能である。
【００３７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づいて構成されたゲー
トの概略回路図であり、前記ゲートは本発明の一実施例
を構成する遅延線内に設けられる。
トの概略回路図であり、前記ゲートは本発明の一実施例
を構成する遅延線内に設けられる。
【図２】 図１に示したゲートを複数個直列的に配設す
ることによって形成される遅延線を示したブロック図。
ることによって形成される遅延線を示したブロック図。
【図３】 図１に示したゲートによって発生される電圧
波形及び図１のゲート内の第一段によって供給される時
間遅延を示した説明図。
波形及び図１のゲート内の第一段によって供給される時
間遅延を示した説明図。
【図４】 図１に示したゲートにおける第二段によって
発生される電圧波形及びこれらの段によって供給される
時間遅延を示した説明図。
発生される電圧波形及びこれらの段によって供給される
時間遅延を示した説明図。
【図５】 ゲートの性能を向上させるために図１に示し
たゲートにおける一対の半導体装置のエミッタに対して
集積回路チップにおけるメタル層をどの様にして適用す
ることが可能であるかを示した概略図。
たゲートにおける一対の半導体装置のエミッタに対して
集積回路チップにおけるメタル層をどの様にして適用す
ることが可能であるかを示した概略図。
【図６】 図１に示したゲートの拡大回路図。
【図７】 図１に示したゲートの拡大回路図。
【図８】 ２個の相継ぐ遅延段を有すると共に第一遅延
段が相継ぐ入力電圧に対して応答することが可能である
ように時間を加速させるために第二遅延段から第一遅延
段への接続を有する本発明の別の実施例を示した概略回
路図。
段が相継ぐ入力電圧に対して応答することが可能である
ように時間を加速させるために第二遅延段から第一遅延
段への接続を有する本発明の別の実施例を示した概略回
路図。
【図９】 第一遅延段が相継ぐ入力電圧に対して応答す
ることが可能であるように時間を加速させるために図８
に示した実施例によって発生される電圧波形を示した説
明図。
ることが可能であるように時間を加速させるために図８
に示した実施例によって発生される電圧波形を示した説
明図。
１０ ゲート １６，１８ 入力ライン ２０，２２，２６，２８，４０，４２ 半導体装置 ２４，４４，４６ 定電流源 ３２，３４ インピーダンス（抵抗） ３６，３８ ダイオード ４８ コンデンサ ５０，５２ 出力ライン
Claims (33)
- 【請求項１】 調節可能な遅延を与える遅延段におい
て、調節可能なバイアス電圧を与える第一手段、第一及
び第二相補的入力電圧を与える第二手段、定電流を与え
る第三手段、前記第一相補的入力電圧における変化に応
答し且つ前記定電流手段を具備しており且つ前記第一相
補的入力電圧における変化に従って第一結果電圧におけ
る変化を発生させる第一端子を具備している第四手段、
前記第二相補的入力電圧における変化に応答し且つ前記
定電流手段を具備しており且つ前記第二相補的入力電圧
における変化に従って第二結果電圧において変化を発生
させる第二端子を有する第五手段、前記調節可能なバイ
アス電圧及び前記第一端子における前記第一電圧におけ
る変化に応答し前記バイアス電圧と前記第一電圧との間
の特定の関係が発生することに従って前記第一結果電圧
の大きさを制御する第六手段、前記調節可能なバイアス
電圧及び前記第二端子における前記第二電圧における変
化に応答し前記バイアス電圧と前記第二電圧との間の特
定の関係が発生することに従って前記第二電圧の大きさ
を制御する第七手段、を有することを特徴とする遅延
段。 - 【請求項２】 請求項１において、第二定電流を与える
第八手段、第三定電流を与える第九手段、前記第一結果
電圧に応答し且つ前記第八手段を具備しており前記第一
結果電圧の特性に従って第一出力電圧を発生する第十手
段、前記第二結果電圧に応答し且つ前記第十手段を具備
しており前記第二結果電圧の特性に従って第二出力電圧
を発生する第十一手段、前記第一出力電圧手段及び前記
第二出力電圧手段へ動作結合されており前記第一及び第
二出力電圧の一方における変化を前記第一及び第二出力
電圧の他方における変化に従って遅延させるためにこれ
らの手段を結合させる第十二手段、を有することを特徴
とする遅延段。 - 【請求項３】 請求項２において、付勢電圧を与える手
段が設けられており、前記第一出力電圧手段が第一端子
と第二端子と第三端子とを具備する第一半導体を有して
おり、前記第一端子が前記第一結果電圧を受取るべく接
続されており、前記第二端子が前記第三手段へ接続され
ており、且つ前記第三端子が前記付勢電圧を受取るべく
接続されており、前記第二出力電圧手段が第一端子と第
二端子と第三端子とを具備する第二半導体を有してお
り、前記第一端子が前記第二結果電圧を受取るべく接続
されており、前記第二端子が前記第九手段へ接続されて
おり且つ前記第三端子が前記付勢電圧を受取るべく接続
されており、且つ前記第十電圧手段へ動作結合された手
段が設けられており、且つ前記第十手段がコンデンサを
有することを特徴とする遅延段。 - 【請求項４】 請求項１において、前記第四手段が、定
電圧発生手段と、第一抵抗と、前記第一相補的入力電圧
に応答して前記第一相補的入力電圧の特性に従ってそれ
を介して電流を発生する第一半導体とを有しており、前
記第五手段が、前記定電圧発生手段と、第二抵抗と、前
記第二相補的入力電圧に応答し前記第二相補的入力電圧
の特性に従ってそれを介して電流を発生させる第二半導
体とを有することを特徴とする遅延段。 - 【請求項５】 第一及び第二相補的入力電圧を与える第
一手段が設けられており、調節可能なバイアス電圧を与
える第二手段が設けられており、定電流を与える第三手
段が設けられており、前記定電流を有しており且つ前記
調節可能なバイアス電圧に応答すると共に前記第一及び
第二相補的入力電圧における変化に応答し前記第一及び
第二相補的入力電圧における変化の後の特定の時間にお
いて互いに特定の関係を有する第一及び第二結果電圧を
発生する第四手段が設けられており、前記特定の時間が
前記調節可能なバイアス電圧の大きさに依存することを
特徴とする遅延段。 - 【請求項６】 請求項５において、前記第四手段が、前
記第一及び第二相補的入力電圧における変化に応答し漸
進的な時刻において漸進的に変化する大きさを有する第
一及び第二結果電圧を発生する第五手段を有すると共
に、前記調節可能なバイアス電圧と前記第一及び第二結
果電圧のうちの特定の一つとの間の特定の差異に応答し
て前記第一及び第二結果電圧の漸進的に変化する大きさ
を制限する第六手段を有することを特徴とする遅延段。 - 【請求項７】 請求項６において、前記第五手段が、一
対の差動回路を有しており、各差動回路が、漸進的な時
刻において前記第一及び第二結果電圧において漸進的に
変化する大きさを発生させるために前記第一及び第二相
補的入力電圧における変化に従って前記一対の差動回路
間において前記第三手段を介しての定電流の漸進的なス
イッチングを与える前記第三手段を有することを特徴と
する遅延段。 - 【請求項８】 請求項５において、前記第一及び第二結
果電圧に応答し且つ第二及び第三定電流手段を具備して
おり、第一及び第二入力電圧と第一及び第二結果電圧と
の間の遅延と相対的に第一及び第二入力電圧と第一及び
第二出力電圧との間に増加した遅延を有する第一及び第
二出力電圧を発生する第五手段が設けられていることを
特徴とする遅延段。 - 【請求項９】 請求項８において、前記第五手段が、前
記第二及び第三定電流手段の個々のものと第一及び第二
回路においてそれぞれ接続されている第六及び第七手段
を有しており、前記第六及び第七手段の各々が前記第一
及び第二結果電圧の個々のものに応答して前記第一及び
第二結果電圧の個々の一つにおける変化に従って前記第
六及び第七手段の個々の一つを介しての電流の流れにお
いて変化を発生させ、前記第五手段は、更に、前記第六
及び第七手段の一方を介しての電流の流れにおける漸進
的な増加に従って前記第六及び第七手段の他方を介して
の電流を維持するために前記第一及び第二回路を結合さ
せる第八手段を有することを特徴とする遅延段。 - 【請求項１０】 第一及び第二相補的入力電圧を与える
第一手段、調節可能なバイアス電圧を与える第二手段、
前記第一及び第二相補的入力電圧における変化に応答し
時間における漸進的な増加と共に大きさが漸進的に変化
する第一及び第二結果電圧を与える第三手段、前記調節
可能なバイアス電圧に応答すると共に前記第一及び第二
結果電圧の大きさにおける漸進的な変化に応答し前記バ
イアス電圧と前記第一及び第二制御電圧のうちの特定の
一つとの間の特定の差異に従って前記第一及び第二結果
電圧の大きさを制限し且つ前記第一及び第二結果電圧の
大きさに従って前記第一及び第二相補的入力電圧と相対
的な遅延を与える第四手段、を有することを特徴とする
遅延段。 - 【請求項１１】 請求項１０において、前記第三手段が
定電流手段を具備すると共に第一及び第二回路経路を画
定しており、各回路経路は定電流手段を有しており且つ
前記第一及び第二相補的電圧における変化に従って前記
第一及び第二回路経路の間の定電流を分割して前記定電
流におけるこの様な分割に従って前記第一及び第二結果
電圧を発生させることを特徴とする遅延段。 - 【請求項１２】 請求項１１において、前記第四手段
が、前記調節可能なバイアス電圧及び前記第一及び第二
結果電圧に応答し前記調節可能なバイアス電圧と前記第
一及び第二制御電圧のうちの個々のものとの間の少なく
とも特定の電圧差が発生することに従って導通状態とな
り且つ導通状態となることにより前記第一及び第二結果
電圧におけるさらなる漸進的な変化を制限する第三及び
第四半導体を有することを特徴とする遅延段。 - 【請求項１３】 請求項１０において、前記第一及び第
二結果電圧に応答すると共に第二及び第三定電流手段を
具備しており、前記第一及び第二相補的入力電圧と前記
第一及び第二結果電圧との間の遅延よりも大きな前記第
一及び第二相補的入力電圧と相対的な遅延を有する第一
及び第二相補的出力電圧を発生する第五手段が設けられ
ていることを特徴とする遅延段。 - 【請求項１４】 請求項１２において、前記第一及び第
二結果電圧に応答すると共にそれぞれ第二及び第三定電
流手段を具備する第一及び第二回路経路を有し、且つ前
記第一及び第二相補的入力電圧と前記第一及び第二結果
電圧との間の遅延よりも大きな前記第一及び第二相補的
入力電圧と相対的な遅延を有する第一及び第二相補的出
力電圧を与えるために前記第一及び第二結果電圧におけ
る変化に従って前記第一及び第二回路経路及び結合手段
を介して電流の流れを与えるために前記第一及び第二電
流経路を結合する手段を有する第六手段が設けられてい
ることを特徴とする遅延段。 - 【請求項１５】 第一及び第二相補的入力電圧を与える
手段、第一及び第二定電流手段、各々が前記第一及び第
二相補的入力電圧の個々の一つに応答し且つ各々が前記
第一及び第二定電流手段の個々の一つへ結合されており
各々が前記定電流手段の個々の一つを具備する第一及び
第二電流経路を画定する第一及び第二スイッチング手
段、前記第一及び第二相補的入力電圧における変化に従
って前記第一及び第二定電流手段を介して前記スイッチ
ング手段の個々の一つからの電流の流れを与えるために
前記第一及び第二電流経路の各々における前記スイッチ
ング手段を他方の経路内の前記定電流手段へ結合させる
手段、前記第一及び第二スイッチング手段へ接続されて
おり前記第一及び第二入力電圧と相対的に時間において
遅延された第一及び第二相補的出力電圧を供給する手
段、を有することを特徴とする遅延段。 - 【請求項１６】 請求項１５において、基準電圧を供給
する手段が設けられており、前記第一及び第二スイッチ
ング手段は、それぞれ、各々が第一端子と第二端子と第
三端子とを具備する第一及び第二半導体を有しており、
各半導体における前記第一端子は前記第一及び第二相補
的入力電圧の個々の一つを受取るべく接続されており、
各半導体における前記第二端子は前記第二及び第三定電
流手段の個々の一つへ接続されており、各半導体におけ
る前記第三端子は前記基準端子手段へ接続されており、
前記第一及び第二相補的出力電圧手段は、前記第一及び
第二半導体の個々の一つの前記第二端子へそれぞれ接続
されている第一及び第二出力ラインを有することを特徴
とする遅延段。 - 【請求項１７】 請求項１５において、前記結合手段が
コンデンサを有することを特徴とする遅延段。 - 【請求項１８】 調節可能な遅延を与える遅延段におい
て、調節可能なバイアス電圧を与える第一手段、第一及
び第二相補的入力電圧を与える第二手段、前記第一及び
第二相補的入力電圧及び前記調節可能なバイアス電圧に
応答し前記調節可能なバイアス電圧の大きさに依存する
時間だけ前記第一及び第二相補的入力電圧から遅延され
た第一及び第二相補的結果電圧を与える第三手段、前記
第一及び第二相補的結果電圧に応答し第一及び第二相補
的出力電圧を得るために付加的な時間期間だけ前記結果
電圧を遅延させる第四手段、を有することを特徴とする
遅延段。 - 【請求項１９】 請求項１８において、前記第三手段
が、前記第一及び第二相補的入力電圧に応答し前記第一
及び第二相補的入力電圧における変化に従って漸進的に
変化する制御電圧を与える第五手段を有すると共に、前
記漸進的に変化する制御電圧及び前記調節可能なバイア
ス電圧に応答して前記調節可能なバイアス電圧と前記漸
進的に変化する制御電圧の個々の一方との間に特定の電
圧差が存在する場合に前記第一及び第二相補的結果電圧
を発生する第六手段を有することを特徴とする遅延段。 - 【請求項２０】 請求項１８において、前記第四手段
が、各々が前記第一及び第二相補的結果電圧の個々の一
つに応答し前記第一及び第二相補的結果電圧に従って通
過する電流の流れを発生させる第一及び第二電流経路を
画定しており、且つ前記第四手段が前記第一及び第二相
補的結果電圧における変化に従って前記第一及び第二電
流経路の間に結合を与える第五手段を有することを特徴
とする遅延段。 - 【請求項２１】 請求項２０において、前記第三手段が
前記第一及び第二相補的入力電圧に応答し前記第一及び
第二相補的入力電圧における変化に従って漸進的に変化
する制御電圧を供給する第五手段を有すると共に、前記
漸進的に変化する制御電圧及び前記調節可能なバイアス
電圧に応答し前記調節可能なバイアス電圧と前記漸進的
に変化する制御電圧の個々の一つとの間に特定の電圧差
が存在する場合に前記第一及び第二相補的結果電圧を発
生する第六手段を有しており、前記第一及び第二電流経
路の各々が一対の定電流手段の個々の一つを有してお
り、且つ前記第五手段が前記定電流手段間に接続された
コンデンサを構成していることを特徴とする遅延段。 - 【請求項２２】 調節可能な遅延を与える遅延段におい
て、調節可能なバイアス電圧を与える第一手段、第一及
び第二相補的入力電圧を与える第二手段、前記第一及び
第二相補的入力電圧に応答し且つ第一及び第二インピー
ダンスを具備しており前記インピーダンスにおいて前記
第一及び第二相補的入力電圧における変化に従って漸進
的に変化する大きさを有する電圧を発生する第三手段、
前記調節可能なバイアス電圧及び前記インピーダンスに
おいて漸進的に変化する大きさを有する前記電圧に応答
し、前記第一及び第二相補的入力電圧と前記インピーダ
ンスにおいて前記電圧における漸進的な変化においての
限界に対する時間との間の遅延を得るために前記調節可
能なバイアス電圧と前記インピーダンスの個々の一つに
おける電圧との間において特定の電圧差が発生する場合
にこの様な電圧におけるその後の変化を中止するための
第四手段、前記インピーダンスにおける電圧に応答し前
記インピーダンスにおける電圧においての漸進的な変化
においての限界の後所定の時間において第一及び第二相
補的出力電圧を発生する第五手段、を有することを特徴
とする遅延段。 - 【請求項２３】 請求項２２において、前記第三手段
が、定電流手段を有すると共に、第一及び第二電流経路
を有しており、前記各電流経路は前記第一及び第二イン
ピーダンスへ接続されており、且つ前記各電流経路は第
一及び第二スイッチング手段の個々の一つを有すると共
に、前記第一及び第二相補的入力電圧の個々の一つに応
答して前記インピーダンスにおいて前記第一及び第二相
補的入力電圧における変化に従って漸進的に大きさが変
化する電圧を発生させることを特徴とする遅延段。 - 【請求項２４】 請求項２２において、前記第四手段
が、第一及び第二スイッチング手段を有しており、前記
各スイッチング手段は開成状態と閉成状態とを有すると
共に、前記調節可能なバイアス電圧に応答すると共に前
記第一及び第二インピーダンスの個々の一つにおける漸
進的に変化する電圧に応答して、前記第一及び第二イン
ピーダンスの個々の一つにおける変化する電圧と前記調
節可能なバイアス電圧との間の特定の電圧差が発生する
と前記閉成状態において動作可能となり導通状態となる
ことにより前記第一及び第二インピーダンスにおける電
圧においてのその後の変化を制限することを特徴とする
遅延段。 - 【請求項２５】 請求項２２において、前記第五手段が
第一及び第二電流経路を画定すると共に前記経路間の結
合を画定しており、更に第一及び第二スイッチング手段
を画定しており、前記各スイッチング手段は前記第一及
び第二電流経路の個々の一つの中に配設されており且つ
前記第一及び第二インピーダンスの個々の一つにおける
電圧における漸進的変化に応答してこの様な個々の電流
経路を介して及び前記結合を介して他方の電流経路への
電流の流れを発生して前記インピーダンスにおける電圧
においての漸進的変化における限界の後特定の時間にお
いて前記第一及び第二出力電圧を発生することを特徴と
する遅延段。 - 【請求項２６】 請求項２５において、前記第一及び第
二電流経路の各々が、第一及び第二定電流手段の個々の
一つを有することを特徴とする遅延段。 - 【請求項２７】 請求項２６において、前記第三手段が
第三定電流手段を有すると共に、第一及び第二電流経路
を有しており、前記各電流経路は第三定電流手段及び前
記第一及び第二インピーダンスの個々の一つへ接続され
ており且つ第三及び第四スイッチング手段の個々の一つ
を具備すると共に前記第一及び第二入力電圧の個々の一
つに応答して前記インピーダンスにおいて前記第一及び
第二相補的入力電圧における変化に従って漸進的に変化
する大きさの電圧を発生し、前記第四手段は第五及び第
六スイッチング手段を有しており、前記各スイッチング
手段は開成状態及び閉成状態を有すると共に前記調節可
能なバイアス電圧に応答すると共に前記第一及び第二イ
ンピーダンスの個々の一つにおいて漸進的に変化する電
圧に応答し前記調節可能なバイアス電圧と前記第一及び
第二インピーダンスの個々の一つにおける漸進的に変化
する電圧との間において特定の電圧差が発生すると閉成
状態において動作可能となり、導通状態となることによ
り前記第一及び第二インピーダンスにおける漸進的に変
化する電圧におけるその後の変化を制限することを特徴
とする遅延段。 - 【請求項２８】 請求項２において、第一遅延段におけ
る第一乃至第十二手段にそれぞれ対応して第一乃至第十
二手段を具備する第二遅延段が設けられており、前記第
一段における前記第十及び第十一手段が前記第一段にお
ける前記第一及び第二結果電圧に応答することが可能な
時間を加速するために前記第二遅延段における前記第四
及び第五手段をそれぞれ前記第一遅延段における前記第
十及び第十一手段へ結合させる手段が設けられているこ
とを特徴とする遅延段。 - 【請求項２９】 請求項８において、第一遅延段におけ
る第一乃至第五手段にそれぞれ対応して第一乃至第五手
段を具備する第二遅延段が設けられており、前記第一遅
延段における前記第五手段が前記第一遅延段における前
記第四手段によって発生される前記結果電圧に応答する
ことが可能である時間を加速するために前記第二遅延段
における前記第四手段を前記第一遅延段における前記第
五手段へ結合させる手段が設けられていることを特徴と
する遅延段。 - 【請求項３０】 請求項９において、第一遅延段におけ
る第一乃至第五手段にそれぞれ対応して第一乃至第五手
段を具備する第二遅延段が設けられており、前記第二段
における前記第一及び第二結果電圧にそれぞれ応答し前
記第一遅延段における前記第六及び第七手段の相継ぐ応
答の間の時間を前記第一遅延段における前記第一及び第
二結果電圧へ減少させる手段が設けられていることを特
徴とする遅延段。 - 【請求項３１】 請求項１３において、第一遅延段にお
ける第一乃至第五手段に対応して第一乃至第五手段を具
備する第二遅延段が設けられており、前記第二遅延段に
おける第一及び第二結果電圧に応答して付加的な遅延の
発生に影響を与えることなしに前記第一遅延段における
前記第一及び第二結果電圧に応答して前記第一遅延段に
おける前記第五手段により前記第一及び第二相補的出力
電圧の相継ぐ発生の間の時間を減少させる第六手段が設
けられていることを特徴とする遅延段。 - 【請求項３２】 請求項１８において、第一遅延段にお
ける第一乃至第四手段にそれぞれ対応して第一乃至第四
手段を具備する第二遅延段が設けられており、前記第二
遅延段における前記第一及び第二相補的結果電圧にそれ
ぞれ応答し付加的な遅延の発生に影響を与えることなし
に、前記第一遅延段における前記第一及び第二相補的結
果電圧に応答して前記第一遅延段における前記第四手段
により付加的な遅延の相継ぐ発生の間の時間を減少させ
るために前記第一遅延段における前記第一及び第二相補
的出力電圧に関して動作する第五手段が設けられている
ことを特徴とする遅延段。 - 【請求項３３】 請求項２１において、第一遅延段にお
ける第一乃至第五手段にそれぞれ対応して第一乃至第五
手段を具備する第二遅延段が設けられており、前記第二
遅延段における前記第一及び第二相補的結果電圧に応答
して付加的な遅延の発生に影響を与えることなしに前記
第一遅延段における前記第一及び第二結果電圧に応答し
て前記第一遅延段において前記第一及び第二相補的出力
電圧の発生の間の時間を減少させる手段が設けられてい
ることを特徴とする遅延段。
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