JP3311017B2 - 利得プログラム可能増幅装置 - Google Patents
利得プログラム可能増幅装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
- H03G3/001—Digital control of analog signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
Description
【０００１】
【産業上の利用分野】本発明は、特に空間通信分野で増
幅を適用するためのアナログＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ）型集積回路の形態に製造できるプログ
ラム可能な増幅器に関する。
幅を適用するためのアナログＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ）型集積回路の形態に製造できるプログ
ラム可能な増幅器に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】本発明
の装置は、ステップ（ｐａｓ）２ｐ で２ｎ〜２ｎ−１ の
間の利得の増幅を実現することを目的とする。但し、ｐ
＜ｎであり、ｎは利得制御ビット数である。
の装置は、ステップ（ｐａｓ）２ｐ で２ｎ〜２ｎ−１ の
間の利得の増幅を実現することを目的とする。但し、ｐ
＜ｎであり、ｎは利得制御ビット数である。
【０００３】ＡＳＩＣ形態に製造する場合に前述の増幅
を得るための一般的方法は、Ａ．Ａ．Ｓｈａｋｈｉｎ及
びＡ−Ｙａ．Ｓｔｕｌ著“Ｐｒｏｇｒａｍｍａｂｌｅ
ａｔｔｅｎｕａｔｏｒ”（１９７９、Ｐｌｅｎｕｍ ｐ
ｕｂｌｉｓｈｉｎｇ ｃｏｒｐｏｒａｔｉｏｎ）に記載
のようなプログラム可能な減衰器に接続した増幅器を使
用することからなる。しかしながらこの方法は、抵抗の
精度、通過帯域及び切替え素子に関連した集積回路特有
の様々な問題を伴う。
を得るための一般的方法は、Ａ．Ａ．Ｓｈａｋｈｉｎ及
びＡ−Ｙａ．Ｓｔｕｌ著“Ｐｒｏｇｒａｍｍａｂｌｅ
ａｔｔｅｎｕａｔｏｒ”（１９７９、Ｐｌｅｎｕｍ ｐ
ｕｂｌｉｓｈｉｎｇ ｃｏｒｐｏｒａｔｉｏｎ）に記載
のようなプログラム可能な減衰器に接続した増幅器を使
用することからなる。しかしながらこの方法は、抵抗の
精度、通過帯域及び切替え素子に関連した集積回路特有
の様々な問題を伴う。
【０００４】実際、ＡＳＩＣ型集積回路の分野では抵抗
の値を正確に制御することができない。即ち、個別素子
の抵抗精度が抵抗の絶対値の１％であり得るのに対し、
この分野で得られる精度は約±２５％である。また、数
十ピコファラド（ｐＦ）を超える容量（キャパシタン
ス）を使用することもできない。
の値を正確に制御することができない。即ち、個別素子
の抵抗精度が抵抗の絶対値の１％であり得るのに対し、
この分野で得られる精度は約±２５％である。また、数
十ピコファラド（ｐＦ）を超える容量（キャパシタン
ス）を使用することもできない。
【０００５】別の方法として、複数の増幅器を縦続接続
することからなる方法もある。第１の増幅器は最良の信
号／ノイズ比を得るために利得が大きい。しかしなが
ら、それでは通過帯域が著しく狭くなる。
することからなる方法もある。第１の増幅器は最良の信
号／ノイズ比を得るために利得が大きい。しかしなが
ら、それでは通過帯域が著しく狭くなる。
【０００６】本発明の目的は、通過帯域と雑音指数と減
衰点とトランジスタ間のマッチング（整合）とに関して
極めて優れた特性を有するプログラム可能な増幅器を実
現することにある。
衰点とトランジスタ間のマッチング（整合）とに関して
極めて優れた特性を有するプログラム可能な増幅器を実
現することにある。
【０００７】
【課題を解決するための手段】そこで本発明は、デシベ
ル表現で２ ｎ−１ と２ ｎ の間の最大利得を有し、利得が
ステップ２ ｐ ［但し、ｐ＜ｎであり、ｎは利得制御ビッ
ト数である］で可変である、利得プログラム可能増幅装
置であって、制御ビットにより相互間で選択される２つ
の利得値を有する複数の段と、別個の制御ビットに対応
する少なくとも２つの同じ段とを含むことを特徴とする
増幅装置を提供する。各段は２ｎ−１より小さい最大利
得を有する。
ル表現で２ ｎ−１ と２ ｎ の間の最大利得を有し、利得が
ステップ２ ｐ ［但し、ｐ＜ｎであり、ｎは利得制御ビッ
ト数である］で可変である、利得プログラム可能増幅装
置であって、制御ビットにより相互間で選択される２つ
の利得値を有する複数の段と、別個の制御ビットに対応
する少なくとも２つの同じ段とを含むことを特徴とする
増幅装置を提供する。各段は２ｎ−１より小さい最大利
得を有する。
【０００８】本発明の装置は、有利な実施例では、固定
利得を有する入力段と、切替え可能な２つの利得値を有
する増幅段と、出力整合段と、種々の段の利得変化を補
償する電流変化の法則の使用を可能にする２つの電流調
整回路とを含む。これらの回路のうち第１の回路は抑止
されることがなく、第２の回路は始動／停止コマンドに
よって制御される。
利得を有する入力段と、切替え可能な２つの利得値を有
する増幅段と、出力整合段と、種々の段の利得変化を補
償する電流変化の法則の使用を可能にする２つの電流調
整回路とを含む。これらの回路のうち第１の回路は抑止
されることがなく、第２の回路は始動／停止コマンドに
よって制御される。
【０００９】有利には、２つの同じ増幅段を、種々の増
幅段からなるチェーンの中央に配置する。入力段は、供
給電圧とアースとの間に並列に配置された２つの分岐を
有する。各分岐は、抵抗と、トランジスタと、第１の電
流調整回路から送出された信号を受け取る２つの並列ト
ランジスタと、相互間に入力点が存在する２つの抵抗と
を直列に含んでいる。
幅段からなるチェーンの中央に配置する。入力段は、供
給電圧とアースとの間に並列に配置された２つの分岐を
有する。各分岐は、抵抗と、トランジスタと、第１の電
流調整回路から送出された信号を受け取る２つの並列ト
ランジスタと、相互間に入力点が存在する２つの抵抗と
を直列に含んでいる。
【００１０】利得の切替えが可能な各増幅段は２つの並
列に配置された分岐を有し、各分岐がそれぞれ、抵抗
と、第１のトランジスタと、エミッタを２つ有する第２
のトランジスタとを含んでいる。これら２つの分岐は２
つの抵抗を介して切替え回路の２つの入力に接続されて
いる。この切替え回路は、直流発生器として機能する第
２の電流調整回路から信号を受け取る第３のトランジス
タを介して接地されている。各増幅段は更に、エミッタ
を２つ有する第２の各トランジスタのベースにそれぞれ
接続された、段を相互に縦続接続するためのレベル変換
を行うための入力インタフェース回路と、第１の電流調
整回路から信号を受け取る、段の利得の選択を行うため
の電圧比較回路とを有する。
列に配置された分岐を有し、各分岐がそれぞれ、抵抗
と、第１のトランジスタと、エミッタを２つ有する第２
のトランジスタとを含んでいる。これら２つの分岐は２
つの抵抗を介して切替え回路の２つの入力に接続されて
いる。この切替え回路は、直流発生器として機能する第
２の電流調整回路から信号を受け取る第３のトランジス
タを介して接地されている。各増幅段は更に、エミッタ
を２つ有する第２の各トランジスタのベースにそれぞれ
接続された、段を相互に縦続接続するためのレベル変換
を行うための入力インタフェース回路と、第１の電流調
整回路から信号を受け取る、段の利得の選択を行うため
の電圧比較回路とを有する。
【００１１】このような装置は前述の利得、通過帯域及
び雑音指数に関する条件を満たすことができる。特に雑
音指数は低い利得で著しく改善される。１ｄＢのステッ
プで利得の変化を実施させることができる増幅器が得ら
れ、極めて良好な利得帯域幅積（６０ＧＨｚ）が得られ
る。絶縁も良好である（６０ｄＢ）。
び雑音指数に関する条件を満たすことができる。特に雑
音指数は低い利得で著しく改善される。１ｄＢのステッ
プで利得の変化を実施させることができる増幅器が得ら
れ、極めて良好な利得帯域幅積（６０ＧＨｚ）が得られ
る。絶縁も良好である（６０ｄＢ）。
【００１２】有利なことに、利得を変化させる作用をも
たらすであろうＤＣフィードバックを使用する必要がな
い。
たらすであろうＤＣフィードバックを使用する必要がな
い。
【００１３】このようなＡＳＩＣ形態の装置を使用する
と温度が極めて良く補償される。なぜなら、総ての回路
が対称形に形成されているからである。
と温度が極めて良く補償される。なぜなら、総ての回路
が対称形に形成されているからである。
【００１４】また、総ての段が抵抗を除いて同じ素子を
用いて形成されているため、これらの段が縦続接続にな
っているにもかかわらず、利得が、ある程度のオフセッ
トを有していても、十分に変化する。
用いて形成されているため、これらの段が縦続接続にな
っているにもかかわらず、利得が、ある程度のオフセッ
トを有していても、十分に変化する。
【００１５】有利には、より正確な値の抵抗を得るため
に並列−直列構造の抵抗アセンブリを使用し得る。
に並列−直列構造の抵抗アセンブリを使用し得る。
【００１６】
【実施例】本発明の特徴及び利点は、添付図面に基づく
以下の非限定的実施例の説明で明らかにされよう。
以下の非限定的実施例の説明で明らかにされよう。
【００１７】図１示した本発明の装置は複数の増幅段、
この場合は６つの増幅段Ａ０、Ａ１、Ａ２、Ａ３、Ａ
４、Ａ５、Ａ６を含んでおり、各段が対称モードでの作
動を可能にする２つの入力及び２つの出力を備えてい
る。
この場合は６つの増幅段Ａ０、Ａ１、Ａ２、Ａ３、Ａ
４、Ａ５、Ａ６を含んでおり、各段が対称モードでの作
動を可能にする２つの入力及び２つの出力を備えてい
る。
【００１８】これらの段Ａ０〜Ａ６の各々は電圧Ｖｃと
アースとの間で給電される。
アースとの間で給電される。
【００１９】段Ａ１〜Ａ６は外部制御Ｃｉ、この場合は
ビットＣ３、Ｃ２、Ｃ４２、Ｃ４１、Ｃ１及びＣ０によ
って切替えることができる２つの利得値を有する。これ
に対し、初段Ａ０は固定利得を有する。２つの段、例え
ばＡ３及びＡ４は利得状態が同じである。
ビットＣ３、Ｃ２、Ｃ４２、Ｃ４１、Ｃ１及びＣ０によ
って切替えることができる２つの利得値を有する。これ
に対し、初段Ａ０は固定利得を有する。２つの段、例え
ばＡ３及びＡ４は利得状態が同じである。
【００２０】段Ａ６の出力の１つは、例えば値５０オー
ムの抵抗Ｒ７に接続された出力整合段Ａ７に接続されて
いる。
ムの抵抗Ｒ７に接続された出力整合段Ａ７に接続されて
いる。
【００２１】トランジスタＴ０〜Ｔ６は各々が抵抗Ｒ０
〜Ｒ６を介して接地されており、段Ａ０〜Ａ６に適当な
電圧を供給することによって各段の利得変化の温度補償
を行う。例えば「バンドギャップ」型の２つの電流調整
回路１０及び１１は、これら種々の段の利得の前述のよ
うな温度変化補償を実現せしめる電流変化の法則の使用
を可能にする。これら２つの回路のうち第１の回路は
「主回路（ｍａｉｔｒｅ）」と称され、第２の回路は
「従回路（ｅｓｃｌａｖｅ）」と称される。主回路１０
は、入力段Ａ０の基準電圧Ｖ１、並びに図３に示すよう
に段Ａ１〜Ａ６に存在する比較回路１２のしきい値電圧
として使用される信号Ｖ２を発生する。この回路１０は
抑止されることはない。
〜Ｒ６を介して接地されており、段Ａ０〜Ａ６に適当な
電圧を供給することによって各段の利得変化の温度補償
を行う。例えば「バンドギャップ」型の２つの電流調整
回路１０及び１１は、これら種々の段の利得の前述のよ
うな温度変化補償を実現せしめる電流変化の法則の使用
を可能にする。これら２つの回路のうち第１の回路は
「主回路（ｍａｉｔｒｅ）」と称され、第２の回路は
「従回路（ｅｓｃｌａｖｅ）」と称される。主回路１０
は、入力段Ａ０の基準電圧Ｖ１、並びに図３に示すよう
に段Ａ１〜Ａ６に存在する比較回路１２のしきい値電圧
として使用される信号Ｖ２を発生する。この回路１０は
抑止されることはない。
【００２２】従回路１１は、段Ａ１〜Ａ６の基準電圧と
して使用されると共に図３に示したトランジスタＴ１４
であるこれらの段の電流発生器を制御する信号Ｖ３を発
生する。この回路はコマンドＭ／Ａ（始動／停止）によ
って抑止され得る。その場合は段Ａ１〜Ａ６の給電が停
止され、従ってこれらの段は機能しなくなる。その結
果、入力Ｅ１、Ｅ２が出力Ｓから絶縁される。しかしな
がら、段Ａ０及びＡ７には給電が続けられ、入力及び出
力のインピーダンスは５０オームに維持される。
して使用されると共に図３に示したトランジスタＴ１４
であるこれらの段の電流発生器を制御する信号Ｖ３を発
生する。この回路はコマンドＭ／Ａ（始動／停止）によ
って抑止され得る。その場合は段Ａ１〜Ａ６の給電が停
止され、従ってこれらの段は機能しなくなる。その結
果、入力Ｅ１、Ｅ２が出力Ｓから絶縁される。しかしな
がら、段Ａ０及びＡ７には給電が続けられ、入力及び出
力のインピーダンスは５０オームに維持される。
【００２３】有利な実施例では、この装置をＡＳＩＣの
形態に製造する。その場合は種々の段の利得を下記のよ
うにし得る。Ａ０：１８ｄＢ、Ａ１：８ｄＢ又は０ｄ
Ｂ、Ａ２：４ｄＢ又は０ｄＢ、Ａ３及びＡ４：１３ｄＢ
又は−３ｄＢ、Ａ５：２ｄＢ又は０ｄＢ、Ａ６：１ｄＢ
又は０ｄＢ。
形態に製造する。その場合は種々の段の利得を下記のよ
うにし得る。Ａ０：１８ｄＢ、Ａ１：８ｄＢ又は０ｄ
Ｂ、Ａ２：４ｄＢ又は０ｄＢ、Ａ３及びＡ４：１３ｄＢ
又は−３ｄＢ、Ａ５：２ｄＢ又は０ｄＢ、Ａ６：１ｄＢ
又は０ｄＢ。
【００２４】理論的には、これら種々の段Ａ０〜Ａ６が
一連の利得（３２ｄＢ／０ｄＢ）；（１６ｄＢ／０ｄ
Ｂ）；（８ｄＢ／０ｄＢ）；（４ｄＢ／０ｄＢ）；（２
ｄＢ／０ｄＢ）；（１ｄＢ／０ｄＢ）を有するように
し、良好な雑音指数を得るために最大利得を冒頭に配置
すべきであろう。しかしながらこのような構造には幾つ
かの欠点がある。第１の欠点は、初段（３２ｄＢ）の通
過帯域が小さすぎる（１００ＭＨｚ）ことにある。第２
の欠点はこの段の位置０ｄＢでチェーンの入力利得が大
きいという条件が順守されなくなることにある。更に、
発振ＨＦの危険が生じるという問題もある（６０ｄＢの
総利得に到達する可能性）。
一連の利得（３２ｄＢ／０ｄＢ）；（１６ｄＢ／０ｄ
Ｂ）；（８ｄＢ／０ｄＢ）；（４ｄＢ／０ｄＢ）；（２
ｄＢ／０ｄＢ）；（１ｄＢ／０ｄＢ）を有するように
し、良好な雑音指数を得るために最大利得を冒頭に配置
すべきであろう。しかしながらこのような構造には幾つ
かの欠点がある。第１の欠点は、初段（３２ｄＢ）の通
過帯域が小さすぎる（１００ＭＨｚ）ことにある。第２
の欠点はこの段の位置０ｄＢでチェーンの入力利得が大
きいという条件が順守されなくなることにある。更に、
発振ＨＦの危険が生じるという問題もある（６０ｄＢの
総利得に到達する可能性）。
【００２５】これに対し、図１に示すような本発明の装
置では、チェーン全体の雑音指数を改善するために段Ａ
０が固定利得を有する。この段は利得及び周波数が最適
化されている。この段の利得値は、段Ａ３及びＡ４によ
ってもたらされる減衰（−６ｄＢ）、段Ａ６の入力の対
称モードから出力段Ａ７の入力の非対称モードへの変化
に起因して段Ａ６によりもたされる減衰、並びに段Ａ７
と例えば５０オームの出力負荷との間のインピーダンス
整合によってもたされる減衰を同時に補償する。
置では、チェーン全体の雑音指数を改善するために段Ａ
０が固定利得を有する。この段は利得及び周波数が最適
化されている。この段の利得値は、段Ａ３及びＡ４によ
ってもたらされる減衰（−６ｄＢ）、段Ａ６の入力の対
称モードから出力段Ａ７の入力の非対称モードへの変化
に起因して段Ａ６によりもたされる減衰、並びに段Ａ７
と例えば５０オームの出力負荷との間のインピーダンス
整合によってもたされる減衰を同時に補償する。
【００２６】同じ構造を有する段Ａ３及びＡ４は、この
実施例では、異なる利得のノイズの問題とのバランスを
考慮して、チェーンの中央に配置されている。
実施例では、異なる利得のノイズの問題とのバランスを
考慮して、チェーンの中央に配置されている。
【００２７】利得値を前述のようにすると、この種の装
置では、添付の表Ｉに示すように６つの制御ビットで非
対称的出力の最大利得値が４７ｄＢとなる。そこで「５
ビット半」の制御が考えられることになる。なぜなら、
所与の性能を得るために、本発明の装置は、その最大利
得が、５つの外部制御ビットで得られる最大利得よりは
大きいが６ビットで得られる最大利得よりは小さいよう
に構成されているからである。
置では、添付の表Ｉに示すように６つの制御ビットで非
対称的出力の最大利得値が４７ｄＢとなる。そこで「５
ビット半」の制御が考えられることになる。なぜなら、
所与の性能を得るために、本発明の装置は、その最大利
得が、５つの外部制御ビットで得られる最大利得よりは
大きいが６ビットで得られる最大利得よりは小さいよう
に構成されているからである。
【００２８】従って本発明の装置は、利得制御ビット数
をｎとして、２ｎ〜２ｎ−１の利得を有する。入力段も
含めて各段は２ｎ−１より小さい最大利得を有する。こ
の実施例では、特別な役割を有する段Ａ０を除いて、段
Ａ１〜Ａ６の利得の最大値が１３ ｄＢであるため、１
３ｄＢの段の場合は４４０ＭＨｚの通過帯域が得られ
る。
をｎとして、２ｎ〜２ｎ−１の利得を有する。入力段も
含めて各段は２ｎ−１より小さい最大利得を有する。こ
の実施例では、特別な役割を有する段Ａ０を除いて、段
Ａ１〜Ａ６の利得の最大値が１３ ｄＢであるため、１
３ｄＢの段の場合は４４０ＭＨｚの通過帯域が得られ
る。
【００２９】入力段Ａ０の一実施例を図２に示した。こ
の段は、供給電圧Ｖｃとアースとの間に並列に配置され
た２つの分岐を有する。各分岐はそれぞれ、抵抗Ｒ８
（Ｒ９）と、直流バイアス電圧（ｔｅｎｓｉｏｎ ｄｅ
ｐｏｌａｒｉｓａｔｉｏｎｃｏｎｔｉｎｕｅ）ＶＰを
ベースに受け取るトランジスタＴ８（Ｔ９）と、２つの
並列トランジスタＴ１０、Ｔ１０’（Ｔ１１、Ｔ１
１’）と、２つの抵抗Ｒ１０及びＲ１１（Ｒ１２及びＲ
１３）とを直列に含んでいる。
の段は、供給電圧Ｖｃとアースとの間に並列に配置され
た２つの分岐を有する。各分岐はそれぞれ、抵抗Ｒ８
（Ｒ９）と、直流バイアス電圧（ｔｅｎｓｉｏｎ ｄｅ
ｐｏｌａｒｉｓａｔｉｏｎｃｏｎｔｉｎｕｅ）ＶＰを
ベースに受け取るトランジスタＴ８（Ｔ９）と、２つの
並列トランジスタＴ１０、Ｔ１０’（Ｔ１１、Ｔ１
１’）と、２つの抵抗Ｒ１０及びＲ１１（Ｒ１２及びＲ
１３）とを直列に含んでいる。
【００３０】この構造は、最良の周波数応答（通過帯
域）、最良の雑音指数を得るために、そしてトランジス
タ間の必要なマッチングに起因して段のＤＣオフセット
に及ぼされる影響を最小限に抑えるために、最適化され
ている。
域）、最良の雑音指数を得るために、そしてトランジス
タ間の必要なマッチングに起因して段のＤＣオフセット
に及ぼされる影響を最小限に抑えるために、最適化され
ている。
【００３１】トランジスタＴ１０及びＴ１１は、抵抗ｒ
ｂｂ’が小さく且つエミッタアクセス抵抗ＲＥが小さい
という理由で選択されている。これらの値は更に、トラ
ンジスタが２重になっている（並列トランジスタＴ１０
及びＴ１０’；並列トランジスタＴ１１及びＴ１１’）
という事実によっても減少している。これは、トランジ
スタＴ１０及びＴ１１間のマッチングを改善する効果を
も合わせもつ。
ｂｂ’が小さく且つエミッタアクセス抵抗ＲＥが小さい
という理由で選択されている。これらの値は更に、トラ
ンジスタが２重になっている（並列トランジスタＴ１０
及びＴ１０’；並列トランジスタＴ１１及びＴ１１’）
という事実によっても減少している。これは、トランジ
スタＴ１０及びＴ１１間のマッチングを改善する効果を
も合わせもつ。
【００３２】トランジスタＴ１０（Ｔ１０’）及びＴ１
１（Ｔ１１’）は、トランジスタＴ８及びＴ９用の直流
電流発生器として機能し、段の利得を一定に維持するの
に適した形で温度に対して変化する電流を供給する。そ
のためには、１．２ボルトの「バンドギャップ」電圧を
トランジスタＴ１０及びＴ１１のベースに印加する。
１（Ｔ１１’）は、トランジスタＴ８及びＴ９用の直流
電流発生器として機能し、段の利得を一定に維持するの
に適した形で温度に対して変化する電流を供給する。そ
のためには、１．２ボルトの「バンドギャップ」電圧を
トランジスタＴ１０及びＴ１１のベースに印加する。
【００３３】トランジスタＴ１０（Ｔ１０’）及びＴ１
１（Ｔ１１’）は、電圧制御される共通ベースを有する
ように配置されている。これは、周波数応答にとって最
適の配置である。実際、周波数制限は本質的に、抵抗ｒ
ｂｂ’（ベースアクセス抵抗）とコレクタ−基板容量Ｃ
ｊｓ及びコレクタ−ベース容量Ｃｊｃとに由来する。こ
れらのトランジスタの負荷はトランジスタＴ８及びＴ９
の動的抵抗ｒｅであり、この抵抗は小さい（例えば２４
オーム）。従って、その効果は限定されている。
１（Ｔ１１’）は、電圧制御される共通ベースを有する
ように配置されている。これは、周波数応答にとって最
適の配置である。実際、周波数制限は本質的に、抵抗ｒ
ｂｂ’（ベースアクセス抵抗）とコレクタ−基板容量Ｃ
ｊｓ及びコレクタ−ベース容量Ｃｊｃとに由来する。こ
れらのトランジスタの負荷はトランジスタＴ８及びＴ９
の動的抵抗ｒｅであり、この抵抗は小さい（例えば２４
オーム）。従って、その効果は限定されている。
【００３４】電圧制御される共通ベースを有するように
配置した場合はノイズが大きい。なぜなら、抵抗ｒｂ
ｂ’及びＲＥとコレクタ電流ＩＣとによって発生したノ
イズがソースを通る経路を見いだすからである。しかし
ながら、トランジスタＴ１０（Ｔ１０’）及びＴ１１
（Ｔ１１’）には、やはり共通ベースを有するように配
置されたトランジスタＴ８及びＴ９が接続されている。
これらのトランジスタの負荷抵抗Ｒ８及びＲ９はより大
きい値を有し（例えば５６７オーム）、段の利得を得る
のに必要なものである。容量Ｃｊｓ及びＣｊｃの周波数
効果はより大きく、より高速のトランジスタ、例えば添
付の表ＩＩに示した特性を有するＱＮ１型トランジスタ
の使用を必要とする。これらのトランジスタの制御は電
流制御であり、従ってソースの内部抵抗が大きくなる。
抵抗ｒｂｂ’及びＲＥとコレクタ電流とによって生じる
ノイズはもはや経路を見いだせず、不活状態を維持す
る。ベース電流だけが出力ノイズを発生するに過ぎな
い。
配置した場合はノイズが大きい。なぜなら、抵抗ｒｂ
ｂ’及びＲＥとコレクタ電流ＩＣとによって発生したノ
イズがソースを通る経路を見いだすからである。しかし
ながら、トランジスタＴ１０（Ｔ１０’）及びＴ１１
（Ｔ１１’）には、やはり共通ベースを有するように配
置されたトランジスタＴ８及びＴ９が接続されている。
これらのトランジスタの負荷抵抗Ｒ８及びＲ９はより大
きい値を有し（例えば５６７オーム）、段の利得を得る
のに必要なものである。容量Ｃｊｓ及びＣｊｃの周波数
効果はより大きく、より高速のトランジスタ、例えば添
付の表ＩＩに示した特性を有するＱＮ１型トランジスタ
の使用を必要とする。これらのトランジスタの制御は電
流制御であり、従ってソースの内部抵抗が大きくなる。
抵抗ｒｂｂ’及びＲＥとコレクタ電流とによって生じる
ノイズはもはや経路を見いだせず、不活状態を維持す
る。ベース電流だけが出力ノイズを発生するに過ぎな
い。
【００３５】トランジスタＴ１０（Ｔ１０’）及びＴ１
１（Ｔ１１’）のエミッタアクセス抵抗ＲＥ及び動的抵
抗ｒｅに接続されている抵抗Ｒ１０及びＲ１２は、５０
オームの入力インピーダンスを実現せしめると共に入力
段の直線性を改善する。この段の利得は、第１の近似で
は、負荷抵抗Ｒ８（又はＲ９）と、抵抗Ｒ１０（Ｒ１
２）並びにトランジスタＴ１０及びＴ１１の（ＲＥ＋ｒ
ｅ＋（ｒｂｂ’／ＢＥＴＡ））の和との比である。この
ようにして、約８２０ＭＨｚの通過帯域と７．９ｄＢの
雑音指数とが得られる。これに対し、共通ベースを有す
るように配置されたＱＮ１型トランジスタは通過帯域が
５６０ＭＨｚ、雑音指数が１１ｄＢである。 図２に示
した該回路は、コレクタ／基板寄生容量を減少させるこ
とにより、トランジスタＴ８及びＴ９のノイズを除去す
る。集積回路当たりのノイズが小さく、減衰点が大きく
（従って直線性が良く）且つ通過帯域の広い増幅器が得
られる。
１（Ｔ１１’）のエミッタアクセス抵抗ＲＥ及び動的抵
抗ｒｅに接続されている抵抗Ｒ１０及びＲ１２は、５０
オームの入力インピーダンスを実現せしめると共に入力
段の直線性を改善する。この段の利得は、第１の近似で
は、負荷抵抗Ｒ８（又はＲ９）と、抵抗Ｒ１０（Ｒ１
２）並びにトランジスタＴ１０及びＴ１１の（ＲＥ＋ｒ
ｅ＋（ｒｂｂ’／ＢＥＴＡ））の和との比である。この
ようにして、約８２０ＭＨｚの通過帯域と７．９ｄＢの
雑音指数とが得られる。これに対し、共通ベースを有す
るように配置されたＱＮ１型トランジスタは通過帯域が
５６０ＭＨｚ、雑音指数が１１ｄＢである。 図２に示
した該回路は、コレクタ／基板寄生容量を減少させるこ
とにより、トランジスタＴ８及びＴ９のノイズを除去す
る。集積回路当たりのノイズが小さく、減衰点が大きく
（従って直線性が良く）且つ通過帯域の広い増幅器が得
られる。
【００３６】可変利得を有する段Ａ１〜Ａ６の実施例を
図３に示した。これらの段は２つの並列に配置された分
岐を有し、各分岐がそれぞれ、抵抗Ｒ１４Ａ（Ｒ１４
Ｂ）と、トランジスタＴ１２Ａ（Ｔ１２Ｂ）と、エミッ
タを２つ有するトランジスタＴ１３Ａ（Ｔ１３Ｂ）とを
含んでいる。これら２つの分岐は２つの抵抗Ｒ１５Ａ及
びＲ１６Ａ（Ｒ１５Ｂ及びＲ１６Ｂ）を介して切替え回
路１３の２つの入力に接続されている。この切替え回路
は、直流発生器として機能するトランジスタＴ１４を介
して接地されている。
図３に示した。これらの段は２つの並列に配置された分
岐を有し、各分岐がそれぞれ、抵抗Ｒ１４Ａ（Ｒ１４
Ｂ）と、トランジスタＴ１２Ａ（Ｔ１２Ｂ）と、エミッ
タを２つ有するトランジスタＴ１３Ａ（Ｔ１３Ｂ）とを
含んでいる。これら２つの分岐は２つの抵抗Ｒ１５Ａ及
びＲ１６Ａ（Ｒ１５Ｂ及びＲ１６Ｂ）を介して切替え回
路１３の２つの入力に接続されている。この切替え回路
は、直流発生器として機能するトランジスタＴ１４を介
して接地されている。
【００３７】入力インタフェース回路１４、１５、は段
を互いに縦続接続するためのレベル変換を提供する。回
路１２は段の利得を選択するための電圧比較器である。
トランジスタＴ１４は、段の利得の温度安定化を実現す
る。
を互いに縦続接続するためのレベル変換を提供する。回
路１２は段の利得を選択するための電圧比較器である。
トランジスタＴ１４は、段の利得の温度安定化を実現す
る。
【００３８】トランジスタＴ１３Ａ及びＴ１３Ｂ、抵抗
Ｒ１５Ａ、Ｒ１５Ｂ及びＲ１６Ａ及びＲ１６Ｂは、回路
１３による電流供給の切替えによって選択される２つの
異なる利得値を与える。例えば、素子Ｔ１３Ａ、Ｔ１３
Ｂ、Ｒ１５Ａ、Ｒ１５Ｂでは利得の最小値が得られ、素
子Ｔ１３Ａ、Ｔ１３Ｂ、Ｒ１６Ａ、Ｒ１６Ｂでは利得の
最大値が得られる。
Ｒ１５Ａ、Ｒ１５Ｂ及びＲ１６Ａ及びＲ１６Ｂは、回路
１３による電流供給の切替えによって選択される２つの
異なる利得値を与える。例えば、素子Ｔ１３Ａ、Ｔ１３
Ｂ、Ｒ１５Ａ、Ｒ１５Ｂでは利得の最小値が得られ、素
子Ｔ１３Ａ、Ｔ１３Ｂ、Ｒ１６Ａ、Ｒ１６Ｂでは利得の
最大値が得られる。
【００３９】トランジスタＴ１２Ａ及びＴ１２Ｂはトラ
ンジスタＴ１３Ａ及びＴ１３Ｂの容量効果（Ｃｊｓ及び
Ｃｊｃ）を制限する。これらのトランジスタＴ１２Ａ及
びＴ１２Ｂは段の雑音指数の改善には寄与しない。
ンジスタＴ１３Ａ及びＴ１３Ｂの容量効果（Ｃｊｓ及び
Ｃｊｃ）を制限する。これらのトランジスタＴ１２Ａ及
びＴ１２Ｂは段の雑音指数の改善には寄与しない。
【００４０】段の利得、負荷抵抗Ｒ１４Ａ及びＲ１４Ｂ
間の比、抵抗Ｒ１５Ａ、Ｒ１５Ｂ（又はＲ１６Ａ、Ｒ１
６Ｂ）とトランジスタＴ１３Ａ又はＴ１３Ｂの（ＲＥ＋
ｒｅ＋（ｒｂｂ’）／ＢＥＴＡ））との和、エミッタア
クセス抵抗ＲＥより大きい抵抗Ｒ１５Ａ、Ｒ１５Ｂ及び
Ｒ１６Ａ、Ｒ１６Ｂの値は、ＤＣオフセットの問題をよ
り良く解決する。
間の比、抵抗Ｒ１５Ａ、Ｒ１５Ｂ（又はＲ１６Ａ、Ｒ１
６Ｂ）とトランジスタＴ１３Ａ又はＴ１３Ｂの（ＲＥ＋
ｒｅ＋（ｒｂｂ’）／ＢＥＴＡ））との和、エミッタア
クセス抵抗ＲＥより大きい抵抗Ｒ１５Ａ、Ｒ１５Ｂ及び
Ｒ１６Ａ、Ｒ１６Ｂの値は、ＤＣオフセットの問題をよ
り良く解決する。
【００４１】本発明の装置は、図１、図２及び図３に示
した実施例では、バイポーラ技術を用いてアナログＡＳ
ＩＣの形態にレイアウトされている。抵抗は、各段の利
得がセミカスタムレイアウト技術の限定された選択に応
じて最高の精度を示すように選択されている。全体で１
８１個のトランジスタと、３１６個の抵抗と１つの容量
とが使用される。このレイアウトでは、抵抗と接続線の
自己誘導とに起因する再ループ化（ｒｅｂｏｕｃｌａｇ
ｅ）を防止するために入力段のアースと出力段のアース
とを分離し、供給電圧ＶＣ及びＶＣＳを分離した。抵抗
の「ケーソン（ｃａｉｓｓｏｎ）」は総て電圧ＶＣに接
続し、電圧ＶＣＳには接続しなかった。これは、ライン
ＶＣＳ上に存在する信号がケーソン−基板容量と接続線
とに起因してアース方向に再ループ化されるのを防止す
るためである。さもないと、利得が大きい場合に発振Ｈ
Ｆが生じ、且つ休止段階の入力−出力絶縁が不十分にな
る。
した実施例では、バイポーラ技術を用いてアナログＡＳ
ＩＣの形態にレイアウトされている。抵抗は、各段の利
得がセミカスタムレイアウト技術の限定された選択に応
じて最高の精度を示すように選択されている。全体で１
８１個のトランジスタと、３１６個の抵抗と１つの容量
とが使用される。このレイアウトでは、抵抗と接続線の
自己誘導とに起因する再ループ化（ｒｅｂｏｕｃｌａｇ
ｅ）を防止するために入力段のアースと出力段のアース
とを分離し、供給電圧ＶＣ及びＶＣＳを分離した。抵抗
の「ケーソン（ｃａｉｓｓｏｎ）」は総て電圧ＶＣに接
続し、電圧ＶＣＳには接続しなかった。これは、ライン
ＶＣＳ上に存在する信号がケーソン−基板容量と接続線
とに起因してアース方向に再ループ化されるのを防止す
るためである。さもないと、利得が大きい場合に発振Ｈ
Ｆが生じ、且つ休止段階の入力−出力絶縁が不十分にな
る。
【００４２】利得の値が大きいにもかかわらず、ＤＣフ
ィードバックシステムは使用しない。良好な特性ＨＦを
保持するために、且つ値の大きい抵抗をトランジスタの
エミッタに導入したという理由で、このようにするとマ
ッチングが改善される。実際、使用電流値（例えば１．
２ｍＡ）では、エミッタアクセス抵抗ＲＥがトランジス
タのマッチングを決定する。この抵抗はまた、利得の値
にも作用する。利得の良い回路はＤＣオフセットも良
い。
ィードバックシステムは使用しない。良好な特性ＨＦを
保持するために、且つ値の大きい抵抗をトランジスタの
エミッタに導入したという理由で、このようにするとマ
ッチングが改善される。実際、使用電流値（例えば１．
２ｍＡ）では、エミッタアクセス抵抗ＲＥがトランジス
タのマッチングを決定する。この抵抗はまた、利得の値
にも作用する。利得の良い回路はＤＣオフセットも良
い。
【００４３】抵抗は総て１キロオーム以下である。これ
らの抵抗はマッチングの問題を最適化するように選択さ
れる。
らの抵抗はマッチングの問題を最適化するように選択さ
れる。
【００４４】この種の装置は、１ｄＢのステップで０ｄ
Ｂ〜４７ｄＢの間でプログラム可能な利得で、ＶＨＦ領
域での増幅機能を有利に実施する。雑音指数と、出力信
号／入力信号伝達関数が理想的直線性の直線に対して下
方へ１ｄＢずれたことを表す減衰点とは極めて良好であ
る。入力インピーダンス及び出力インピーダンスは５０
オームであり、制御入力はＴＴＬ及びＣＭＯＳと適合す
る。また、この回路は十分な入力−出力絶縁をもって休
止段階におくことができる。入力−出力アクセスインピ
ーダンスは初期値を維持する。
Ｂ〜４７ｄＢの間でプログラム可能な利得で、ＶＨＦ領
域での増幅機能を有利に実施する。雑音指数と、出力信
号／入力信号伝達関数が理想的直線性の直線に対して下
方へ１ｄＢずれたことを表す減衰点とは極めて良好であ
る。入力インピーダンス及び出力インピーダンスは５０
オームであり、制御入力はＴＴＬ及びＣＭＯＳと適合す
る。また、この回路は十分な入力−出力絶縁をもって休
止段階におくことができる。入力−出力アクセスインピ
ーダンスは初期値を維持する。
【００４５】電気的部分についてはフルカスタム型の設
計技術が使用され、レイアウトについてはセミカスタム
型の設計技術が使用される。
計技術が使用され、レイアウトについてはセミカスタム
型の設計技術が使用される。
【００４６】得られた結果を添付の表ＩＩＩに示し、利
得−周波数応答曲線を図４に示した。
得−周波数応答曲線を図４に示した。
【００４７】通過帯域は利得の値に関係なく実質的に一
定である。第１のラン試験の試料については、下記のよ
うな極めて良好な結果が得られた。
定である。第１のラン試験の試料については、下記のよ
うな極めて良好な結果が得られた。
【００４８】− 最大利得４７ｄＢで通過帯域が２７０
ＭＨｚであり、従って利得帯域幅積が約６０ＧＨｚであ
る。
ＭＨｚであり、従って利得帯域幅積が約６０ＧＨｚであ
る。
【００４９】− 最大利得での雑音指数が約１０ｄＢで
ある。
ある。
【００５０】− 減衰点が約０ｄＢＭである。
【００５１】勿論、本発明は前述の好適実施例には限定
されず、その範囲を逸脱せずに前記構成素子の代わりに
他の同等の素子を使用することができる。
されず、その範囲を逸脱せずに前記構成素子の代わりに
他の同等の素子を使用することができる。
【００５２】前記実施例では本発明の装置をＶＨＦ周波
数で機能するようにバイポーラ技術を用いてアナログＡ
ＳＩＣの形態に製造したが、この装置はＡｓＧａ型のモ
ノリシック技術で数十ＧＨｚまでの周波数で設置するこ
ともできる。
数で機能するようにバイポーラ技術を用いてアナログＡ
ＳＩＣの形態に製造したが、この装置はＡｓＧａ型のモ
ノリシック技術で数十ＧＨｚまでの周波数で設置するこ
ともできる。
【００５３】
【表１】
【００５４】
【表２】
【００５５】
【表３】
【図１】本発明の装置の実施例を示す説明図である。
【図２】本発明の装置の回路の実施例を示す説明図であ
る。
る。
【図３】本発明の装置の回路の別の実施例を示す説明図
である。
である。
【図４】本発明の装置の一組の応答曲線を示すグラフで
ある。
ある。
Ａ０ 入力段 Ａ１〜Ａ６ 増幅段 Ａ７ 出力整合段 １０、１１ 電流調製回路 １２ 電圧比較回路
Claims (7)
- 【請求項１】 利得制御ビット数をｎとし且つｐ＜ｎと
して、デシベル表現で２ ｎ−１ と２ ｎ の間の最大利得を
有し、利得がステップ２ ｐ で可変である、利得プログラ
ム可能増幅装置であって、 制御ビットにより相互間で選択される２つの利得値を有
する複数の段（Ａ１〜Ａ６）と、別個の 制御ビットに対応する少なくとも２つの同じ段
（Ａ３、Ａ４）とを含み、 各段が２ｎ−１より小さい最大利得を有し、 装置が更に、種々の段の利得変化を補償する電流変化の
法則の使用を可能にする２つの電流調整回路（１０、１
１）を含んでおり、第１の回路が抑止されることがな
く、第２の回路が始動／停止コマンドよって制御される
ことを特徴とする利得プログラム可能増幅装置。 - 【請求項２】 ＡＳＩＣ型の集積回路の形態に形成され
ていることを特徴とする請求項１に記載の装置。 - 【請求項３】 固定利得を有する入力段（Ａ０）と、切
替え可能な２つの利得値を有する増幅段（Ａ１〜Ａ６）
とを含んでいることを特徴とする請求項１又は２に記載
の装置。 - 【請求項４】 出力整合段（Ａ７）を含んでいることを
特徴とする請求項３に記載の装置。 - 【請求項５】 前記２つの同じ段（Ａ３、Ａ４）が、前
記複数の段の中央に配置されていることを特徴とする請
求項１から４のいずれか一項に記載の装置。 - 【請求項６】 入力段（Ａ０）が、供給電圧（ＶＣ）と
アースとの間に並列に配置された２つの分岐を有し、各
分岐が、抵抗（Ｒ８、Ｒ９）と、トランジスタ（Ｔ８、
Ｔ９）と、第１の電流調整回路（１０）から送出された
信号を受け取る２つの並列トランジスタ（Ｔ１０、Ｔ１
０´、Ｔ１１、Ｔ１１´）と、相互間に入力点が存在す
る２つの抵抗（Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３）とを
直列に含んでいることを特徴とする請求項３から５のい
ずれか一項に記載の装置。 - 【請求項７】 利得の切替えが可能な各増幅段が２つの
並列に配置された分岐を有し、各分岐が、抵抗（Ｒ１４
Ａ、Ｒ１４Ｂ）と、第１のトランジスタ（Ｔ１２Ａ、Ｔ
１２Ｂ）と、エミッタを２つ有する第２のトランジスタ
（Ｔ１３Ａ、Ｔ１３Ｂ）とを含んでおり、これら２つの
分岐が２つの抵抗（Ｒ１５Ａ、Ｒ１６Ａ、Ｒ１５Ｂ、Ｒ
１６Ｂ）を介して切替え回路（１３）の２つの入力に接
続されており、この切替え回路が、直流発生器として機
能する第２の電流調整回路（１１）から信号を受け取る
第３のトランジスタ（Ｔ１４）を介して接地されてお
り、各増幅段が更に、エミッタを２つ有する第２の各ト
ランジスタのベースにそれぞれ接続された、段を相互に
縦続接続するためのレベル変換を行うための入力インタ
フェース回路（１４、１５）と、第１の電流調整回路か
ら信号を受け取る、段の利得の選択を行うための電圧比
較回路（１２）とを有することを特徴とする請求項３か
ら６のいずれか一項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9106276 | 1991-05-24 | ||
| FR9106276A FR2676875B1 (fr) | 1991-05-24 | 1991-05-24 | Dispositif amplificateur programmable. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218770A JPH05218770A (ja) | 1993-08-27 |
| JP3311017B2 true JP3311017B2 (ja) | 2002-08-05 |
Family
ID=9413099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13107192A Expired - Fee Related JP3311017B2 (ja) | 1991-05-24 | 1992-05-22 | 利得プログラム可能増幅装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5216384A (ja) |
| EP (1) | EP0514818B1 (ja) |
| JP (1) | JP3311017B2 (ja) |
| CA (1) | CA2069123A1 (ja) |
| DE (1) | DE69224677T2 (ja) |
| FR (1) | FR2676875B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313172A (en) * | 1992-12-11 | 1994-05-17 | Rockwell International Corporation | Digitally switched gain amplifier for digitally controlled automatic gain control amplifier applications |
| US5451895A (en) * | 1993-10-22 | 1995-09-19 | Lumisys, Inc. | Wideband amplifier with logarithmic output characteristic |
| DE59508874D1 (de) * | 1994-07-08 | 2001-01-04 | Infineon Technologies Ag | Verstärkeranordnung und Empfängerschaltung, die die Verstärkeranordnung enthält |
| US5546050A (en) * | 1995-03-14 | 1996-08-13 | The Boeing Company | Radio frequency bus leveling system |
| GB2307806A (en) * | 1995-11-28 | 1997-06-04 | Plessey Semiconductors Ltd | Automatic gain control using a cascade of amplifiers and feed-forward |
| DE69717348T2 (de) * | 1996-06-14 | 2003-09-04 | Koninkl Philips Electronics Nv | Verstärker mit digital gesteuerter Verstärkung und Kamera mit einem solchen Verstärker |
| JPH1127068A (ja) * | 1997-06-30 | 1999-01-29 | Nec Ic Microcomput Syst Ltd | 利得制御増幅器及びその制御方法 |
| US5977828A (en) * | 1997-12-12 | 1999-11-02 | Nortel Networks Corporation | Multiple-tail transconductance switchable gain amplifer |
| US5999044A (en) * | 1998-04-13 | 1999-12-07 | Credence Systems Corporation | Differential driver having multiple output voltage ranges |
| US6011437A (en) * | 1998-05-04 | 2000-01-04 | Marvell Technology Group, Ltd. | High precision, high bandwidth variable gain amplifier and method |
| US6114910A (en) * | 1998-12-14 | 2000-09-05 | Raytheon Company | Temperature compensated amplifier and operating method |
| US6525606B1 (en) * | 2001-03-21 | 2003-02-25 | Analog Devices, Inc. | Variable gain amplifier |
| JP3770819B2 (ja) * | 2001-09-28 | 2006-04-26 | 株式会社ルネサステクノロジ | 無線通信受信装置 |
| US6842071B1 (en) * | 2002-06-21 | 2005-01-11 | Analog Devices, Inc. | Variable gain amplifier |
| DE10231181A1 (de) * | 2002-07-10 | 2004-01-29 | Infineon Technologies Ag | Verstärkerschaltung mit einstellbarer Verstärkung und Sendeanordnung mit der Verstärkerschaltung |
| US7010057B2 (en) * | 2003-09-04 | 2006-03-07 | Nokia Corporation | Dual mode multi-slot EGPRS transmitter |
| US7045760B2 (en) * | 2003-12-19 | 2006-05-16 | Searete Llc | Intensity detector circuitry |
| US7053809B2 (en) * | 2003-12-19 | 2006-05-30 | Searete Llc | Analog-to-digital converter circuitry having a cascade |
| US7999214B2 (en) * | 2003-12-19 | 2011-08-16 | The Invention Science Fund I, Llc | Photo-detector filter having a cascaded low noise amplifier |
| US7511254B2 (en) * | 2003-12-19 | 2009-03-31 | Searete, Llc | Photo-detector filter having a cascaded low noise amplifier |
| US7250595B2 (en) * | 2004-01-14 | 2007-07-31 | Searete, Llc | Photo-detector filter having a cascaded low noise amplifier |
| US7515082B2 (en) * | 2003-12-19 | 2009-04-07 | Searete, Llc | Photo-detector filter having a cascaded low noise amplifier |
| US7053998B2 (en) * | 2003-12-22 | 2006-05-30 | Searete Llc | Photo-detector filter |
| US7542133B2 (en) * | 2003-12-22 | 2009-06-02 | Searete, Llc | Photo-detector filter |
| DE102004031603B4 (de) * | 2004-06-30 | 2008-04-17 | Eads Deutschland Gmbh | Verfahren zur Formung von Signalspektren und Schaltung zur Durchführung des Verfahrens |
| DE102004039830B4 (de) * | 2004-08-17 | 2007-11-08 | Infineon Technologies Ag | Verstärkerschaltung mit einstellbarer wertdiskreter Verstärkung, Verwendung der Verstärkerschaltung und Verfahren zum Betreiben eines wertdiskret einstellbaren Verstärkers |
| FR2965130B1 (fr) * | 2010-09-17 | 2013-05-24 | Thales Sa | Generateur de courant, notamment de l'ordre des nano-amperes et regulateur de tension utilisant un tel generateur |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4213097A (en) * | 1978-10-19 | 1980-07-15 | Racal-Milgo, Inc. | Hybrid automatic gain control circuit |
| US4554511A (en) * | 1982-09-29 | 1985-11-19 | Tetra Tech, Inc. | Offset voltage correction network for instantaneous floating point amplifier |
-
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- 1991-05-24 FR FR9106276A patent/FR2676875B1/fr not_active Expired - Fee Related
-
1992
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- 1992-05-21 US US07/886,162 patent/US5216384A/en not_active Expired - Fee Related
- 1992-05-22 JP JP13107192A patent/JP3311017B2/ja not_active Expired - Fee Related
Also Published As
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