JPH077265B2 - グラフィックディスプレイ装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、各画素の画素データが複数ビットで構成され
る複数プレーンのグラフィックメモリを備えたグラフィ
ックディスプレイ装置に係り、特に、画素の色又は濃淡
の判定が可能な同装置に関する。

（ロ）従来の技術 グラフィックディスプレイ装置において、表示画像に対
してペイント処理を行う場合や、パターンのチェックを
行う場合、グラフィックメモリに記憶されている画素デ
ータが、指定された色あるいは濃淡の画素データと同じ
であるかどうか判定する必要がある。

このような判定は、従来、最も一般的には、グラフィッ
クメモリのR,G,B各プレーンをCPUから各々１回づつアク
セスし、得られたデータをソフトウェアで処理すること
により行われていた。ところが、ソフトウェアによる判
定は、CPUの負担が増大すると共に、処理速度が遅いた
め、特開昭61−123874号公報に開示されているように、
ハードウェアで判定を行うことが提案されるようになっ
た。即ち、上記公報では、特定の色又は濃淡を表わす画
素データをレジスタに記憶すると共に、グラフィックメ
モリのｎプレーンから同時にｍビット並列データを読出
し、各プレーンのｍビット並列データの同一ビット出力
を一方のｎビット入力端子に入力し、他方のｎビット入
力端子に前記レジスタの内容を入力し、これらデータの
一致を検出するｎビットコンパレータをｍ個設け、色又
は濃淡の判定を行っていた。

（ハ）発明が解決しようとする課題 従来のハードウェア構成では、グラフィックメモリとコ
ンパレータの間にｎ×ｍ本の接続ラインを必要とし、且
つ、ｍ個のｎビットコンパレータ即ちｍ×ｎ個の１ビッ
ト一致回路が必要となるため、プレーン数ｎや並列デー
タのビット数ｍが多くなると、接続ライン及び素子数が
増加し、回路が大型化するという課題があった。

（ニ）課題を解決するための手段 本発明は、複数プレーンより成り各プレーンがCPUの同
一アドレス空間上にマッピングされたグラフィックメモ
リと、該グラフィックメモリに接続されたデータバス
と、指定された色又は濃淡の複数ビットの画素データが
セットされるレジスタと、前記CPUからの要求に応じて
前記グラフィックメモリの各プレーンから前記データバ
スに時分割に並列データを読出し、且つ、前記レジスタ
の画素データを１ビットづつ時分割に読出す制御回路
と、該制御回路により前記データバスに読出された並列
データの各ビット出力と前記画素データの１ビット出力
との一致を検出する複数の一致回路と、前記複数プレー
ンからのデータ読出し期間中に前記一致回路において少
なくとも一回検出された不一致結果を保持する複数の保
持回路とを設けてグラフィックディスプレイ装置を構成
することにより、上記課題を解決するものである。

（ホ）作用 本発明では、指定された色又は濃淡を表わす複数ビット
の画素データをレジスタにセットし、CPUから読出し要
求を１回発すると、グラフィックメモリからｍ画素分の
プレーン成分がプレーン毎に各々時分割にデータバスに
読出され、ｍ個の一致回路において、レジスタにセット
された画素データの各プレーン成分との一致がプレーン
毎に時分割に検出される。そして、全プレーン成分のい
ずれか１つでも一致しない成分があれば、ｍ画素分の保
持回路のうち、その画素に対応する保持回路には不一致
結果が保持される。

従って、CPUには、１回の読出し要求に対して、ｍ個の
保持回路からｍ画素の色又は濃淡判定結果が取り込める
こととなる。そして、本発明では、プレーン数に関係な
くグラフィックメモリと一致回路との接続は、ｍビット
のデータバスのみとなり、一致回路の個数もｍ個で済
む。

（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、
（１）は16ビットのCPU、（２）はI,R,G,Bに対する４つ
のプレーン（2a）（2b）（2c）（2d）より成り、全プレ
ーンが第３図に示すように、CPU（１）の同一アドレス
空間上にマッピングされたグラフィックメモリ、（３）
はアドレスバスABUS、（４）〜（８）は16ビットのデー
タバスDBUS、（９）はCPU（１）からのアドレス及びリ
ードコマンドCMDに応じてリードリクエスト信号RDREQ及
びストローブ信号STBを出力するデコーダ、（10）は指
定された４ビットの色データCCI,CCR,CCG,CCBをセット
するための色レジスタ、（11）は選択すべきプレーンを
示すプレーン選択データPEI,PER,PEG,PEBを記憶するた
めのプレーンレジスタ、（12）はリードリクエスト信号
RDREQに応じて、信号RAS、信号CAS、アウトプットイネ
ーブル信号OEI,OER,OEG,OEB,ラッチパルスRDLAT、クリ
ア信号RRCLR、タイミング信号IG/▲▼及びIR/▲
▼を出力するシーケンサ回路である。尚、本実施例で
は、グラフィックメモリ（２）はデュアルポートDRAMで
構成されている。

又、第１図において、（13）は第１入力端子に入力され
る色レジスタ（10）の４ビット出力を、A,B端子に入力
されるタイミング信号IG/▲▼,IR/▲▼に応じ
て順次セレクトし信号CMPEとして出力し、且つ、第２入
力端子に入力されるプレーンレジスタ（11）の４ビット
出力を同様にタイミング信号に応じて順次セレクトし信
号PEとして出力するセレクタ、（14）は信号PEによりラ
ッチパルスRDLATをマスクし、マスクしたラッチパルスR
DLTを送出し、且つ、信号CASをプレーンレジスタ（11）
の出力PEI,PER,PEG,PEBでマスクし、マスクした信号CAS
I,CASR,CASG,CASBを対応するプレーンに各々送出するコ
ントロール回路である。

更に、（15）及び（16）は双方向バッファ、（1700）
（1701）……（1715）はデータバス（５）及び（６）に
読出される16ビット並列データの各ビット出力VR0,VR1,
……,VR15とセレクタ（13）の第１出力端子からのセレ
クト出力CMPEとの一致を検出する一致回路としてのエク
スクルーシブORゲート（EX−ORゲート）、（1800）（18
01）……（1815）は一端にEX−ORゲートの出力C0,C1,…
…,C15を各々入力するORゲート、（1900）（1901）……
（1915）は自己の出力を各々他端に入力するORゲート
（1800）（1801）……（1815）の出力I0,I1,……,I15を
入力し、ラッチパルスRDLTに応じて各入力信号をラッチ
するラッチ回路であり、これらラッチ回路はクリア信号
RRCLRによりその内容がクリアされる。

次に、本実施例の動作を、第２図のタイミングチャート
を参照しながら説明する。

先ず、CPU（１）からデータバスDBUSを介して、色レジ
スタ（10）に指定色の色データCCI〜CCBを、そして、プ
レーンレジスタ（11）にプレーン選択データPEI〜PEBを
セットする。これらデータのセット後、グラフィックメ
モリ（２）のアドレスを指定し、CPU（１）からリード
コマンドCMDを発すると、デコーダ（９）からリードリ
クエスト信号RDREQがシーケンサ回路（12）に出力され
る。

すると、シーケンサ回路（12）は、このリクエスト信号
RDREQに応じて、第２図（ウ）に示す信号RASを全プレー
ン（2a）〜（2d）に共通に出力し、第２図（エ）に示す
信号CASをコントロール回路（14）へ出力する。更に、
第２図（キ），（ク），（ケ），（コ）に示すように、
対応する各プレーンに、所定の順序で時分割にアウトプ
ットイネーブル信号OEB,OEG,OER,OERを各々出力し、こ
の信号に同期して、２ビットのタイミング信号（IG/▲
▼,IR▲▼）を、第２図（シ）（ス）に示すよ
うに、（0,0）（1,0）（0,1）（1,1）と所定の順序で順
次変化させて出力する。更に、シーケンス回路（12）
は、アウトプットイネーブル信号の時分割なタイミング
に合わせて、ラッチパルスRDLATを第２図（テ）の如く
４回出力する。

又、コントロール回路（14）は、信号CASをプレーンレ
ジスタ（11）の出力PEI,PER,PEG,PEBで各々マスクし、
マスクしたCAS信号CASI,CASR,CASG,CASBを各々対応する
プレーンに送出する。

従って、CAS信号がアクティブな最高４つのプレーンか
らB,G,R,Iの順にプレーン毎に、同一位置の16画素のデ
ータが、時分割にデータバス（５）及び（６）にVD
_０〜15として読出される。

一方、セレクタ（13）では、タイミング信号（IG/▲
▼,IR/▲▼）が（0,0）（1,0）（0,1）（1,1）と
変化する際、第２図（セ）に示すように第１出力CMPE
に、プレーンB,G,R,Iに各々対応する色データCCB,CCG,C
CR,CCIが１ビットづつ時分割に順に読出されるので、EX
−ORゲート（1700）〜（1715）では、CCBとＢプレーン
からの並列16ビットデータ、CCGとＧプレーンからの並
列16ビットデータ、CCRとＲプレーンからの並列16ビッ
トデータ、CCIとＩプレーンからの並列16ビットデータ
とが、各々時分割に一致検出されることとなる。具体的
には、EX−ORゲート（1700）〜（1715）の出力は、入力
されるデータが一致すれば「０」、不一致であれば
「１」となり、これら各ビットの一致結果はORゲート
（1800）〜（1815）を介してラッチ回路（1900）〜（19
15）に各々保持される。

即ち、ラッチ回路（1900）〜（1915）には、全プレーン
に関する４回の一致検出前に、信号RRCLR（第２図
（タ））が入力されて、その内容がクリアされ、クリア
後、先ず、CCBとＢプレーンデータとの一致検出結果
が、１個目のラッチパルスRDLTに応じてラッチされる。
ラッチされた内容が一致を示す「０」であれば、CCGと
Ｇプレーンデータとの一致検出結果が、２個目のラッチ
パルスRDLTに応じてラッチされ、以下、ラッチ結果が
「０」である限り、３個目及び４個目のラッチパルスRD
LTに応じて、CCRとＲプレーンデータとの一致検出結果
及びCCIとＩプレーンデータとの一致検出結果が順次ラ
ッチされる。ところが、ラッチ回路（1900）〜（1915）
には、各々自己の出力を前段のORゲートを介してフィー
ドバックするフィードバックループが接続されているの
で、４回の一致検出のうち１回でも不一致を示す「１」
がラッチされると、その不一致結果「１」は、その後の
一致検出結果にかかわらず、ラッチ回路に保持されたま
まとなる。

つまり、16画素分のラッチ回路（1900）〜（1915）に
は、各画素の色が指定色であるとき「０」が、そして、
指定色でないとき「１」が保持される。

依って、CPU（１）には、１回のリードコマンドに対す
る応答として、ラッチ回路（1900）〜（1915）から16画
素分の色判定結果が取込まれることとなる。

ところで、セレクタ（13）では、タイミング信号（IG/
▲▼,IR/▲▼）が（0,0）（1,0）（0,1）（1,
1）と変化する際、第２図（ト）に示すように第２出力P
Eに、プレーン選択データPEB,PEG,PER,PEIが順次読出さ
れ、この出力により、コントロール回路（14）ではシー
ケンサ回路（12）からのラッチパルスRDLATをマスクす
る。従って、マスク後のラッチパルスRDLTにおいて、非
選択プレーンに対応するパルスの送出は禁止され、非選
択プレーンの一致検出結果はラッチ回路（1900）〜（19
15）にラッチされなくなる。

例えば、プレーン選択データ（PEB,PEG,PER,PEI）が
（1,0,1,1）であるときは、出力PEは第２図（ト）とな
り、第２図（ナ）に示すようにラッチパルスRDLTの２個
目のパルスは送出されなくなり、従って、ラッチ回路
（1900）〜（1915）には非選択プレーンＧを除くプレー
ンB,R,Iの３プレーンの一致検出結果が保持される。

尚、第２図（ソ）は、ｎ番目の画素のB,R,I3プレーンの
データのうち、Ｒプレーン（2b）のデータが、色データ
のＲプレーンビットCCRと異なる例を示すもので、ｎ番
目のラッチ回路の出力RDnは、ラッチパルスRDLTの３個
目のパルスに応じて、不一致を示す「１」となる。

又、本実施例では、コントロール回路（14）において、
非選択プレーンＧへはCAS信号を送出しないようにして
おり（第２図（カ））、このため、第２図（サ）に示す
ようにＧプレーン（2c）からはデータの読出しが行われ
ない。

以上、画素の色判定も行う実施例について説明したが、
画素の濃淡判定も全く同様に行える。

（ト）発明の効果 本発明に依れば、グラフィックメモリに対してアクセス
を１回行うだけで、複数画素の色又は濃淡の判定結果が
同時に得られ、処理速度が著しく速くなる。又、時分割
処理によりグラフィックメモリにはデータバスを接続
し、該バスからのデータの一致を検出する構成としたの
で、接続ライン数及び一致回路の個数を減少させ、回路
を小型化することが可能となり、従って、IC化には最適
となる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例の動作を示すタイミングチャート、第３図は
実施例のメモリマップである。 （１）……CPU、（２）……グラフィックメモリ、（2
a）（2b）（2c）（2d）……プレーン、（４）〜（８）
……データバス、（10）……色レジスタ、（11）……プ
レーンレジスタ、（12）……シーケンサ回路、（13）…
…セレクタ、（14）……コントロール回路、（1700）〜
（1715）……一致回路、（1900）〜（1915）……ラッチ
回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数プレーンより成り各プレーンがCPUの
   同一アドレス空間上にマッピングされたグラフィックメ
   モリと、該グラフィックメモリに接続されたデータバス
   と、指定された色又は濃淡の複数ビットの画素データが
   セットされるレジスタと、前記CPUからの要求に応じて
   前記グラフィックメモリの各プレーンから前記データバ
   スに時分割に並列データを読出し、且つ、前記レジスタ
   の画素データを１ビットづつ時分割に読出す制御回路
   と、該制御回路により前記データバスに読出された並列
   データの各ビット出力と前記画素データの１ビット出力
   との一致を検出する複数の一致回路と、前記複数プレー
   ンからのデータ読出し期間中に前記一致回路において少
   なくとも一回検出された不一致結果を保持する複数の保
   持回路とを具備したことを特徴とするグラフィックディ
   スプレイ装置。