JPH0769866B2 - アドレス変換装置 - Google Patents

アドレス変換装置

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JPH0769866B2
JPH0769866B2 JP4074370A JP7437092A JPH0769866B2 JP H0769866 B2 JPH0769866 B2 JP H0769866B2 JP 4074370 A JP4074370 A JP 4074370A JP 7437092 A JP7437092 A JP 7437092A JP H0769866 B2 JPH0769866 B2 JP H0769866B2
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ジョン・ロバート・ハタースリー
トーマス・ドンスィク・キム
ジェフリー・イム・ユー・リー
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation

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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にデータ処理シス
テム用の仮想記憶機構に関し、具体的には、あるプロセ
ッサ用の複数のアドレスを単一サイクルで生成すること
のできる、新しい動的ルックアサイド・アドレス変換
（ＤＡＴ）の構造及び手順に関する。
【０００２】
【従来の技術】データ処理システムの仮想記憶域の編成
及び管理は、例えばハーヴェイ Ｍ．デイテル（Harvey
M. Deitel）の著書 "An Introduction to Operating S
ystems"、Addison-Wesley 社、1984 年刊、ハロルド・
ローリン（Harold Lorin）とハーヴェイ Ｍ．デイテル
の共著 "Operating Systems"、Addison-Wesley 社、198
1 年刊、ハロルド Ｓ．ストーン（Harold S. Stone）
の著書 "High-Performance Computer Architecture"、A
ddison-Wesley 社、1987 年刊に記載されている。仮想
記憶システムにおいて、ページングとは、実際にあるよ
りもかなり大きな記憶空間に見えるものをシステムのユ
ーザに提供する、再配置／アドレス−物理位置結合機構
である。仮想記憶のコンセプトの最重要の特徴は、走行
プロセス中に参照されるアドレスを、主記憶装置中で利
用可能なアドレスから分離することである。走行プロセ
スによって参照されるアドレスを仮想アドレスと呼び、
主記憶装置中で利用可能なアドレスを実アドレスと呼ん
でいる。仮想アドレスは、プロセスの実行中に実アドレ
スに変換しなければならないが、これは動的アドレス変
換（ＤＡＴ）機構の役割である。こうした機構の一つは
ディレクトリ・ルックアサイド・テーブル（ＤＬＡＴ）
を使用するもので、これは変換ルックアサイド・バッフ
ァ（ＴＬＢ）とも呼ばれることがあり、最近の仮想アド
レス変換を記憶する。ＤＬＡＴに記憶されている仮想ア
ドレスの場合は、変換プロセスに１ないしせいぜい２マ
シン・サイクルしか要さないが、ＤＬＡＴに記憶されて
いないアドレスの場合は、ＤＡＬプロセスに１５〜６０
サイクルかかることもある。
【０００３】仮想アドレスから実アドレスへの変換を行
わなければならないのは、アドレスされた命令またはデ
ータが主記憶装置のどこにあるか知るためである。これ
は通常はページ毎に行われる。事実、ＤＬＡＴに記憶さ
れている変換は実際にはページ変換にすぎず、アドレス
の最後の数ビットはそのページ内の場所であり、したが
ってページ・アドレスのみを変換すればよい。アドレス
がメモリ内で特定の増分になっている科学計算の場合の
ように、アドレスが特定の順序になっていることがしば
しばである。この増分を「ストライド」と称する。すべ
てのアドレスが増分の順序になっている場合は、ストラ
イドは１であるが、アドレスが１つ置きに使われる場合
はストライド２であり、以下同様である。このため、将
来のアドレスが容易に予測できる。科学計算やベクトル
計算では、命令が、開始アドレス、ストライド、及び命
令中のオペランドの数を指定する。このため、アドレス
生成で前のアドレスをストライド分だけ増分すると、次
のアドレスが得られる。
【０００４】典型的な応用例では、プロセッサは１サイ
クルにただ１つのアドレスを生成する。プロセッサによ
っては、ＤＬＡＴ（またはＴＬＢ）を照会する複数のア
ドレス生成機構を有するものもあるが、それでも実際に
１サイクルに変換されるアドレスは１個だけである。プ
ロセッサが発展するにつれて、１サイクルに複数のアド
レスを生成し変換する必要が生まれてきた。具体的に
は、そのプロセッサは、複数のメモリ要求を、毎サイク
ルで完全に利用することを必要とする。要求は、例えば
別々の３個の命令であり、したがってメモリ要求を行う
ために毎サイクルで３個のアドレスを生成しなければな
らない。したがって、同じプロセッサ用の複数のアドレ
スを単一サイクルで生成することのできる、新しい動的
アドレス変換（ＤＡＴ）の構造及び手順が必要とされて
いる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、同じ
プロセッサ用の複数のアドレス変換を単一サイクルで行
うことのできる、新しい動的アドレス変換の構造及び手
順を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、複数の
ＤＬＡＴを使用して、複数アドレス変換が実現される。
ＤＬＡＴは、別々の仮想アドレス生成機構によって並列
にインデックスされる。各ＤＬＡＴ用に同じアドレスが
複数回生成されるという問題を避けるため、あるＤＬＡ
Ｔ用に生成されたアドレスをすべてのＤＬＡＴに書き込
み、あるいはあるＤＬＡＴ中でミスが発生した場合に、
アドレス生成前に他のＤＬＡＴの探索を行う。前者の場
合、すべてのＤＬＡＴに書き込まれたアドレスが、他の
１つのＤＬＡＴによる将来の変換に必要となるアドレス
を重ね書きする可能性がある。後者の場合はそれは避け
られるが、あるＤＬＡＴでミスが発生したとき、他のＤ
ＬＡＴでの変換が中断されてしまう。これは、ＤＬＡＴ
のコピーである「シャドー」ＤＬＡＴを使うと避けるこ
とができる。あるＤＬＡＴでミスが発生したとき、シャ
ドーＤＬＡＴが探索され、それによって、ＤＬＡＴ自体
による変換の中断が避けられる。
【０００７】複数のＤＬＡＴを使用するのではなく、単
一のインターリーブ式ＤＬＡＴを複数のアドレス生成機
構が使用することも可能である。このＤＬＡＴはいくつ
かのセクションに区分され、ページ・アドレスの最後の
数ビットを使って、アドレス変換のためにアドレスされ
るＤＬＡＴのセクションを選択する。複数ＤＬＡＴの場
合でも単一のインターリーブ式ＤＬＡＴの場合でも、モ
ード切替えを使用して性能をさらに高めることができ
る。変換を行う必要のあるのはページ境界を越えるとき
だけなので、ページ交差が検出されたときだけＤＬＡＴ
にアクセスする。これには、ＤＬＡＴへのトラフィック
を減らすという別の利点もある。
【０００８】上記その他の目的、態様及び利点は、図面
を参照しながら下記の本発明の好ましい実施例の詳しい
説明を読めばよりよく理解できるであろう。
【０００９】
【実施例】以下の説明では、動的ルックアサイド・テー
ブルの略称として"ＤＬＡＴ"を用いるが、当業者なら理
解される通り、この言葉は、変換ルックアサイド・バッ
ファの略称である"ＴＬＢ"と同義に使用される。以下の
説明では、ページング／セグメント化仮想アドレス・シ
ステムを仮定する。このシステムでは、仮想アドレス・
フォーマットは図１に示すようなものであり、セグメン
ト・インデックス（ＳＸ）用のｓビットと、ページ・イ
ンデックス（ＰＸ）用のｐビットと、変位インデックス
（ＤＸ）用のｄビットを含んでいる。仮想アドレスは例
えば３２ビットであり、そのうちビットＡ０〜Ａ１１は
セグメント・ビットを含み、ビットＡ１２〜１９はペー
ジ・ビットを含み、Ａ２０〜３１は変位ビットを含む。
【００１０】図２に示すように、仮想アドレスはアドレ
ス生成機構２０によって生成される。アドレス生成機構
２０は中央演算処理装置（ＣＰＵ）（図示せず）の一部
分である。最近に参照されたページは、ＤＬＡＴ２１中
にエントリをもつ。２５６合同クラスを含むＤＬＡＴで
は、仮想アドレスのビットＡ１２〜Ａ１９を使ってＤＬ
ＡＴをアドレスする。ＤＬＡＴ２１から読み取った、ア
ドレスされたエントリからの仮想ページ識別を、比較機
構２２で仮想アドレスのビットＡ１〜Ａ１１と比較す
る。一致しない場合は、ＤＬＡＴミスが発生した。ＤＬ
ＡＴミスの場合は、例えばセグメント／ページ・テーブ
ルの探索によってアドレス変換が得られ、そのＤＬＡＴ
に入れられる。
【００１１】セグメント／ページ・テーブルの探索は、
セグメント・テーブル原点レジスタ２３の値と仮想アド
レスのビットＡ０〜Ａ１１を加算器２４で加算して、セ
グメント・マップ・テーブル２５用のインデックス値を
得ることから始まる。次にセグメント・マップ・テーブ
ル２５から出力されたエントリをページ・マップ・テー
ブル２５用のインデックスとして使う。各セグメント毎
に別々のページ・マップ・テーブルがある。ページ・マ
ップ・テーブル２６から出力されたエントリは、実記憶
域内にその仮想ページがあるページ・フレームを提供
し、ＯＲゲート２７を通過して、仮想アドレス生成機構
２０の変位ビットＡ２０〜Ａ３１と連結されて、実アド
レス・レジスタ２８中で実アドレスを形成する。
【００１２】一方、ＤＬＡＴ２１内で一致が生じた場合
は、比較機構２２がＡＮＤゲート２９をエネーブルし、
ＡＮＤゲート２９はＤＬＡＴ２１から出力されたエント
リをＯＲゲート２７に渡す。この場合、ＤＬＡＴ２１か
ら出力されたエントリは、関連する実アドレス・フィー
ルドであり、これが変位ビットＡ２０〜Ａ３１と連結さ
れて、実アドレス・レジスタ２８中で実記憶アドレスを
形成する。明らかなように、このアドレス変換のプロセ
スは、ＤＬＡＴミスのときに行われるセグメント／ペー
ジ・テーブルの探索よりもかなり速い。セグメント／ペ
ージ・テーブルの探索は完了するのに１５〜８０サイク
ルかかることがあるが、ＤＬＡＴアクセスは１サイクル
で完了できる。
【００１３】通常、大部分のアドレス変換要求はＤＬＡ
Ｔの探索によって行われ、セグメント／ページ・テーブ
ルの探索はＤＬＡＴを用いて変換を行うよりもずっと多
くのプロセッサ・サイクルを要するが、セグメント／ペ
ージ・テーブルの探索それ自体は変換失敗の可能性がな
いわけではない。例えば、セグメント・マップ・テーブ
ルの探索で、そのセグメントが１次記憶域または主記憶
装置にはないことが示された場合、オペレーティング・
システムが、２次記憶域すなわち直接アクセス記憶装置
（ＤＡＳＤ）上でそのセグメントを探し、そのセグメン
ト用のページ・テーブルを作成し、当該のページを１次
記憶域にロードし、場合によってはプロセス中に既存の
ページを置換することになる。
【００１４】そのセグメントが１次記憶域にあった場合
でも、所望のページが１次記憶域にない場合は、オペレ
ーティング・システムが、２次記憶域上でそのページを
探し、そのページを１次記憶域にロードし、やはり場合
によってはプロセス中に既存のページを置換することに
なる。２次記憶域にアクセスするには、数百プロセッサ
・サイクルを要することがあり得る。
【００１５】以上の説明は、１プロセッサ・サイクル毎
に（せいぜい）１回の変換を行うように意図された従来
のＤＬＡＴ構造に関するものである。本発明では、この
構造を修正して、１プロセッサ・サイクル毎に複数の変
換が行えるようにする。本発明の好ましい実施例の説明
では、サイクル毎に３回変換を行う例を用いる。もちろ
ん、これは例示的なものにすぎず、当業者なら応用例に
応じて本発明の教示を１サイクル当り何回の変換にも適
用できるであろう。
【００１６】図３に、３個のアドレス生成機構（ＡＧＥ
Ｎ）３１、３２、３３を含むＤＬＡＴ構造を示す。各ア
ドレス生成機構は、仮想アドレスを生成し、そのアドレ
スを変換のためそれぞれＤＬＡＴ３４、３５、３６に渡
す。ＤＬＡＴがその変換を含んでいない（ＤＬＡＴミ
ス）場合は、前述のようにアドレスを生成しなければな
らない。この手法に伴う主な問題は、図４に示すよう
に、しばしばあるＤＬＡＴ用に変換が行われ、同じ変換
が別のＤＬＡＴ用に必要となることである。すなわち、
例えば３個のアドレス生成機構が並行して仮想アドレス
を生成する。第１のＤＬＡＴでミスが発生し、変換にＮ
サイクルを要する。同様に同じアドレスに対して第２と
第３のＤＬＡＴでもミスが発生し、それぞれ変換にＮサ
イクルを要する。同じページに対して同じ変換が３回行
われることになるので、その変換に合計３Ｎサイクルが
必要になる可能性がある。変換はオペレーティング・シ
ステムによって順次実行しなければならないことに留意
されたい。
【００１７】同じ変換を３回行うことに対する１つの解
決策は、図５に示すように、変換が行われたとき３個の
ＤＬＡＴすべてに書き込むことである。すなわち、図６
に示すように、オペレーティング・システムによる変換
は１回だけでよく、その後はそれがすべてのＤＬＡＴで
ただのＮサイクルで利用できるようになる。
【００１８】しかし、この解決策は、将来必要となる可
能性のある変換が、あるＤＬＡＴから除去される危険が
ある。したがって、もう１つの解決策は、３個のＤＬＡ
Ｔすべてに書き込むのではなく、セグメント／ページ・
テーブルを探索したり、オペレーティング・システムに
よって変換を実行する前に、各ＤＬＡＴを順に探索する
ことである。これを図７に示す。図７では、ＤＬＡＴ３
４でミスが発生した後、ＤＬＡＴ３５と３６の探索を行
う。３個のＤＬＡＴすべてでミスが発生した場合にの
み、変換を行う。
【００１９】図８は、図３の変換構造でミスが発生した
結果を示す。前述のように、ＤＬＡＴミスが発生したと
き変換を行うにはＮサイクルを要する。一方、例えばＤ
ＬＡＴ３５で変換が行われていた場合、図７に示した解
決策では、図９に示すように次のサイクルで変換が提供
される。ただし、図７の変換構造を使用する場合、ＤＬ
ＡＴミスが発生すると他のＤＬＡＴ３５と３６で変換サ
イクルが中断されるが、これは全体として十分に引き合
う。
【００２０】図７の解決策は、前に指摘したように、他
のＤＬＡＴの探索中、それらのＤＬＡＴが行っている変
換が中断されるという欠点がある。図７に示した解決策
の修正策は、ＤＬＡＴを直接使用するのではなく、図１
０に示すように、ＤＬＡＴの「シャドー」コピーを使用
するものである。ＤＬＡＴ３４、３５、３６が、主記憶
装置にそれぞれ「シャドー」ＤＬＡＴ４４、４５、４６
としてコピーされる。ＤＬＡＴミスが発生したとき、他
のＤＬＡＴが行っている変換を中断せずに、シャドー・
コピーを探索する。すなわち、図１１に示すように、Ｄ
ＬＡＴミスが発生したときでも、他のＤＬＡＴ内では中
断なしに変換が続行され、１つのシャドーＤＬＡＴで一
致が見つかった場合は、変換に１サイクル余分に要する
だけである。図に示した解決策のこの修正策はハードウ
ェアが２倍必要であるが、速度が重要な場合はそれでも
十分に引き合う。
【００２１】また、キャッシュがインターリーブされる
のと同様にＤＬＡＴをインターリーブすることも可能で
ある。図１２では、３個のアドレス生成機構５１、５
２、５３が共同のＤＬＡＴ５４をアドレスしている。Ｄ
ＬＡＴ５４は数個のセクションに区分されており、図１
２では４個である。アドレス生成機構５１、５２、５３
からのページ・アドレスの最後の数ビットを使って、ア
ドレス変換のためにアドレスされるＤＬＡＴのセクショ
ンを選択する。３個のアドレス生成機構は変換のため４
重インターリーブ式ＤＬＡＴを照会するので、ＤＬＡＴ
は図３、５、７、１０に示した手法と同程度の量のハー
ドウェアでずっと多くの変換を保持することができる。
【００２２】図１３は、ページに対するアドレス変換が
ＤＬＡＴ中にまだない始動時の、図３の変換構造の動作
を示す。始動時に、各アドレス生成機構はまず対応する
ＤＬＡＴを照会するが、どのＤＬＡＴにもアドレス用の
エントリがないので、順次モードで変換を行わなければ
ならない。この場合も、図４に示した場合と同じく３Ｎ
サイクルを要する。一方、同じ条件下で、図１２に示し
た変換構造では、図１４に示すようにＮ＋２サイクルし
か要しない。アドレス生成機構５１、５２、５３がすべ
て同じページ中のアドレスを生成すると仮定すると、始
動時には、そのページ変換はＤＬＡＴ５４中にはない。
一度変換がＤＬＡＴ５４に入れられると、他のアドレス
生成機構はそれにアクセスできるので、１回だけ変換を
行えばよい。アプリケーション・プログラムは通常同じ
ストライドを有するので、インターリーブ式ＤＬＡＴ
は、最初のサイクルの後は、変換が段階式になってお
り、１サイクルずつずれているので、一般に衝突を起こ
さない。したがって、このインターリーブ式ＤＬＡＴ
は、図１５に示すように１サイクル毎に３回の変換を発
生することができる。
【００２３】本発明はまた、アドレス生成が実モードま
たは仮想モードのどちらかで行われる、動的アドレス変
換機構の機能強化をも対象としている。実モードで行う
ときは、必要なデータのメモリ内の実アドレスが生成さ
れ、変換は不要である。仮想モードのときは、生成され
たアドレスを変換しなければならない。この方法は、新
しいアドレスが新しいページにあるときだけこれらの変
換を行えばよいということを利用している。アドレスが
ページ境界内に留まっている場合は、実アドレスをスト
ライドだけ増分するだけでよい。ページ境界を越えたこ
とが検出されたときは、仮想アドレスから新しい実アド
レスに変換する必要がある。本当に必要なときだけＤＬ
ＡＴを照会することにより、ＤＬＡＴ変換に要するサイ
クルが削減され、実アドレスを生成するのに要する時間
が減少する。さらに、ＤＬＡＴへのトラフィックも減少
し、そのため、複数のアドレス生成機構が同一のＤＬＡ
Ｔを照会することが可能になる。インターリーブ式ＤＬ
ＡＴでは、この手順によって、アドレス生成機構がＤＬ
ＡＴの同じセクションを照会するという衝突が減少す
る。そのため、アドレス生成の速度が上がり、あるいは
アドレス生成機構１個当りのアドレス生成速度にほとん
どまたは全く影響を与えずに、より多くのアドレス生成
機構をＤＬＡＴに接続することが可能になる。
【００２４】図１６は、仮想モードと実モードの間での
切替え用の論理を示す、判断ブロック６０からプロセス
が開始する。ストライドが十分に小さくて、１ページ内
で４個を越えるアドレスが生成されると予想できる場合
は、実モードに切り替わる。そうでない場合は、機能ブ
ロック６１で、ＤＬＡＴを使って仮想モードで変換が行
われる。実モードに切り替わる場合、機能ブロック６２
で、ＤＬＡＴを使って最初の変換が行われ、次いで機能
ブロック６３で、変換された仮想アドレス（実アドレ
ス）がストライド分だけ増分され、そのＤＬＡＴが変換
プロセスから除かれる。変換された仮想アドレスの増分
によって各実アドレスを生成した後、判断ブロック６４
で、テストを行ってページ境界を越えたかどうか判定す
る。越えていない場合は、機能ブロック６５で、増分後
のアドレスが変換済みアドレスとして使用され、機能ブ
ロック６３に戻って、再度アドレスが増分される。ペー
ジを越えたことが検出されたときは、機能ブロック６２
に戻って、ＤＬＡＴを使って仮想モードで次のページの
最初のアドレスを生成する。
【００２５】図１６の流れ図で実行される諸機能は、図
１７と１８に示したハードウェアで実施される。図１７
は仮想モードのハードウェア構成を示し、図１８は実モ
ードのハードウェア構成を示す。図１７から始めると、
図２に示した従来のＤＡＴ構造の場合と同様に、ベクト
ル命令の最初のアドレスがレジスタ７１に記憶され、Ｄ
ＬＡＴ７２に送られる。残りのアドレスは、レジスタ７
１からの仮想アドレスを加算器７３でストライド分だけ
増分し、増分後のアドレスをＤＬＡＴ７２に送ることに
よって生成される。レジスタ７１と加算器７３がアドレ
ス生成機構を構成する。実モードでは、図１８に示すよ
うに、アドレス・レジスタ７１は最初に、ページの始め
での一致を求めてＤＬＡＴ７２を探索する。ＤＬＡＴ７
２によって行われた変換は加算器７３でストライド分だ
け増分され、加算器７３から出力される各実アドレスも
同様に増分される。ページ交差検出論理機構７４は、ペ
ージ交差後にアドレス・レジスタ７１とＤＬＡＴ７２を
最初のアドレスに関するプロセスに戻し、その後ＤＬＡ
Ｔ７２がその次以降のアドレスのために再度切り替えら
れる。
【００２６】このモード切替えは、図２に示すような従
来のＤＡＴ機構や、１サイクル当り複数の変換を行う構
造にも有利に適用できる。単一のＤＬＡＴが１サイクル
当り１回だけ変換を提供する場合、あるいは複数のＤＬ
ＡＴが１サイクル当り複数の変換を提供する場合の、仮
想モードと実モードの諸条件をそれぞれ図１９と２０に
示す。しかし、ハードウェア・オーバーヘッドに関して
最良の性能が得られるのは、モード切替え式操作と、図
１２に示したタイプの単一のインターリーブ式ＤＬＡＴ
構造とを併用する場合である。この構造の仮想モードと
実モードの諸条件をそれぞれ図２１と２２に示す。
【００２７】１サイクル当り複数のアドレス変換を行う
場合のモード切替えの利点を図２３と２４に示す。図２
７では、ストライドが１で、すべてのアドレスが同じペ
ージにあると仮定するが、実モードへの切替えはでき
ず、すべてのアドレスを仮想モードで生成する必要があ
る。図２４では実モードへの切替えが可能である。最初
の変換を仮想モードで行い、次いで実モードに切り替え
ることにより、ただの６個ではなくて１５個のアドレス
を生成することが可能である。アドレスが別々のページ
にある場合は、アドレス生成機構１が実モードでアドレ
スを生成し続け、その間にアドレス生成機構２用のアド
レスがＮサイクルで変換されるので、この方法の方がず
っと効果的になる。仮想モードしか利用できない場合
は、ＤＬＡＴはＮサイクル待ってからでないと新しいア
ドレスを取ることができないことになる。
【図面の簡単な説明】
【図１】仮想アドレスのフォーマットを示す構成図であ
る。
【図２】１プロセッサ・サイクル毎に（せいぜい）１個
のアドレスしか変換できない、従来の動的アドレス変換
構造の構成図である。
【図３】ＤＬＡＴが複製されて３個の独立なアドレス生
成機構をもたらしている、変換構造の構成図である。
【図４】同じアドレスを各ＤＬＡＴに書き込まなければ
ならないときの、図３の変換構造の動作を示すタイミン
グ図である。
【図５】生成されたページ・アドレスがすべてのＤＬＡ
Ｔに書き込まれるように修正された、図の変換構造の構
成図である。
【図６】図５の変換構造の動作を示し、この構造によっ
て得られる時間の節減を示すタイミング図である。
【図７】１つのＤＬＡＴでミスが発生したとき、ページ
・アドレスが生成される前に他のＤＬＡＴの探索が行わ
れるように修正された、図３の変換構造の構成図であ
る。
【図８】ＤＬＡＴミスが発生したときの、図３の変換構
造の動作を示すタイミング図である。
【図９】ＤＬＡＴミスが発生したが、他のＤＬＡＴの１
つでヒットが見つかった場合の、図７の変換構造の動作
を示すタイミング図である。
【図１０】「シャドー」ＤＬＡＴを追加して修正した、
図７の変換構造の構成図である。
【図１１】図１０に示した変換構造の動作を示すタイミ
ング図である。
【図１２】インターリーブ式ＤＬＡＴとして実施された
ＤＬＡＴ構造の構成図である。
【図１３】ページに対するアドレス変換がＤＬＡＴ中に
ない始動状態から始まる、図３に示したＤＬＡＴ構造の
動作を示すタイミング図である。
【図１４】ページに対するアドレス変換がＤＬＡＴ中に
ない始動状態から始まる、図１２に示したＤＬＡＴ構造
の動作を示すタイミング図である。
【図１５】ストライドが１であり、すべての変換が同じ
ページにあり、変換がバッファ内にある場合の、図１２
に示したＤＬＡＴ構造の動作を示すタイミング図であ
る。
【図１６】本発明の別の態様による、アドレス生成モー
ド決定の論理を示す流れ図である。
【図１７】仮想モード・アドレス変換における動作を示
す機能構成図である。
【図１８】実モード・アドレス変換における動作を示す
機能構成図である。
【図１９】仮想モード・アドレス変換における単一ＤＬ
ＡＴの動作を示す構成図である。
【図２０】実モード・アドレス変換における単一ＤＬＡ
Ｔの動作を示す構成図である。
【図２１】複数の仮想モード・アドレス変換用の単一の
インターリーブ式ＤＬＡＴの動作を示す構成図である。
【図２２】複数の実モード・アドレス変換用の単一のイ
ンターリーブ式ＤＬＡＴの動作を示す構成図である。
【図２３】実モードへの切替えができないときの複数の
非インターリーブ式ＤＬＡＴの動作を示すタイミング図
である。
【図２４】実モードへの切替えができ、ストライドが１
ですべてのアドレスが同一ページにある場合の、複数の
非インターリーブ式ＤＬＡＴの改善された動作を示すタ
イミング図である。
【符号の説明】
３１ アドレス生成機構（ＡＧＥＮ） ３２ アドレス生成機構（ＡＧＥＮ） ３３ アドレス生成機構（ＡＧＥＮ） ３４ ディレクトリ・ルックアサイド・テーブル（ＤＬ
ＡＴ） ３５ ディレクトリ・ルックアサイド・テーブル（ＤＬ
ＡＴ） ３６ ディレクトリ・ルックアサイド・テーブル（ＤＬ
ＡＴ） ４４ シャドーＤＬＡＴ ４５ シャドーＤＬＡＴ ４６ シャドーＤＬＡＴ ５４ 共通ＤＬＡＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ドンスィク・キム アメリカ合衆国08904、ニュージャージー 州ハイランド・パーク、シーダー・レーン 24番地ビー (72)発明者 ジェフリー・イム・ユー・リー アメリカ合衆国12477、ニューヨーク州ソ ーガティーズ、オールド・ステート・ロー ド 4115番地、５号 (72)発明者 フォリスト・アーサー・レイリー アメリカ合衆国02642、マサチューセッツ 州イーストハム、ヘイ・ロード 495番地 (56)参考文献 特開 平３−189749（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】１コンピュータ・サイクル当り複数回の仮
    想アドレス変換をサポートする、データ処理システム内
    の仮想記憶システム用のアドレス変換装置であって、 セグメント・インデックス・ビットとページ・インデッ
    クス・ビットと変位インデックス・ビットとから構成さ
    れる、変換すべき複数の仮想アドレスを記憶する手段
    と、 仮想−実変換情報を記憶する、動的ルックアサイド・テ
    ーブル手段と、 上記仮想アドレスの上記ページ・インデックス・ビット
    に応答して、１コンピュータ・サイクルの間に上記動的
    ルックアサイド・テーブルをアクセスして、上記各仮想
    アドレスに対する実アドレスを同時に生成するアクセス
    手段とを備え、各命令によって、開始アドレスと、連続するアドレス間
    の増分であるストライドと、当該命令中のオペランドの
    数とを指定するようにし、 さらに、上記ストライドが、ページ・サイズの所定の小
    部分より小さいか否かを判定し、且つこの判定結果に応
    じて実変換モードと仮想変換モードの間で変換モードを
    切り替える、モード切替え手段と、 上記実変換モードで動作可能となって、最初の実アドレ
    スをページ境界内で複数回増分して実アドレスを生成す
    るように動作する増分手段と を備えるアドレス変換装
    置。
  2. 【請求項２】上記動的ルックアサイド・テーブル手段
    が、変換すべき各仮想アドレス毎に１個ずつ、複数のテ
    ーブルを備えることを特徴とする、請求項１に記載のア
    ドレス変換装置。
  3. 【請求項３】上記動的ルックアサイド・テーブル手段
    が、複数のセクションに区分された単一のインターリー
    ブ式テーブルを備え、上記アクセス手段が、変換すべき
    上記仮想アドレスに対応する上記テーブルのセクション
    を選択することを特徴とする、請求項１に記載のアドレ
    ス変換装置。
JP4074370A 1991-05-07 1992-03-30 アドレス変換装置 Expired - Lifetime JPH0769866B2 (ja)

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US07/697,168 US5341485A (en) 1991-05-07 1991-05-07 Multiple virtual address translation per computer cycle
US697168 1991-05-07

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JPH05100956A JPH05100956A (ja) 1993-04-23
JPH0769866B2 true JPH0769866B2 (ja) 1995-07-31

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