JPH0767084B2 - 周波数合成器 - Google Patents

周波数合成器

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JPH0767084B2
JPH0767084B2 JP58206929A JP20692983A JPH0767084B2 JP H0767084 B2 JPH0767084 B2 JP H0767084B2 JP 58206929 A JP58206929 A JP 58206929A JP 20692983 A JP20692983 A JP 20692983A JP H0767084 B2 JPH0767084 B2 JP H0767084B2
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ケネス・デイビツド・マツカ−ン
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エヌ ベー フィリップス フルーイランペンファブリケン
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 本発明は基準周波数発生器と、周波数制御回路とを具
え、この周波数制御回路が可変周波数減小手段を具備
し、この可変周波数減小手段がサイクル打消回路を具備
し、このサイクル打消回路が所定の周波数Frのｘ個のパ
ルスの各群に対し、ｎ個のパルスを生じ、ｎをｘより小
さい任意の整数として可変オフセツト周波数 を与えるように構成されているオフセツト周波数発生器
からサイクル打消回路への各入力パルスに対し可変周波
数減小手段により減小さすべき周波数のサイクルを打消
すように構成されており、更に前記周波数制御回路に接
続されたジツタ補償信号回路を具え、このジツタ補償信
号回路の出力信号がさもなければ各打消されたサイクル
の結果として生じたであろう周波数合成器の出力周波数
の期間内のあらゆるジツタを、少なくとも部分的に補償
するように構成されており、前記ジツタ補償信号回路が
アナログ積分器を介してオフセツト周波数の関数として
補償信号を導き出す周波数合成器に関するものである。
このような周波数合成器（シンセサイザ）は英国特許願
第8208094号に記載されている。
本発明が適用できる周波数合成器は出力周波数が直接基
準周波数から導びかれる「直接」形のこともあるし、出
力周波数が発振周波数を基準周波数の予じめ定められた
有理分数（ここでは倍数を含む）にロツクするフエーズ
ロツクドループの一部を形成する電圧制御可変周波数発
振器により発生させられる「間接」形即ちフエーズロツ
クドループ形のこともある。
しかし、いずれのタイプの周波数合成器においても、防
止する手段をとらないと、下げるべき周波数のサイクル
を打消すと、出力周波数の周期内にジツタを生ずる。こ
れを防ぐため、補償信号回路がオフセツト周波数の関数
である補償信号、即ち、実際に第１の場所にジツタを生
ずるパルス列を生ずる。補償信号はこれらのパルスから
先ず、例えば、高域フイルタによりその直流分を除き、
次にこれらのパルスを積分してアナログの補償信号を生
ずる。
しかし、直流分の除去を高域フイルタ回路網で行うと、
パルス列のひずみを除去するために、フイルタの時定数
を入つてくる可能性のある最低の周波数オフセツトの周
期よりも著しく大きくする必要がある。そしてこれに関
連する問題は、一般に、パルス列の直流レベルがオフセ
ツト周波数が異なる毎に異なり、従つてオフセツト周波
数が変化すると、高域フイルタ内の（直流分ブロツキン
グ）コンデンサが正しくない電圧を保つ（フイルタの時
定数に比例する）期間が存在する。そしてこれはコンデ
ンサが正しい直流レベルに充放電する迄一時的に補償信
号を歪ませる作用を有する。例えば、最低のオフセツト
周波数が10Hzであると、最終のスペクトルの純度を最良
にするために、フイルタの時定数を１秒のオーダにする
必要がある。而してこうするとオフセツト周波数が変化
した後約10秒間周波数合成器の出力側に不所望なスプリ
アスが生ずる。こうなると出力周波数の最終のスペクト
ル純度と、周波数が変化した後これを達成できる速度と
の間に対立が生ずる。
本発明の目的は、オフセツト周波数が異なつても高域フ
イルタの入力信号の直流レベルがあまり変化せず、それ
でいて交流情報は保たれる周波数合成器を提供するにあ
る。
さらに、１つの周波数から他の周波数に迅速に変更でき
るとともに最小限の遅れで出力周波数を安定化できる周
波数合成器を提供することである。
この問題の解決は、その平均値を０にすることによって
位相回路における直流分を減少させることである。
これに関連する問題点は、一般的に、パルス列のdcレベ
ルは異なったオフセット周波数に対して、異なるので、
オフセット周波数が変化したときには、高域フィルタ中
のキャパシタが不正確な電圧を有する周期が存在するこ
とである。
このことは、キャパシタが、正確なdcレベルを確保する
まで、補償信号を一時的に歪ませる効果を持つことにな
る。
公知の周波数合成器回路においては、これが所望しない
異なる周波数が合成器の出力に現れている時間が10秒に
までなる。
これは出力周波数の最終スペクトル精度とこれが周波数
変動の後達成されるスピードとの間の相反する問題点で
ある。
この発明は、この相反する問題点を解決することを目的
としている。
本発明は、基準周波数発生器と、その出力側に結合され
た入力端子を有し、周波数Frの基準周波数信号からこの
周波数信号に対する特定の割合の周波数を有する出力信
号を取出す周波数制御回路とを具え、この周波数制御回
路は周波数制御可能な発振器と、可変周波数減少手段と
を具え、この可変周波数減少手段は、所定の周波数Frの
ｘ個のパルスの各群に対し、ｎ個のパルスを生じ、ｎを
ｘより小さい任意の整数として可変オフセット周波数
（n/x）Frを与えるように配列されているオフセット周
波数発生器からの出力信号に応答して周波数減少手段に
より減少すべき周波数の少なくとも１サイクルを打消す
サイクル打消回路を具え、前記周波数制御可能な発振器
は前記周波数制御回路の出力側に結合されるとともに前
記可変周波数減少手段の入力側に結合された出力端子を
有し、さらに前記周波数制御回路はその入力側に結合さ
れた第１入力端子、前記周波数減少手段の出力側に結合
された第２入力端子および前記周波数制御可能な発振器
の周波数制御入力端子に結合された出力端子を有する位
相比較器を具え、他に前記周波数制御回路に存在し位相
ジッタを含む信号に結合された入力端子を有するジッタ
補償信号回路を具え、このジッタ補償信号回路の出力側
をこれにより測定された位相ジッタ信号に符号が逆の位
相ジッタ信号により前記周波数制御可能な発振器の出力
信号を変調する位相変調器の変調入力端子に結合し、前
記ジッタ補償信号回路はその出力側に結合された出力端
子を有するアナログ積分器を具えるようにした周波数合
成器において、前記ジッタ補償信号回路はその入力側に
結合された入力端子および前記アナログ積分器に入力側
に結合された出力端子を有するパルス発生手段を具え、
このパルス発生手段は、所定直流レベルに対し極性が逆
の値を推定し得るとともにサイクル打消しが生ずる各周
期に亘り前記第１の極性の直流レベルに対する平均値を
有するとともにサイクル打消しが生じない各周期に亘り
前記第１の極性とは逆の第２の極性の直流レベルに対す
る平均値を有する双方向信号を発生するように配列し、
前記直流レベルに対する前記双方向信号の平均値が零と
なるようにしたことを特徴とする。
また、本発明は、基準周波数発生器と、これに結合さ
れ、前記基準周波数信号から入力信号の周波数に対し特
定の割合の周波数を有する出力信号を取出す周波数制御
回路とを具え、前記周波数制御回路の入力側からその出
力側に至る信号通路には位相変調器および可変周波数減
少手段の縦続接続部を具え、この可変周波数減少手段
は、所定の周波数Frのｘ個のパルスの各群に対し、ｎ個
のパルスを生じ、ｎをｘより小さい任意の整数として可
変オフセット周波数（n/x）Frを与えるように配列され
ているオフセット周波数発生器からの出力信号に応答し
て周波数減少手段により減少すべき周波数の少なくとも
１サイクルを打消すサイクル打消回路を具え、他に前記
周波数制御回路に存在し位相ジッタを含む信号に結合さ
れた入力端子を有するジッタ補償信号回路を具え、この
ジッタ補償信号回路の出力側をこれにより測定された位
相ジッタ信号に符号が逆の位相ジッタ信号により前記位
相変調器の入力信号を変調する位相変調器の変調入力端
子に結合し、前記ジッタ補償信号回路はその出力側に結
合された出力端子を有するアナログ積分器を具えるよう
にした周波数合成器において、前記ジッタ補償信号回路
はその入力側に結合された入力端子および前記アナログ
積分器の入力側に結合された出力端子を有するパルス発
生手段を具え、このパルス発生手段は、所定直流レベル
に対し極性が逆の値を推定し得るとともにサイクル打消
しが生ずる各周期に亘り前記第１の極性の直流レベルに
対する平均値を有するとともにサイクル打消しが生じな
い各周期に亘り前記第１の極性とは逆の第２の極性の直
流レベルに対する平均値を有する信号を発生するように
配列し、前記直流レベルに対する前記信号の平均値が零
となるようにしたことを特徴とする。
殊に便利な形態の双方向信号は、各Fr周期中に１個のパ
ルスが生ずるように所定の直流レベルに対して双方向の
パルス列である。こうすると各パルスの面積は1Fr周期
に亘る積分の大きさを表わし、各パルスの方向は符号を
表わす。
双方向パルス列内のパルスの面積は、パルス幅変調若し
くはパルス振幅変調又は両者の組合せにより変えること
ができる。例えば、オフセツト周波数発生器が電圧制御
発振器又はパルス発生器である時のように、オフセツト
周波数に関する情報（即ち、ｎの値）がアナログ形態で
得られる場合は、一般にこのアナログ信号を用いて一定
幅のパルスの高さを決めるのが便利である。オフセツト
周波数に関する情報がデイジタル形態である場合は、一
般にこの情報をパルスの幅を制御するのに使用するのが
便利である。現在の目的に適したパルス幅変調の別の形
態は、各パルスを各々が同一面積を有する１個又は複数
個の副パルス、例えばクロツクパルスとして構成するこ
とにより与えられる。この場合は上述した一方向でのｎ
個のパルスの各々が（ｘ−ｎ）個の副パルスを具え、他
の方向の（ｘ−ｎ）個のパルスの各々がｎ個の副パルス
を具える。このようにこの目的のためには、双方向信号
に与えられる「パルス」という用語は、ここでは単一の
パルス又は複数個の副パルスとして理解すべきである。
補償信号の通路内に利得制御増幅器を設け、この増幅器
の利得を出力周波数の逆関数とすることが知られてい
る。このような増幅器とその関連制御回路の必要性は本
発明の一実施例では、双方向信号内のパルスの面積を出
力周波数の逆関数とすることにより除去している。これ
はパルスの面積をクロツク信号により制御し、これらの
クロツクパルスを出力周波数から導き出すことにより非
常に簡単な態様で達成できる。
図面につき本発明を詳細に説明する。
第１図は既知の形式のフエーズロツクドループ周波数合
成器（シンセサイザ）を示したものであり、これは電圧
制御可変周波数発振器VFOを具え、その出力端子が合成
器出力端子（周波数F0）を構成し、サイクルキヤンセレ
イシヨン回路、即ち「パルス吸込み」回路PSの一方の入
力端子に接続されている。「パルス吸込み」回路PSの出
力端子は調整自在の数Ｎ≧１により分周するプログラム
可能な分周器PDに接続する。分周器PDの出力端子は位相
比較器PCの第１の比較入力端子に接続すると共に、スト
ローブ回路STRのストローブ入力端子にも接続する。ス
トローブ回路STRの他方の入力端子は周波数合成器の出
力周波数レンジに対して低いレンジ内に可変周波数Fos
を有するオフセツト周波数発生器OFSの出力端子に接続
する。例えば、この周波数合成器は分周器PDにより1KHz
のステツプで調整できる1.6MHzから30MHz迄の出力周波
数レンジを有し得、可変オフセツト周波数発生器OFSは
入力因子ｎの制御の下に10Hzのステツプで可変できる0H
zから990Hz迄のレンジを有し得る。この可変オフセツト
周波数発生器は、例えば、クロツクパルス発生器CPG又
は分周器PDの出力端子からオフセツト周波数を導き出
す。但し、この接続関係は図面には示していない。この
ようにして、例えば、可変オフセツト周波数発生器OFS
は英国特許第1,447,418号の第３図に夫々RM及びD1とし
て示されているようなレート乗算器と分周器を具え、又
はこの明細書の第２図に示されているようなレート乗算
器Ｒだけを具える。代りにこのオフセツト周波数発生器
は直接アナログ又はデイジタル入力信号に応答してオフ
セツト周波数を発生することができる。
ストローブ回路STRの出力端子はパルス吸込み回路PS
「吸込み」指令入力端子に接続されると共に、利得制御
増幅器GCAを介して直流分除去回路DCRの入力端子にも接
続される。この直流分除去回路DCRの出力はアナログ積
分器INTを介して位相変調器PMの位相制御入力端子に供
給する。クロツクパルス発生器CPGは高安定度な繰り返
し速度（周波数）を有するパルスを出力し、必要とあら
ば、これらのパルスの周波数を分周器DIVで分周し、基
準周波数Fr（例えば、1000p.p.s.）を与え、これが位相
変調器PMを介して位相比較器PCの第２の比較入力端子に
供給される。位相比較器PCの出力信号は低域ループフイ
ルタLPFを介して電圧制御可変周波数発振器VFOの周波数
制御入力端子に加えられる。
フエーズロツクドループ制御回路VFO−PS−PD−PC−LPF
−VFOの動作は周知であり、ここで用いた参照符号を使
用して前記英国特許第1,447,418号明細書に記載されて
いる。簡単にいうと、比較器PCの出力信号を低域フイル
タLPFで積分し、発振器VFOの周波数を、分周器PDから比
較器PCの第１の比較入力端子に供給される信号の位相が
位相変調器PMを介して比較器PCの第２の比較入力端子に
供給される信号の位相と同じになる迄調整する。比較器
PCへ与えられる２個の入力信号の相対位相が僅かに異な
ろうとすると、比較器PCの出力信号は発振器VFOの位相
が比較器PCに与えられる２個の入力信号間の位相差がゼ
ロに下る方向にずれるように変化する。
回路の残りの部分の動作は下記の通りである。平均周波
数Fosを有するオフセット周波数発生器OFSから出る出力
パルスは、ストローブ回路STRで分周器PDの出力パルス
によりストローブされ、定まった長さの出力パルスを生
ずる。
これらの出力パルスは、第12図（前記英国特許第1,447,
418号明細書の第２図に対応）に記載のパルスFrと同じ
態様で、パルス吸込回路PSを動作させ、出力周波数Foを
Fosだけオフセットする。
即ち、第12図において示されるように、可変周波数発振
器VFOは出力信号Foを有し、その出力端は、パルス吸込
回路PSに接続されている。
パルス吸込回路は、従来より知られており、２個のパル
ス列入力を具え、他の列の各入力パルスに対して、１個
の列から１個のパルスを吸込む（減算する）回路である
と、定義されている。
また、この回路は、“パルスルージング",“パルス吸
収”あるいは“パルスブランキング回路”としても知ら
れている。
パルス吸込回路に対する入力パルス列は、それぞれFoお
よびFrのパルス繰返し周波数を有している。（ここで、
Fo＞Frであって、回路PSの出力パルスは、Fo−Frの平均
周波数を有する。） パルス吸込回路PSの出力は、プログラマブル分周器PRD
に接続されており、その出力端は、位相比較器PCと調整
アキュムレータＲに接続される。
調整アキュムレータＲの出力は、パルス吸込回路PSの制
御入力として供給される。
本発明においては、Fosは出力周波数Foを非常に微細に
制御するように選択することができる。これらのパルス
は直流分除去回路DCRに与えられるパルス信号Ａを形成
する。この直流分除去回路DCRは（例えば、直列コンデ
ンサ又は高域フイルタにより）パルス信号内の全ての直
流分を除去するか又は直流分が積分器内で引き起す全て
の飽和現象を補償する。直流分除去回路の出力信号Ｂは
アナログ積分器INTで積分され、信号Ｃを作り、この信
号Ｃが位相変調器PMで発生した位相遅延を制御するのに
使用される。
前述したように、パルス信号Ａに応答するパルス吸込み
回路PSの動作は分周器PDの出力側に現われるパルス内に
ジツタを生ずるが、このジツタは信号Ａ内のパルスが到
着したことによりパルス吸込み回路PSがパルスを吸込む
ようにさせられる度毎にパルス内の位相遅延として現わ
れる。而して、この同じパルスが回路要素DCR及びINTを
介して位相変調器PMから出力されるパルス内に対応する
位相遅延を生ずる。斯くして位相変調器PMから位相比較
器PCに与えられるパルスは分周器PDからの対応するパル
ス内のジツタ遅延とほぼ同一程度遅延させられ、ジツタ
の発振器VFOの出力周波数Foに及ぼす効果が少なくとも
ほとんどなくなる。
実際には、信号Ｃはジツタにより生ずる任意の位相遅延
を予測する値を有し、従つてこの位相遅延を補償する。
期待されるように、オフセツト周波数Fosが大きくなる
時、単位時間当りのジツタの量及びジツタを補償する信
号Ｃの勾配が大きくなる。信号Ｂの平均値な直流分が除
去されているため、ゼロであり、従つて信号Ｃはパルス
吸込み技術により引き起こされるジツタの量の関数であ
る。しかし、分周器PDへの入力側でパルスが差し引かれ
る時位相比較器PCから出力される電圧ステツプはパルス
の長さ（即ち、VFO出力周波数の１サイクル）に比例
し、それ故周波数Foに反比例する。斯くして、1.6MHzか
ら30MHzに至るレンジを有する周波数合成器の場合は、
この周波数合成器がその出力周波数レンジの一端から他
端に切り替えられた時、ジツタ補償回路で取り扱われる
信号の振幅が変化し得る。これはジツタ補正信号Ｃに不
正確さを導入する可能性があり、このため補正信号回路
内に利得制御増幅器GCAを入れ、この増幅器の利得を入
力側に周波数Foを供給される周期−アナログ変換器PAC
により制御する。このようにして、全周波数レンジに亘
つて非常に精密で正確なジツタの作用に対する補償が与
えられる。
積分器INTのアナログ出力は滑らかなランプを有するノ
コギリ波である。この波形は周波数Frの各サイクルにお
ける瞬時においてサンプリングされ、位相変調器PMの出
力位相をずらし、必要な位相補償を行う。それ故、これ
らのサンプリング瞬時の任意の変化は位相変調器PMの出
力に小さな位相誤差を生ずるだけである。
第２図は第１図の周波数合成器に基づく本発明に係る周
波数合成器（シンセサイザ）のブロツク図である。両方
の図面に共通な種々の回路ブロツクには同じ符号を与え
てある。注意すべきことは、第１図ではオフセツト周波
数発生器OFSにより行なわれた機能がパルスFr′の入力
周波数に因子n/xを乗算するレート乗算器（rate multip
lier）RMにより行なわれることである。たいていの周波
数合成器ではｘは10倍数、代表的には100であり、それ
故ｎは十進整数である。本例では、ｘの値を10と仮定す
る。ｎの値を例えば８とすると 分周器PDの出力パルスFr′からレート乗算器RMに入力さ
れる10個の入力パルス毎に、３個の出力パルスを出力す
る。また注意すべきことは、第１の周期−アナログ変換
器PACと利得制御増幅器GCAとは、固定分周器FDV、アツ
プ／ダウンモジユラス×カウンタUDC及びパルス発生器P
Gにより置き換えられていることである。第１図の直流
分除去回路DCRは第２図では高域フイルタHPFとして示さ
れている。タイミング信号発生器TSGは夫々カウンタUDC
とパルス発生器PGとに制御パルスＰ及びＳを供給する。
固定分周期FDVの機能は単に出力周波数Foを適当な値に
下げ、アツプ／ダウンカウンタUDC及びタイミング信号
発生器TSGに対するクロツクパルスFcとして役立てるに
ある。これは場合によつては不要となる。
アツプ／ダウンカウンタUDCのアツプ／ダウン計数制御
入力端子には信号Ａが与えられ、この信号Ａ内に吸込み
パルスが存在する（Ａ＝「１」）時はカウントダウンし
パルスが存在しない（Ａ＝「０」）時はカウントアツプ
するように構成する。パルス発生器PGには周波数Frでサ
ンプリングパルスを供給する。
この周波数合成器（シンセサイザ）の動作は、回路ブロ
ツクFDV,UDC,PG及びTSGの動作（以下第８〜７図につき
これを説明する）を除いて、第１図につき述べたところ
同じである。ここで、クロツク周波数Fcはサンプリング
周波数の15倍、即ち、Frの各周期内に15個のクロツクパ
ルスが存在すると仮定する。先ず第３図につき述べる
と、これは実際には直流分抑圧回路として機能する。ア
ツプ／ダウンカウンタUDCは、既知の予じめセツトでき
るアツプ／ダウンカウンタCTR、例えばフイルツプス集
積回路HEF4510を具える。このアツプ／ダウンカウンタC
TRの４個の計数出力ビツトはNORゲートNORに供給され
る。このNORゲートNORの出力端子はアツプ／ダウンカウ
ンタCTRの「計数不能」入力端子と、パルス発生器PGの
一部を計数する伝送ゲートコントローラTGCの「ストツ
プパルス」入力導線STPとに接続する。伝送ゲートコン
トローラTGCはリード線U,M及びＤの任意の一つに制御信
号を出力し、夫々８個の伝送ゲートTG1,TG2及びTG3のス
イツチングを制御する。これらの伝送ゲートは、例え
ば、フイリツプス集積回路HEF4066Bとすることができ
る。リード線Ｕ上の制御信号は伝送ゲートTG1が正の直
流電圧を高域フイルタHPFに至る出力リード線HPに接続
するようにする。リード線Ｄ上の制御信号は伝送ゲート
TG3が負の直流電圧を出力リード線HPに接続するように
し、リード線Ｍ上の制御信号は中央レールの直流電圧
（例えば、大地電位）を出力リード線HPに接続するよう
にする。後に第５図につき説明するように、伝送ゲート
TG1,TG2及びTG3の一つだけが任意の一つの瞬時において
導通（ON）状態にあることができ、従つて出力リード線
HP上の電圧は＋V,中央レール又は−Ｖにある。唯一つの
電源電圧Ｖしか得られない時は、例えば、伝送ゲートTG
1,TG2及びTG3を夫々V,V/2及び０ボルトに接続する。
タイミング信号発生器TSGはクロツクパルスFc及び周波
数Frを受取り、アツプ／ダウンカウンタCTRに至るリー
ド線Ｐ上にプリセツトパルスを出力し、伝送ゲートコン
トローラTGCに至るリード線Ｓ上にスタートパルスを出
力する。信号Ａはアツプ／ダウン指令入力端子に与えら
れる。パルス吸込み回路PSによりパルスが打消されつつ
ある時は、信号Ａが論理「１」となり、クロツクパルス
Fcに応答してアツプ／ダウンカウンタCTRがカウントア
ップするようにし、パルスが吸込まれていない時は、信
号Ａは論理「０」となり、これはアツプ／ダウンカウン
タCTRをカウントダウンさせる。
リード線Ｐ上のプリセツト信号を受取ると、アツプ／ダ
ウンカウンタCTRは値ｎに予めセツトされ、続いて信号
Ａが「０」であるか「１」であるかに依存してカウント
アツプ又はカウントダウンする。アツプ／ダウンカウン
タCTRが全部０の状態に達すると、NORゲートNORが出力
パルスを出し、この出力パルスが、伝送ゲートコントロ
ーラTGCの入力導線STPに与えられる他に、アツプ／ダウ
ンカウンタCTRが再び値ｎを予じめセツトされる迄この
カウンタCTRが更に計数を続けるのを抑える。
第４図はタイミング信号発生器TSGを詳細に示したもの
であつて、これは３個の遅延形フリツプフロツプDL1,DL
2及びDL3並びに２個のANDゲートAN1及びAN2を具える。
当業者には容易に判かるように、クロツクパルスFcの時
に信号Frが「０」になる度毎に、先ずリード線Ｐに
「１」パルスが与えられ、次のクロツクパルスの時
「１」パルスがリード線Ｓに与えられ、各パルスは１個
のクロツクパルスの期間の幅を有する。これは第６図
（ここでは周波数Fcが周波数Frの15倍である）で波形F
c,Fr,P及びＳで判かる。Frの移り目は必ずしもFcの縁と
は一致せず、従つて、一定のパルス幅を保つためには、
ＰパルスはFrの縁自体よりも後に負に向うFr縁が来る最
初の正に向うＦ縁で開始するようにする。それ故、第６
図に破線で示したように、回路のリセツト動作に関する
限り、任意のFcサイクル内のFr縁の正確なタイミングは
重要ではない。
第５図は伝送ゲートコントローラTGCを詳細に示したも
のである。スタートパルスＳは２個のANDゲートAN3及び
AN4の夫々の第１の入力端子に加えられ、信号ＡがANDゲ
ートAN3の第２の入力端子に加えられると共にインバー
タINVを介してANDゲートAN4の第２の入力端子に加えら
れる。ANDゲートAN3及びAN4の出力信号は２個のセツト
−リセツトフリツプフロツプFF1及びFF2の夫々の「セツ
ト」入力端子に与えられる。これらのフリツプフロツプ
の「リセツト」入力端子にはアツプ／ダウンカウンタUD
CからのストツプパルスSTPが供給される。フリツプフロ
ツプFF1及びFF2のＱ出力端子は夫々Ｕ及びＤ指令信号を
パルス発生器PGの夫々伝送ゲートTG1及びTG3に与える
（第３図）。２個のフリツプフロツプのＱ出力端子はAN
DゲートAN5の入力端子に接続するが、このANDゲートAN5
の出力端子はＭ指令信号をパルス発生器PG内の伝送ゲー
トTG2に与える。カウンタCTRの全部が０の状態では、信
号STPが「１」であり、これがフリツプフロツプFF1及び
FF2をリセツト状態に保つ。こうしてANDゲートAN5に２
個の「１」入力が与えられる結果信号Ｍが「１」とな
る。この時信号Ｕ及びＤは「０」であり、従つて伝送ゲ
ートTG2だけが動作し、中央レール電圧がリード線HPに
与えられる。S,A及びSTPが夫々「１」，「０」，「０」
であるとＵ＝「１」となり、HP＝＋Ｖとなる。S,A及びS
TPが夫々「１」，「１」，「０」であると、Ｄ＝「１」
となり、HP＝−Ｖとなる。
第６図につき説明するが、ここではｎ＝３及びｘ＝10と
仮定している。１サイクルがパルス吸込み回路PSにより
打消されるべき場合は信号Ａは「１」となり、打消され
るべきサイクルがない時は信号Ａは「０」となる。各
「１」パルスはFr′の一周期の持続時間を有する。蓋
し、これはFr′によりストローブされているからであ
る。Fr′はFrと同じ周期を有するが、ループがロツクさ
れている時は位相が僅かながら進んでいる。先ずＡ＝
「０」の場合を説明する。
前述したように、信号Ｐ上の「１」パルスは最大計数が
９であるアツプ／ダウンカウンタCTRにｎ＝３を予じめ
セツトし、その後で次の計数段階で全て０の状態に変え
る。アツプ／ダウンカウンタCTRを「３」に予じめセツ
トすると信号STPが「０」に向い、NORゲートNORからカ
ウンタへの計数不能入力が除かれる。次のクロツクパル
スの時パルスＳが信号Ｕを「１」にし、信号Ｍを０にす
る。この時アツプ／ダウンカウンタCTRはカウントダウ
ンし始める（信号Ａ＝０であるから）。３段階（＝ｎ）
後アツプダウンカウンタCTRが全部０の状態に達した
時、STPは「１」になり、それ故計数を停止し、Ｕを
「０」にし、Ｍを「１」にする。全動作を通じて、Ｄは
「０」にとどまる。その結果、HP上の信号は３個のクロ
ツクパルスの間大地電位から＋Ｖになり、その後は大地
電位に戻る。
斯くしてサイクルが打消されるべきでない（Ａ＝「０」
で表わす）Fr′の各期間において、信号HPはｎに正比例
する期間だけ＋Ｖになり、従つてその面積もｎに比例す
ることが判かる。レート乗算器RMもｎで制御されるか
ら、この時Fr′のｘ＝10パルスの各群において、３個の
パルスの間Ａ＝「１」となり、７個（即ち、ｘ−ｎ）の
パルスの間「０」となる。斯くして、本例では、各々が
＋Ｖ・ｎに比例する面積を有する（ｘ−ｎ）個のパルス
が存在する。
第６図はまたＡ＝「１」の場合も示している。本例でも
アツプ／ダウンカウンタCTRを計数「３」で予じめセツ
トするが、今度はFcパルスをカウントアツプしてゆく。
７個のパルスの後全て０の状態に達し、この計数期間の
間Ｕ＝「０」,M＝「０」及びＤ＝「１」となる。それ
故、７個のクロツクパルスFcの期間出力リード線HP上に
−Ｖのパルスが与えられる。このようにしてFr′のｘ＝
10時間の各群において、各々が−Ｖ・（ｘ−ｎ）に比例
する面積を有する−Ｖのｎ＝３個のパルスが存在する。
斯くして、双方向パルス列HPにおいて、中央レール電圧
に対する一方の方向の＋Ｖパルスの全面積は他方の方向
の−Ｖパルスの全面積に等しく、これはｎの値に無関係
である。
明らかに、信号M,D及びＵを夫々の伝送ゲートTG1,TG2及
びTG3に対するクロツクパルスFcをゲートするのに使用
する場合も正確に同じ結果が達成される。本例では、出
力リード線HP上の各＋Ｖパルスは３個の副パルスを具
え、各−Ｖパルスは７個の副パルスを具える。全てのク
ロツクパルスは同じ面積を有し、一方の方向での全ての
副パルスの面積の和は他方の方向での全ての副パルスの
面積の和に等しい。容易に理解できるように双方向のパ
ルス列についての今の目的に対し、このパルス列内のパ
ルスは、複数個の副パルスを具えるが、それでもパルス
と呼べる。
第７図は波形HPを小さなスケールで示し、周波数Frでの
サンプリング瞬時を縦方向の点線で示す。のこぎり波LP
Eは信号Ａによるサイクル打消しに起因する位相比較器
の出力側でのループ位相誤差を示す。サイクルが打消さ
れつつない時は、周波数Fr′は周波数Frよりも僅かに高
く、位相誤差はのこぎり波の各斜線部により示されるよ
うに直線的に上昇する。サイクルが打消される度毎に、
位相誤差は波形LPEの縦線部により示されるように下が
る。この下がる程度は、実際には、Ｎを分周器PDの分周
因子とした時360゜／（Ｎ＋n/x）である。
積分器INTに供給される双方向信号HPはFr′のｘ＝10サ
イクルの各群内に信号Ａにより打消されたサイクルに対
応するｎ＝３個の「ダウン」パルスがあることを示して
いる。積分器INTの出力は波形INTで示されているが、信
号HPの各パルスがこの波形INTにそのパルス面積に対応
する段階状の変化を与えている。注意すべきことは、サ
ンプリング瞬時において、積分器の出力レベルが誤差信
号LPEのレベルに対応することである。積分された信号I
NTは位相変調器PMの位相を変化させ、ループ位相誤差LP
Eと一致される。従つて、出力信号内の位相ジツタの効
果が除去される。本例では補償信号INTが位相変調器を
制御するのに使用されているが、代りに適当な向きで位
相比較器PCから発振器VFOに至る出力信号に加えること
もできる。
前述したように、双方向信号の平均直流レベルはオフセ
ツト周波数に無関係に一定に保たれ、理想的回路要素を
用いれば、高域フイルタHPFを設ける必要はない。しか
し、実際の活性の積分器（通常、作動演算増幅器に基づ
く）では普通積分器の入力側に小さな直流電圧と電流の
オフセツトが存在する。そして入力オフセツト電圧には
１プラス積分器の直流電圧利得の大きさを乗算され、出
力オフセツト電圧を与える。他方入力オフセツト電流に
は直流帰還インピーダンスが乗算され、更に出力オフセ
ツト電圧を与える。完全な積分器を用いて双方向電圧信
号を積分するものとすると、直流電圧利得と直流帰還イ
ンピーダンスとは共に無限大であつて、従つて出力は飽
和してしまうであろう。積分コンデンサの両端間に抵抗
を入れて漏洩を導入すれば、直流利得も直流帰還インピ
ーダンスも有限なレベルに下がる。しかし、たいていの
実際の回路では、補償信号を歪ませることなしに入力オ
フセツト電圧に起因する出力オフセツトを許容できるレ
ベル迄下げるに足る漏洩を導入することは不可能であ
る。この理由で、一般には、高域フイルタや直列コンデ
ンサを挿入しなくても周波数合成器の性能はいくつかの
目的には十分であるが、双方向電圧信号を用い、従つて
直流電圧利得がゼロである時は信号通路内に高域フイル
タ又は直列コンデンサを挿入するのが望ましい。双方向
信号が電圧信号というよりもむしろ電流である場合は、
高域フイルタを省くことができる。
また注意すべきことは、前述したように、積分器INTの
出力信号はサンプリング瞬時において一定であることで
ある。従つて、サンプリング時間のいかなる小さな変動
を何の影響も与えない。
ｘが10のまま、ｎの値が例えば１に切り替つたとする
と、波形HP内で10個のパルスの各群内に９個の「アツ
プ」パルスと１個の「ダウン」パルスとが存在すること
になる。各「アツプ」パルスは１個のクロツクパルス幅
を有し、「ダウン」パルス幅を有する。このようにし
て、１個の「アツプ」パルスの面積の和は10個のクロツ
クパルスに比例する。これはｎ＝３の場合と同じであ
り、実際はｎの任意の値につき成立する。それ故、ｎが
変わる時でもサイクル打消瞬時において補償信号に歪み
が導入されることはない。
ｎ＝０であると、オフセツト周波数はゼロであり、パル
ス吸込み回路PSにより打消されるサイクルはない。こう
なると補償すべき位相ジツタは存在せず、それ故、信号
HPは中央レール直流電圧にとどまる必要がある。この条
件は各Ｐパルスの時に、アツプ／ダウンカウンタUDCが
ｎ＝「０」により「全て０」の状態にセツトされ、信号
STPが「１」にとどまることにより満足される。今度は
これが信号Ｍを「１」に保持し、信号HPは中央レール電
位にとどまる。
上述した実施例では、パルスの面積をパルス幅変調によ
り制御している。代りに、パルス振幅変調又は両者の組
合せによりパルスの面積を制御することもできる。パル
ス振幅変調は入力値n/xがアナログ形態であるようない
くつかの場合にはパルス幅変調よりも一層便利な方法で
ある。このようにする時は、例えば、第１図のオフセツ
ト周波数源OFSは電圧制御発振器となり、この場合は発
振器への入力電圧がｎに比例し、双方向信号内の一定幅
のパルスの振幅を制御するのに使用される。このような
場合は、アツプ／ダウンカウンタUDCとパルス発生器PG
とは一定幅のパルス発生器、例えば、ワンシヨツトマル
チバイブレータとパルス振幅コントローラとにより置き
換えることができる。一定幅パルス発生器はFrの各期間
において、信号Ａのレベルに依存する符号を具える１個
のパルスを発生する。パルス振幅コントローラは第３図
に示した伝送ゲートTG1,TG2及びTG3と類似した態様で３
個の伝送ゲートを制御する。しかし、この場合は、パル
ス幅が一定であり、３個の伝送ゲートが夫々、n,o及び
−（ｘ−ｎ）ボルトに接続される。このようにして10個
のパルスの各群内に0V直流レベルに対して、各々が（ｘ
−ｎ）に比例する面積を有するｎ個の「ダウン」パルス
と、各々がｎに比例する面積を有する（ｘ−ｎ）個の
「アツプ」パルスとが存在する。
英国特許願第8208096号には、打消されるサイクルの他
に、別のサイクル（パルス）を周波数合成器の出力周波
数に悪影響を及ぼさないように下げるべき周波数に加減
算される周波数合成器が記憶されている。加減算される
パルスは注入された摂動信号を形成する。ジツタ信号補
償回路内に何等かのアンバランスが残存していると、１
個又は複数個の離散した周波数の擬似信号が生ずる。こ
の擬似信号は、実際には、摂動信号に混ぜられ、これに
より広いスペクトルに分散し、その結果無視できる程度
に低いレベルの雑音のように見える。第８図は本発明に
係る周波数合成器を与えるように修正されたこのような
周波数合成器を示す。
第８図では、第２図の回路ブロツクと対応する回路ブロ
ツクには対応する符号を与えており、同じように動作す
る。しかし、アツプ／ダウンカウンタUDC内ではNORの出
力端子とアツプ／ダウンカウンタCTRの係数不能入力端
子との間の第３図に示したような接続は、第９図に示し
たように切らねばならない。付加された回路ブロツクは
ストローブパルスFr′を供給される制御装置CDと、パル
ス加算器PAと、計数拡張器CXとである、制御装置CDは２
個の分離されたパルスP1とP2の系列を与える。各P1パル
スはパルス加算器PAをして１個のパルス（サイクル）を
周波数Foに加えしめ、各P2パルスはパルス吸込み回路PS
をして１個のパルスを打消させる。Fr′の各期間に１個
のパルスの割合でほぼ等しい数のP1パルスとP2パルスと
が発生させられ、時間平均をとると制御装置CDからの制
御信号の結果正味の位相誤差は入つて来ず、このプロセ
スが積分さるべきパルス列の直流レベルに悪影響を及ぼ
すことはない。斯くして周波数オフセツトｎは依然とし
て前述したように直流レベル内の任意の変動を抑圧する
のに十分な情報である。しかし、２個の場合、即ちパル
スが差し引かれない場合と１個のパルスが差し引かれる
場合とだけを考える代りに、今度は４通りの場合を考え
ねばならない。蓋し、制御装置CDは周波数Fr′の各期間
において、別の１個のパルスを差し引くべきようにした
り、１個のパルスを加えるべきようにするからである。
加算されたパルスで表現すれば、これらの４通りの場合
は斯くして＋1,0,−１及び−２パルスとなる。これは
「＋１」と「−２」の場合に積分さるべきパルスの面積
を「０」と「−１」の場合の面積よりも１出力サイクル
の付加的位相補正を生ずる量だけ大きくすることにより
考慮に入れる必要がある。この量は「０」の場合のパル
スの面積と「−１」の場合のパルスの面積との和に等し
い。これらの面積の和はｎ＋（ｘ−ｎ）に比例するか
ら、加えられる面積はｘに比例することになり、計数拡
張器CXはアツプ／ダウンカウンタUDCをして「＋１」の
場合と「−２」の場合にｘの付加的フルカウンタを行な
わしめねばならない。
第２図につき説明したように、パルス吸込み回路PSによ
り差し引かれるべきパルスがない時は信号Ａは「０」で
あり、１個のパルスを差し引くべき時は「１」である。
４通りの場合は下表のように要約されるが、ここで信号
Ｃは信号ＡとＢとから導びかれるものであり、２個の新
しい場合の各々で「１」となり、この時計数はｘだけ拡
張する必要がある。
計数拡張器CXの実用的な実施例を第８図の回路ブロツク
UDC,TSG及びPGとの接続関係と共に第９図に示す。また
関連する波形を第10図に示す。
計数拡張器CXは排他的論理和ゲームEXと、２個のインバ
ータIN1及びIN2と、３個のANDゲートAN6,AN7及びAN8
と、クロツク付き遅延形フリツプフロツプDEL（これは
セツト入力端子とクリア入力端子とを有する）とから成
る。排他的論理和ゲートEXは信号ＡとＢとから表に示し
たような信号Ｃを導き出す。２個のインバータIN1及びI
N2と、２個のANDゲートAN6及びAN7と、フリツプフロツ
プDELとは周知の予じめセツトできる１ビツトカウンタ
を構成し、ここにおいて信号Ｐが予じめセツトするロー
ド指令として働らく。カウンタUDCの「全部０」の出力Z
1はNORゲートNORからインバータIN2を介してフリツプフ
ロツプDELのクロツク入力端子CKに供給されると共に、A
NDゲートAN8の一方の入力端子に供給される。ANDゲート
AN8の他方の入力端子はフリツプフロツプDELのＱ出力端
子に接続する。この接続線上の信号Z2はフリツプフロツ
プにビツトが保持されていない時「１」となる。この回
路の動作は第10図から判かるが、この第10図において波
形CXは計数拡張器CXの出力信号であり、これは第６図に
示したストツプ信号STPと同じ機能を有する。パルス発
生器PGからの出力パルスは持続時間において｛ｘ＋（ｘ
−１）｝Fcサイクル迄上昇することがあるから、周波数
Fcは少なくとも周波数Frの2x倍である必要がある。本例
では、ｘ及びｎを再び夫々10及び３として、Fc＝24Frと
する。周波数Fcは第10図には示していない。
第10図の左半分は夫々回路ブロツクPS及びPAで信号Ａ＝
「１」が１個のパルスを差し引かせ、信号Ｂ＝「０」が
１個のパルスを加えるべきことを意味する場合を示す。
この場合は表の第２行に示されている。信号Ｐ及びＳは
第６図につき述べたところと同じである。Ｃ＝「０」及
びZ1＝「０」でＰが「１」になると、ANDゲートAN7が導
通状態になり、Z2が「１」になる。アツプ／ダウンカウ
ンタUDCにはｎ＝３をロードしておき、クロツクパルスF
cの制御の下に「全てが０」の状態迄カウントダウンし
てゆく。従つて、３個のクロツクパルスの後は信号Z1が
「１」になる。これによりANDゲートAN8が導通状態にな
り、その出力信号CXは「１」になる。そしてこれにより
パルス発生器PGから出力パルスHPが出力されるのが終了
する。１個のパルスが加えられると共にまた差し引かれ
ているから、正味の効果は０であり、位相誤差は導入さ
れてはいない。このようにして信号HP内の「アツプ」パ
ルスはｎ＝３クロツクパルスの持続時間を有し、これは
パルスが差し引かれない第６図の左側につき前述したと
ころ同じである。
第10図の右側は信号Ａ＝「０」のためパルス吸込み回路
PSでパルスが差し引かれず、信号Ｂ＝「０」が再びパル
ス加算器PAで１個のパルスを付加すべきことを意味する
場合を示す。これは表の第１行に示されている。信号Ｃ
は「１」であり、それ故ANDゲートAN6は次のＰパルスで
導通状態になる。こうなるとフリツプフロツプDELがセ
ツトされ、信号Z2が「０」になる。アツプ／ダウンカウ
ンタUDCは再びｎ＝３から「全部０」の状態迄カウント
するがANDゲートAN8はZ2＝「０」により閉塞させられて
いる。Z1パルスの終りにおいて、（インバータIN2のた
めフリツプフロツプDELのクロツク入力端子CKが「１」
になり、Ｄ入力端子にかかつている信号Z2＝０がフリツ
プフロツプDELをクリアし、その結果信号Z2が「１」に
なる。ストツプパルスCXはパルス発生器PGに加えられ
ず、HP信号は１にとどまる。ｘ＝10パルスの別の計数の
後、アツプ／ダウンカウンタUDCは再び「全て０」の状
態に達し、Z1信号が再び「１」になる。それ故、ANDゲ
ートAN8が導通状態になり、導通したCXパルスがHP信号
を終了させる。それ故このHP信号はｘ＋ｎ＝13クロツク
パルスの持続時間を有する。
第10図の最右端では信号Ｂが「１」になり、他方信号Ａ
が「０」にとどまつているが、この場合は表の第３行に
与えられている。Ｂ＝「１」であるから、積分器への出
力HPパルスは図示したように「ダウン」パルスである。
前述したところからこの「ダウン」パルスの持続時間は
ｘ−ｎ＝７クロツクパルスであることを理解できよう。
表の最下行に示されたＡ＝「１」,B＝「１」の場合はHP
パルスは持続時間が2x−ｎ＝17クロツクパルスの「ダウ
ン」パルスである。
第11図は直接形の周波数合成器を示したものであつて、
ここでは出力周波数Foが直接クロツクパルス発生器CPG
の出力端子からプログラム可能な分周器DIVとレート乗
算器RMとを具える周波数減小装置を介して導びかれる。
レート乗算器RMはｘパルスから成る各群内の（ｘ−ｎ）
個のパルスを打消すことによる因子n/xを周波数Frに乗
算し、一層低い周波数 を供給する。
レート乗算器RMの出力は単一周期遅延装置DLを介して電
圧ランプ（ramp）発生器RGのスタート入力端子に供給さ
れる。電圧ランプ発生器RGの出力は、例えば、差動演算
増幅器を具えるアナログ比較器COMの非反転入力端子
（＋）に供給される。このアナログ比較器COMの出力が
周波数合成器の出力周波数Foを構成すると共に、また電
圧ランプ発生器RGのリセツト入力端子にも供給される。
ジツタ補償信号回路は、タイミング信号発生器TSGと、
アツプ／ダウンカウンタUDCと、パルス発生器PGと、積
分器INTとを具える。そして積分器INTの出力がn/xによ
り決まる除算因子を具える振幅除算器DVに供給される。
ここでｘは任意の特定の周波数合成器に対して一定であ
るから、振幅除算器DVは振幅をｎで除算するだけで十分
である。振幅除算器DVの出力はアナログ加算器SUMの一
方の入力端子に供給される。アナログ加算器SUMの他方
の入力端子には一定レベル「１」が供給される。アナロ
グ加算器SUMの出力端子をアナログ比較器COMの反転入力
端子（−）に接続する。
この回路の動作は下記の通りである。
レート乗算器RMの出力パルスは入力パルスFrと同期がと
られている。しかし、レート乗算器でのパルス打消しに
より、出力パルスは同じ周波数の均等に間隔をとつたパ
ルス列に対して位相ジツタを有する。残りの回路の目的
は、レート乗算器の出力と上記の均等に間隔をとつたパ
ルス列との間の位相誤差を計算し、これによりジツタ誤
差を除去するにある。位相誤差の関数であるアナログ信
号はレート乗算器RMの出力Frmから前に第２図ないし第
５図につき述べたのと同じ態様で回路ブロツクTSG,UDC,
HPF及びINTにより導びかれる。クロツクパルス周波数Fc
は、カウンタUDCがFr,Fc≧x,Frの各期間においてFcの
（ｘ−１）個のパルスをカウントアツプしなければなら
ないという条件をつけて、例えばクロツクパルス発生器
CPGから導びくことができる。
積分器INTから出力される積分された双方向補償信号の
振幅が振幅除算器DVでｎにより除算される。こうすると
振幅除算器DVのアナログ信号は、均等に間隔をとつたパ
ルス列を生ずるためにレート乗算器の出力で要求される
時間の進みに比例する。しかし、電圧ランプ発生器RGと
比較器COMとはレート乗算器RMの出力パルスを遅らせる
だけであるから、振幅除算器DVの出力値をパルスの１個
の全体の期間（「１」）を表わすアナログ電圧だけオフ
セツトする必要がある。これはアナログ加算器SUMによ
り行なわれる。
均等に間隔をとつた出力パルスの作り方は下記の通りで
ある。レート乗算器RMからの出力パルスは遅延装置DLに
より１個のクロツク周期Frだけ遅延させられ、アナログ
積分過程を行なう時間をかせぐ。次に、この遅延させら
れたパルスは電圧ランプ発生器RGのスタート入力端子に
加えられ、電圧ランプ発生器RGがランプ電圧（ramp vol
tage）を比較器COMの非反転入力端子（＋）に至る出力
端子に生ずる。必要とされる遅延に比例する電圧がアナ
ログ加算器SUMからアナログ比較器COMの反転入力端子
（−）に供給される。ランプ電圧がこの遅延電圧に達し
た時、比較器の出力は高くなり、また反転入力端子を介
して電圧ランプ発生器をリセツトする。このようにして
周波数合成器の出力は比較器COMからの非常に短い出力
パルスから成る。またレート乗算器からの出力は同じよ
うに正確な夫々の量だけ遅延させられ、比較器の出力側
には均等に間隔をとつた周波数 の列が得られる。
アナログ加算器SUM,電圧ランプ発生器RG及び比較器COM
は一つになつてプログラム可能な遅延発生器を構成し、
この遅延発生器が振幅除算器DVからの補償信号により、
遅延発生器の出力パルスが夫々生起の間隔が均等になる
ように制御される。
振幅除算器DVは、例えば、1/nでプログラムされている
乗算するデイジタル−アナログ変換器とすることができ
る。当業者には自明であるように、振幅除算器DVの機能
は補償信号の振幅をｎで除算するにあり、従つて補償ル
ープPG−HPF−INT−SUM−COM内の任意の点に置くことが
できる。これはまた、例えば、アツプ／ダウンカウンタ
UDCに与えられるクロツク周波数にｎを乗算することに
よりパルス符号回路内に入れることもできる。
【図面の簡単な説明】
第１図は既知の周波数合成器（シンセサイザ）のブロツ
ク図、 第２図は本発明に係る周波数合成器の第１の実施例のブ
ロツク図、 第３図は第２図のブロツクUDC及びPGの詳細を示すブロ
ツク図、 第４図は第２図のブロツクTSGの詳細を示すブロツク
図、 第５図は第３図のブロツクTGCの詳細を示すブロツク
図、 第６図及び第７図は第２図の周波数合成器の動作時の種
々の波形を示す波形図、 第８図は本発明に係る周波数合成器の第２の実施例のブ
ロツク図、 第９図は第８図のブロツクCX周辺の詳細なブロツク図、 第10図は第８図の周波数合成器の動作時の種々の波形を
示す波形図、 第11図は本発明に係る周波数合成器の第３の実施例のブ
ロック図、 第12図は従来形の周波数合成器のブロック図である。 VFO……電圧制御可変周波数発振器 PS……パルス吸込み回路 PD……分周器、PC……位相比較器 STR……ストローブ回路 OFS……オフセツト周波数発生器 CPG……クロツクパルス発生器 GCA……利得制御増幅器、DCR……直流分除去回路 PM……位相変調器、DIV……分周器 LPF……低域ループフイルタ INT……アナログ積分器 PAC……周期−アナログ変換器 RM……レート乗算器、FDV……固定分周器 UDC……アツプ／ダウンカウンタ PG……パルス発生器 TSG……タイミング信号発生器 CTR……予じめセツトできるアツプ／ダウンカウンタ TGC……伝送ゲートコントローラ STP……「ストツプパルス」入力導線 TG……伝送ゲート DL……遅延形フリツプフロツプ FF……セツト−リセツトフリツプフロツプ CD……制御装置、PA……パルス加算器 CX……計数拡張器 DEL……クロツク付き遅延形フリツプフロツプ DL……単一周期遅延装置 RG……電圧ランプ発生器 COM……アナログ比較器 DV……振幅除算器、SUM……アナログ加算器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】基準周波数発生器（CPG,DIV）と、その出
    力側に結合された入力端子を有し、周波数Frの基準周波
    数信号からこの周波数信号に対する特定の割合の周波数
    を有する出力信号を取出す周波数制御回路（VFO,LPF,P
    S,PD,PC）とを具え、この周波数制御回路は周波数制御
    可能な発振器（VFO）と、可変周波数減少手段（PS,PD）
    とを具え、この可変周波数減少手段は、所定の周波数Fr
    のｘ個のパルスの各群に対し、ｎ個のパルスを生じ、ｎ
    をｘより小さい任意の整数として可変オフセット周波数
    （n/x）Frを与えるように配列されているオフセット周
    波数発生器からの出力信号に応答して周波数減少手段に
    より減少すべき周波数の少なくとも１サイクルを打消す
    サイクル打消回路を具え、前記周波数制御可能な発振器
    （VFO）は前記周波数制御回路の出力側に結合されると
    ともに前記可変周波数減少手段（PS,PD）の入力側に結
    合された出力端子を有し、さらに前記周波数制御回路は
    その入力側に結合された第１入力端子、前記周波数減少
    手段の出力側に結合された第２入力端子および前記周波
    数制御可能な発振器（VFO）の周波数制御入力端子に結
    合された出力端子を有する位相比較器（PC）を具え、他
    に前記周波数制御回路に存在し位相ジッタを含む信号に
    結合された入力端子を有するジッタ補償信号回路（HPF,
    INT）を具え、このジッタ補償信号回路の出力側を周波
    数制御可能な発振器の制御入力に結合し、周波数制御可
    能な発振器の出力を位相ジッタ補償信号で直接変調する
    か、あるいは前記出力側を位相変調器（PM）の変調入力
    に結合し、位相比較器の入力信号の１つを変調して、周
    波数制御可能な発振器の出力信号を位相ジッタ補償信号
    で間接的に変調する如くした周波数合成器において、前
    記ジッタ補償信号回路はその入力側に結合された入力端
    子および前記アナログ積分器に入力側に結合された出力
    端子を有するパルス発生手段（UDC,PG）を具え、このパ
    ルス発生手段は、所定直流レベルに対し極性が逆の値を
    推定し得るとともにサイクル打消しが生ずる各周期に亘
    り前記第１の極性の直流レベルに対する平均値を有する
    とともにサイクル打消しが生じない各周期に亘り前記第
    １の極性とは逆の第２の極性の直流レベルに対する平均
    値を有する双方向信号を発生するように配列し、前記直
    流レベルに対する前記双方向信号の平均値が零となるよ
    うにしたことを特徴とする周波数合成器。
  2. 【請求項２】前記双方向信号が前記の所定の直流レベル
    に対し双方向のパルス列から成り、各Fr周期に１個のパ
    ルスが生ずるように構成されている特許請求の範囲第１
    項記載の周波数合成器。
  3. 【請求項３】双方向パルス列内のパルスが一定の振幅を
    有し、各Fr周期に亘る平均値がパルス幅を変えることに
    より制御されることを特徴とする特許請求の範囲第２項
    記載の周波数合成器。
  4. 【請求項４】任意のFr周期に亘る双方向信号の積分が出
    力周波数の逆関数であることを特徴とする特許請求の範
    囲第１項ないし第３項の何れか１項に記載の周波数合成
    器。
  5. 【請求項５】前記周波数減少手段が更に、オフセット周
    波数発生器からの前記入力パルスにより打消されるべき
    任意のサイクルに独立に、減少すべき周波数にサイクル
    を加えたり、この周波数からサイクルを差引いたりし、
    その際加えられるサイクルの平均個数を差引かれるサイ
    クルの平均個数にほぼ等しくし、また前記サイクルが加
    えられたり差引かれたりする周波数Frの各周期内でこの
    Fr周期に亘る双方向信号の平均値がｘに比例する量だけ
    増加する手段を設けたことを特徴とする特許請求の範囲
    第１項ないし第４項の何れか１項に記載の周波数合成
    器。
  6. 【請求項６】基準周波数発生器（CPG,DIV）と、これに
    結合され、前記基準周波数信号から入力信号の周波数に
    対し特定の割合の周波数を有する出力信号を取出す周波
    数制御回路（RM,DL,RG,SUM,COM）とを具え、前記周波数
    制御回路の入力側からその出力側に至る信号通路には位
    相変調器（DL,RG,SUM,COM）および可変周波数減少手段
    （RM）の縦続接続部を具え、この位相変調器は、単周期
    によって周波数分周出力を遅延させる単周期遅延手段
    （DL）と 単周期遅延手段の出力に結合された入力を有するリセッ
    ト可能ランプ発生手段と、ランプ発生手段の出力に結合
    された入力信号端子と、変調入力端子と、前記リセット
    可能ランプ発生手段をリセットするとともに出力信号を
    出力する出力端子を有する比較器、とを有し、この可変
    周波数減少手段は、所定の周波数Frのｘ個のパルスの各
    群に対し、ｎ個のパルスを生じ、ｎをｘより小さい任意
    の整数として可変オフセット周波数（n/x）Frを与える
    ように配列されているオフセット周波数発生器からの出
    力信号に応答して周波数減少手段により減少すべき周波
    数の少なくとも１サイクルを打消すサイクル打消回路
    （RM）を具え、他に前記周波数制御回路に存在し位相ジ
    ッタを含む信号に結合された入力端子を有するジッタ補
    償信号回路（UDC,INT）を具え、このジッタ補償信号回
    路の出力側をこれにより測定された位相ジッタ信号に符
    号が逆の位相ジッタ信号により前記位相変調器の入力信
    号を変調する位相変調器の変調入力端子に結合し、前記
    ジッタ補償信号回路はその出力側に結合された出力端子
    を有するアナログ積分器（INT）を具えるようにした周
    波数合成器において、前記ジッタ補償信号回路はその入
    力側に結合された入力端子および前記アナログ積分器
    （INT）の入力側に結合された出力端子を有するパルス
    発生手段（UDC,PG）を具え、このパルス発生手段は、所
    定直流レベルに対し極性が逆の値を推定し得るとともに
    サイクル打消しが生ずる各周期に亘り前記第１の極性の
    直流レベルに対する平均値を有するとともにサイクル打
    消しが生じない各周期に亘り前記第１の極性とは逆の第
    ２の極性の直流レベルに対する平均値を有する信号を発
    生するように配列し、前記直流レベルに対する前記信号
    の平均値が零となるようにしたことを特徴とする周波数
    合成器。
  7. 【請求項７】前記双方向信号が前記の所定の直流レベル
    に対し双方向のパルス列から成り、各Fr周期に１個のパ
    ルスが生ずるように構成されている特許請求の範囲第６
    記載の周波数合成器。
  8. 【請求項８】双方向パルス列内のパルスが一定の振幅を
    有し、各Fr周期に亘る平均値がパルス幅を変えることに
    より制御されることを特徴とする特許請求の範囲第７項
    記載の周波数合成器。
  9. 【請求項９】任意のFr周期に亘る双方向信号の積分が出
    力周波数の逆関数であることを特徴とする特許請求の範
    囲第６項ないし第８項の何れか１項に記載の周波数合成
    器。
  10. 【請求項１０】前記周波数減少手段が更に、オフセット
    周波数発生器からの前記入力パルスにより打消されるべ
    き任意のサイクルに独立に、減少すべき周波数にサイク
    ルを加えたり、この周波数からサイクルを差引いたり
    し、その際加えられるサイクルの平均個数を差引かれる
    サイクルの平均個数にほぼ等しくし、また前記サイクル
    が加えられたり差引かれたりする周波数Frの各周期内で
    このFr周期に亘る双方向信号の平均値がｘに比例する量
    だけ増加する手段を設けたことを特徴とする特許請求の
    範囲第６項ないし第９の何れか１項に記載の周波数合成
    器。
JP58206929A 1982-11-05 1983-11-05 周波数合成器 Expired - Lifetime JPH0767084B2 (ja)

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