JPH0766298A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0766298A JPH0766298A JP5215393A JP21539393A JPH0766298A JP H0766298 A JPH0766298 A JP H0766298A JP 5215393 A JP5215393 A JP 5215393A JP 21539393 A JP21539393 A JP 21539393A JP H0766298 A JPH0766298 A JP H0766298A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 キャパシタの占有面積を増加することなく、
キャパシタ容量を増加する。 【構成】 トレンチキャパシタ形成に際し、第１及び第
２のマスク材を用いることにより、トレンチ内部に半導
体柱を形成する。 【効果】 キャパシタの占有面積を増加させることな
く、かつトレンチを深くすることなくキャパシタ容量を
増大させることができる。
キャパシタ容量を増加する。 【構成】 トレンチキャパシタ形成に際し、第１及び第
２のマスク材を用いることにより、トレンチ内部に半導
体柱を形成する。 【効果】 キャパシタの占有面積を増加させることな
く、かつトレンチを深くすることなくキャパシタ容量を
増大させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、キャパシタの形成方法に関する。
に係わり、特に、キャパシタの形成方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩、特に微細加工
技術の進歩により、メモリに代表される大規模半導体集
積回路では、素子の微細化と高密度化により、所望の素
子特性を得ることが難しくなっている。例えばＤＲＡＭ
（ダイナミック ランダム アクセス メモリ）等のメ
モリでは、前述した素子の微細化と高密度化に従って、
充分なキャパシタ容量が得ずらくなっている。充分なキ
ャパシタ容量を得るに、例えばトレンチ型と呼ばれる構
造にしてキャパシタ面積を大きくするという工夫が成さ
れている。トレンチ型と呼ばれるキャパシタを形成する
方法として、従来、図８（ａ）〜（ｃ）の工程断面図に
示す如き方法が提案されている。
技術の進歩により、メモリに代表される大規模半導体集
積回路では、素子の微細化と高密度化により、所望の素
子特性を得ることが難しくなっている。例えばＤＲＡＭ
（ダイナミック ランダム アクセス メモリ）等のメ
モリでは、前述した素子の微細化と高密度化に従って、
充分なキャパシタ容量が得ずらくなっている。充分なキ
ャパシタ容量を得るに、例えばトレンチ型と呼ばれる構
造にしてキャパシタ面積を大きくするという工夫が成さ
れている。トレンチ型と呼ばれるキャパシタを形成する
方法として、従来、図８（ａ）〜（ｃ）の工程断面図に
示す如き方法が提案されている。
【０００３】１６ＭＤＲＡＭを例にとり、以下、図８
（ａ）〜（ｃ）について説明を行なう。まず、図８
（ａ）に示すように、シリコン基板２１上にシリコン基
板のエッチング時のマスクの役目をなす酸化シリコン膜
２２をＣＶＤ法により４〜５０００オングストローム程
度形成した後、キャパシタ（トレンチ）部２０を形成す
べき領域上の酸化シリコン膜２２の部分（０．６μｍ×
０．６μｍ程度）をフォトレジストパターン２３を用い
て選択的にエッチングする（図８（ｂ））。その後フォ
トレジストパターン２３を剥離した後、シリコン基板２
１を前記パターニングされた酸化シリコン膜２２をマス
クに用いて３〜５μｍ程度エッチングしトレンチ２０ａ
を形成する。その際、選択性の問題から、フォトレジス
トを使用する事は出来ず、その為用いたマスク材として
の酸化シリコン膜２２もエッチングされ膜厚は減少して
いる（図８（ｃ））。その後、上記酸化シリコン膜２２
を剥離した後、キャパシタ絶縁膜をトレンチ内部に形成
する。
（ａ）〜（ｃ）について説明を行なう。まず、図８
（ａ）に示すように、シリコン基板２１上にシリコン基
板のエッチング時のマスクの役目をなす酸化シリコン膜
２２をＣＶＤ法により４〜５０００オングストローム程
度形成した後、キャパシタ（トレンチ）部２０を形成す
べき領域上の酸化シリコン膜２２の部分（０．６μｍ×
０．６μｍ程度）をフォトレジストパターン２３を用い
て選択的にエッチングする（図８（ｂ））。その後フォ
トレジストパターン２３を剥離した後、シリコン基板２
１を前記パターニングされた酸化シリコン膜２２をマス
クに用いて３〜５μｍ程度エッチングしトレンチ２０ａ
を形成する。その際、選択性の問題から、フォトレジス
トを使用する事は出来ず、その為用いたマスク材として
の酸化シリコン膜２２もエッチングされ膜厚は減少して
いる（図８（ｃ））。その後、上記酸化シリコン膜２２
を剥離した後、キャパシタ絶縁膜をトレンチ内部に形成
する。
【０００４】ここで、前述したように集積度が上がるに
従い、トレンチの間口が小さくなるため、キャパシタ容
量を確保するため、トレンチの深さを更に深くする必要
があるという問題があった。
従い、トレンチの間口が小さくなるため、キャパシタ容
量を確保するため、トレンチの深さを更に深くする必要
があるという問題があった。
【０００５】
【発明が解決しようとする課題】このように従来の方法
では、微細化に伴い充分なキャパシタ容量を得る為には
トレンチ深さを更に深くする必要があった。本発明では
同じ加工寸法でかつ、同じトレンチ深さとしてもキャパ
シタ容量を大幅に増加させる事ができ、放射線対策など
に有効であり、信頼性の高い半導体装置を提供すること
を目的とする。
では、微細化に伴い充分なキャパシタ容量を得る為には
トレンチ深さを更に深くする必要があった。本発明では
同じ加工寸法でかつ、同じトレンチ深さとしてもキャパ
シタ容量を大幅に増加させる事ができ、放射線対策など
に有効であり、信頼性の高い半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】そこで本発明では、トレ
ンチ形成のための半導体基板のエッチング前に、エッチ
ングマスクの開口パターン内部に別のマスクパターンを
自己整合的に更に形成する。
ンチ形成のための半導体基板のエッチング前に、エッチ
ングマスクの開口パターン内部に別のマスクパターンを
自己整合的に更に形成する。
【０００７】
【作用】上記工程によれば、従来のトレンチ形状の中に
凸状の半導体柱を形成し、キャパシタ面積を増大でき、
リソグラフィによる加工可能な寸法以下の形状を持つト
レンチ型キャパシタを形成する事ができる。
凸状の半導体柱を形成し、キャパシタ面積を増大でき、
リソグラフィによる加工可能な寸法以下の形状を持つト
レンチ型キャパシタを形成する事ができる。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照しつつ
詳細に説明する。この方法は、図１乃至図７にその製造
工程図を示すように、キャパシタが形成される領域上の
酸化シリコン膜１２の部分１０を開孔したのち、シリコ
ン基板１１をエッチングする際にマスク材と成り得るシ
リコン窒化膜１５を図６の如くに形成する事により、ト
レンチの内部に凸状のシリコン柱を形成することを特徴
とするものである。
詳細に説明する。この方法は、図１乃至図７にその製造
工程図を示すように、キャパシタが形成される領域上の
酸化シリコン膜１２の部分１０を開孔したのち、シリコ
ン基板１１をエッチングする際にマスク材と成り得るシ
リコン窒化膜１５を図６の如くに形成する事により、ト
レンチの内部に凸状のシリコン柱を形成することを特徴
とするものである。
【０００９】まず、図１に示すように、従来例の方法と
同様に、シリコン基板１１上にＣＶＤ法等により酸化シ
リコン膜１２を膜厚４０００〜６０００オングストロー
ム形成した後、フォトレジスト１３を用いて選択的にエ
ッチングを行い、キャパシタ部となる部分１０の領域上
（０．６μｍ×０．６μｍ程度）を開孔する。その後、
フォトレジストは剥離する。
同様に、シリコン基板１１上にＣＶＤ法等により酸化シ
リコン膜１２を膜厚４０００〜６０００オングストロー
ム形成した後、フォトレジスト１３を用いて選択的にエ
ッチングを行い、キャパシタ部となる部分１０の領域上
（０．６μｍ×０．６μｍ程度）を開孔する。その後、
フォトレジストは剥離する。
【００１０】次いで、図２に示すように多結晶シリコン
膜１４をＣＶＤ法により、膜厚１０００〜２０００オン
グストローム形成したのち、異方性エッチングによりエ
ッチングを行うことで、図３のように多結晶シリコン膜
１４ａを開孔部１０の側壁にのみ残置せしめる。
膜１４をＣＶＤ法により、膜厚１０００〜２０００オン
グストローム形成したのち、異方性エッチングによりエ
ッチングを行うことで、図３のように多結晶シリコン膜
１４ａを開孔部１０の側壁にのみ残置せしめる。
【００１１】そして、図４のようにシリコン基板１１を
エッチングする際のマスク材と成り得る、例えば、窒化
シリコン膜１５を膜厚１００００オングストローム程
度、ＣＶＤ法等により形成する。
エッチングする際のマスク材と成り得る、例えば、窒化
シリコン膜１５を膜厚１００００オングストローム程
度、ＣＶＤ法等により形成する。
【００１２】次に、前記窒化シリコン膜１５をエッチン
グすることにより、図５のように前記開孔部１０内の側
壁に形成されている多結晶シリコン膜１４ａ内に前記窒
化シリコン膜１５が埋め込まれた形となり、前記多結晶
シリコン膜１４の上部は露出した状態とする。
グすることにより、図５のように前記開孔部１０内の側
壁に形成されている多結晶シリコン膜１４ａ内に前記窒
化シリコン膜１５が埋め込まれた形となり、前記多結晶
シリコン膜１４の上部は露出した状態とする。
【００１３】その後、図６のように前記多結晶シリコン
膜１４を、窒化シリコン膜１５との選択比の高い条件で
等方性エッチング等により除去し、シリコン基板１１を
露出させる。
膜１４を、窒化シリコン膜１５との選択比の高い条件で
等方性エッチング等により除去し、シリコン基板１１を
露出させる。
【００１４】次いで、酸化シリコン膜１２及び窒化シリ
コン膜１５をマスクとしてシリコン基板１１をＲＩＥ等
の方向性エッチングによりエッチングし、深さ３〜５μ
ｍのトレンチを形成する。
コン膜１５をマスクとしてシリコン基板１１をＲＩＥ等
の方向性エッチングによりエッチングし、深さ３〜５μ
ｍのトレンチを形成する。
【００１５】ここで、形成されるトレンチは、窒化シリ
コン膜１５のマスクの存在によって、トレンチの略中央
にシリコン柱が形成された構造となっている。この際マ
スク材となった酸化シリコン膜１２及び窒化シリコン膜
１５はエッチングされ膜厚は薄くなる、もしくはなくな
っている。その後トレンチ内に高誘電体膜等からなるキ
ャパシタ絶縁膜及びキャパシタ電極を形成し、キャパシ
タを形成する。
コン膜１５のマスクの存在によって、トレンチの略中央
にシリコン柱が形成された構造となっている。この際マ
スク材となった酸化シリコン膜１２及び窒化シリコン膜
１５はエッチングされ膜厚は薄くなる、もしくはなくな
っている。その後トレンチ内に高誘電体膜等からなるキ
ャパシタ絶縁膜及びキャパシタ電極を形成し、キャパシ
タを形成する。
【００１６】このようにして形成されたトレンチ構造で
は、間口は従来と同じであっても、キャパシタ面積は従
来トレンチ側壁の他、シリコン柱の側壁でも容量をかせ
げるのでと比べ約２倍以上となり、必要とするキャパシ
タ容量を容易に得る事ができる。
は、間口は従来と同じであっても、キャパシタ面積は従
来トレンチ側壁の他、シリコン柱の側壁でも容量をかせ
げるのでと比べ約２倍以上となり、必要とするキャパシ
タ容量を容易に得る事ができる。
【００１７】また、図６における窒化シリコン膜１５の
膜厚を薄膜化することにより図７におけるトレンチ内の
凸部の高さを制御する事が可能であり、キャパシタ電極
を形成する際の平坦性を良くする事ができる。
膜厚を薄膜化することにより図７におけるトレンチ内の
凸部の高さを制御する事が可能であり、キャパシタ電極
を形成する際の平坦性を良くする事ができる。
【００１８】
【発明の効果】以上説明してきたように、本発明によれ
ば、従来に比べキャパシタとなる部分の面積を増やすこ
と無く、かつトレンチ深さを深くすること無く、キャパ
シタ容量を容易に増大させる事ができ、微細化，高密度
化されても所望のキャパシタ容量を得ることが可能であ
る。
ば、従来に比べキャパシタとなる部分の面積を増やすこ
と無く、かつトレンチ深さを深くすること無く、キャパ
シタ容量を容易に増大させる事ができ、微細化，高密度
化されても所望のキャパシタ容量を得ることが可能であ
る。
【図１】 本発明の実施例の半導体装置の製造工程を示
す断面図。
す断面図。
【図２】 同上。
【図３】 同上。
【図４】 同上。
【図５】 同上。
【図６】 同上。
【図７】 同上。
【図８】 従来例の半導体装置の製造工程を示す断面
図。
図。
１０ キャパシタ部 １１ シリコン基板 １２ 酸化シリコン膜 １３ フォトレジスト １４ 多結晶シリコン膜 １５ 窒化シリコン膜 １６ トレンチ部 ２０ キャパシタ部 ２１ シリコン基板 ２２ 酸化シリコン膜 ２３ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (1)
- 【請求項１】 半導体基板上に、半導体基板をエッチン
グし、トレンチを形成するための第１のマスク材を形成
する工程と、 前記トレンチの形成予定領域上の第１のマスク材を選択
的にエッチングし、開口を形成する工程と、前記第１の
マスク板と異なる材料からなる膜を形成する工程と、 異方性エッチングにより、前記エッチングされた酸化シ
リコン膜の側壁に前記膜を残置する工程と、さらに、前
記開口に第１のマスク材と同じもしくは異なる材料の第
２のマスク材を埋め込み形成する工程と、前記の側壁に
形成された膜を第１及び第２のマスク材に対して選択的
にエッチングする工程と、 前記第１及び第２のマスク材をマスクとして、半導体基
板をエッチングし、トレンチを形成する工程と、 その後、キャパシタ絶縁膜及びキャパシタ電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215393A JPH0766298A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215393A JPH0766298A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766298A true JPH0766298A (ja) | 1995-03-10 |
Family
ID=16671577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5215393A Pending JPH0766298A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306204A (ja) * | 1996-09-16 | 2008-12-18 | Internatl Business Mach Corp <Ibm> | 基板内に高静電容量の記憶ノード構造を製造するための方法、及び高静電容量の記憶ノードを有する基板 |
-
1993
- 1993-08-31 JP JP5215393A patent/JPH0766298A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306204A (ja) * | 1996-09-16 | 2008-12-18 | Internatl Business Mach Corp <Ibm> | 基板内に高静電容量の記憶ノード構造を製造するための方法、及び高静電容量の記憶ノードを有する基板 |
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