JPH0766252B2 - 画像表示装置の駆動回路 - Google Patents
画像表示装置の駆動回路Info
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- JPH0766252B2 JPH0766252B2 JP61108969A JP10896986A JPH0766252B2 JP H0766252 B2 JPH0766252 B2 JP H0766252B2 JP 61108969 A JP61108969 A JP 61108969A JP 10896986 A JP10896986 A JP 10896986A JP H0766252 B2 JPH0766252 B2 JP H0766252B2
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- 239000011159 matrix material Substances 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000000872 buffer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は液晶マトリックスパネル等の画像表示装置の駆
動回路に関する。
動回路に関する。
（ロ）従来の技術 第６図は液晶TV装置に用いられるアクティブマトリック
ス液晶パネルによる液晶表示装置の駆動回路を示す図で
あり、この様な回路は例えば特開昭57−41078号公報に
記載されている。
ス液晶パネルによる液晶表示装置の駆動回路を示す図で
あり、この様な回路は例えば特開昭57−41078号公報に
記載されている。
同図において、アクティブマトリックス型の液晶パネル
（１）はＸ方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−si）よりなるTFT
（薄膜トランジスタ）（1a）及び液晶電極（1b）が図示
の如くマトリックス状に接続され、各行（G1、G2、…G
m）及び各列（D1、D2…Dn）は夫々、行ドライバ（２）
及び列ドライバ（３）に接続されている。前記行ドライ
バはｍ段のシフトレジスタ（2a）及び出力回路（2b）に
より構成され、前記列ドライバはｎ段のシフトレジスタ
（3a）、サンプルホールド回路（3b）及び出力回路（3
c）により構成される。（４）は同期制御回路であり、
水平同期信号（Hp）及び垂直同期信号（Vp）に基づいて
第１、第２スタートパルス（ST1）（ST2）及び第１、第
２クロックパルス（CP1）（CP2）を作成する。
（１）はＸ方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−si）よりなるTFT
（薄膜トランジスタ）（1a）及び液晶電極（1b）が図示
の如くマトリックス状に接続され、各行（G1、G2、…G
m）及び各列（D1、D2…Dn）は夫々、行ドライバ（２）
及び列ドライバ（３）に接続されている。前記行ドライ
バはｍ段のシフトレジスタ（2a）及び出力回路（2b）に
より構成され、前記列ドライバはｎ段のシフトレジスタ
（3a）、サンプルホールド回路（3b）及び出力回路（3
c）により構成される。（４）は同期制御回路であり、
水平同期信号（Hp）及び垂直同期信号（Vp）に基づいて
第１、第２スタートパルス（ST1）（ST2）及び第１、第
２クロックパルス（CP1）（CP2）を作成する。
第７図は行ドライバの各波形を示す図であり同図（ａ）
は映像信号を表わし、垂直同期信号（Vp）及び水平同期
信号（Hp）が重畳されている。図中、T1は垂直同期信号
区間、T2は垂直帰線区間、T3は映像信号区間である。
は映像信号を表わし、垂直同期信号（Vp）及び水平同期
信号（Hp）が重畳されている。図中、T1は垂直同期信号
区間、T2は垂直帰線区間、T3は映像信号区間である。
シフトレジスタ（2a）には第７図（ｂ）（ｃ）に示す垂
直同期信号に同期した第１スタートパルス（ST1）及び
平同期信号に同期した第１クロックパルス（CP1）が与
えられ、各行G1、G2…には（ｄ）（ｅ）（ｆ）に示す如
く1H（１水平期間）づつずらされた電圧波形が印加され
る。この電圧波形により水平走査区間において各行のTF
T（1a）を順次オンさせ各画素に液晶駆動電圧を印加す
る。
直同期信号に同期した第１スタートパルス（ST1）及び
平同期信号に同期した第１クロックパルス（CP1）が与
えられ、各行G1、G2…には（ｄ）（ｅ）（ｆ）に示す如
く1H（１水平期間）づつずらされた電圧波形が印加され
る。この電圧波形により水平走査区間において各行のTF
T（1a）を順次オンさせ各画素に液晶駆動電圧を印加す
る。
一方、列ドライバ（３）の各部波形は第８図に示すよう
になる。列ドライブは各1H区間において同じ動作をくり
かえす。第８図（ａ）はT3における1H区間を引き延ばし
て描いた映像信号である。図中、T4は水平同期信号区間
及び水平帰線区間、T5は映像情報の含まれる区間であ
る。
になる。列ドライブは各1H区間において同じ動作をくり
かえす。第８図（ａ）はT3における1H区間を引き延ばし
て描いた映像信号である。図中、T4は水平同期信号区間
及び水平帰線区間、T5は映像情報の含まれる区間であ
る。
シフトレジスタ（3a）に第８図（ｂ）（ｃ）に示す水平
同期信号に同期した第２スタートパルス（ST2）及びそ
の周期τ＝T5/nの周波数の第２クロックパルスが与えら
れ、シフトレジスタ（3a）の各段の出力には同図（ｄ）
（ｅ）（ｆ）に示すように順次τづつずらされたパルス
が出力される。サンプルホールド回路（3b）の各段は対
応する各段の前記シフトレジスタの出力により制御さ
れ、該出力の立下りにより映像信号の電圧値をサンプル
し次のサンプル時まで（1Hの間）ホールドする。出力回
路（3c）はサンプルホールド回路の出力を受けて緩衝増
巾し電極を駆動する。
同期信号に同期した第２スタートパルス（ST2）及びそ
の周期τ＝T5/nの周波数の第２クロックパルスが与えら
れ、シフトレジスタ（3a）の各段の出力には同図（ｄ）
（ｅ）（ｆ）に示すように順次τづつずらされたパルス
が出力される。サンプルホールド回路（3b）の各段は対
応する各段の前記シフトレジスタの出力により制御さ
れ、該出力の立下りにより映像信号の電圧値をサンプル
し次のサンプル時まで（1Hの間）ホールドする。出力回
路（3c）はサンプルホールド回路の出力を受けて緩衝増
巾し電極を駆動する。
上述の駆動回路におけるシフトレジスタは第９図に示す
構成となっているが、（図は一段分のみ示す）同図より
明らかな如くデータの転送はシフトレジスタ一段当り４
個のトランジスタをクロック（、）により順次スイ
ッチすることにより行なわれるため、トランジスタ１段
当りの遅延時間はクロック周期の/4以内としなければ動
作しない。即ち、前記トランジスタには比較的スイッチ
ング速度の速いものが必要となるため、液晶パネル
（１）に用いられているａ−SiTFTの様なスイッチング
速度の遅いトランジスタは用いることができなかった。
構成となっているが、（図は一段分のみ示す）同図より
明らかな如くデータの転送はシフトレジスタ一段当り４
個のトランジスタをクロック（、）により順次スイ
ッチすることにより行なわれるため、トランジスタ１段
当りの遅延時間はクロック周期の/4以内としなければ動
作しない。即ち、前記トランジスタには比較的スイッチ
ング速度の速いものが必要となるため、液晶パネル
（１）に用いられているａ−SiTFTの様なスイッチング
速度の遅いトランジスタは用いることができなかった。
（ハ）発明が解決しようとする問題点 本発明は上述の点に鑑み為されたものであり、駆動回路
の一部に比較的スイッチング速度の遅いトランジスタを
用いることを目的とする。
の一部に比較的スイッチング速度の遅いトランジスタを
用いることを目的とする。
（ニ）問題点を解決するための手段 本発明はクロックパルスをカウントして２進カウント値
及びその反転出力を導出するカウンタと、このカウンタ
出力をデコードしてマトリックスパネルの各行及び若し
くは各列に前記クロックパルスに同期して順次シフトす
るパルスを発生せしめるデコーダとで駆動回路を構成す
る。
及びその反転出力を導出するカウンタと、このカウンタ
出力をデコードしてマトリックスパネルの各行及び若し
くは各列に前記クロックパルスに同期して順次シフトす
るパルスを発生せしめるデコーダとで駆動回路を構成す
る。
（ホ）作用 上述の手段により駆動回路内のスイッチングトランジス
タのスイッチングに要する時が短かくなる。
タのスイッチングに要する時が短かくなる。
（ヘ）実施例 以下、図面に従い本発明の一実施例を説明する。
第１図は本実施例における液晶表示装置の駆動回路を示
すブロック図であり、第６図を同一部分には同一符号を
付し説明を省する。
すブロック図であり、第６図を同一部分には同一符号を
付し説明を省する。
同図において、（50）は同期制御回路（４）からの第１
スタートパルス（ST1）により第１クロックパルス（C
P1）のカウントを開始し、２進カウント出力（Ａ）
（Ｂ）を出力すると共に反転出力（）（）を出力す
る第１カウンタであり例えば東京三洋製IC:LC4520及びL
C4049Bで構成される。（51）はこの第１カウンタ出力を
デコードして、各行G1、G2…に第１クロックパルス（CP
1）毎に順次ハイとるパルスを出力する第１デコーダ、
（60）は前記同期制御回路（４）からの第２スタートパ
ルス（ST2）及び第２クロックパルス（CP2）に基づいて
２進カウント出力を出力する第２カウンタ、（61）はこ
の第２カウンタ出力をデコードして各列D1、D2…に第２
クロックパルス（CP2）毎に順次ハイとなるパルスを出
力する第２デコーダである。本実施例においては従来の
シフトレジスタに相当する機能を２進カウンタ及びデコ
ーダに置き換えている。よって第１カウンタ（50）、第
１デコーダ（51）及び出力回路（52）により行ドライバ
（５）が構成され、第２カウンタ（60）、第２デコーダ
（61）、サンプルホールド回路（62）及び出力回路（6
3）により列ドライバ（６）が構成される。そして、前
記第１、第２デコーダ（51）（61）、出力回路（52）
（63）及びサンプルホールド回路（62）は液晶パネル
（１）と同一基板上に且つ同一工程でａ−SiTFTにより
形成される。
スタートパルス（ST1）により第１クロックパルス（C
P1）のカウントを開始し、２進カウント出力（Ａ）
（Ｂ）を出力すると共に反転出力（）（）を出力す
る第１カウンタであり例えば東京三洋製IC:LC4520及びL
C4049Bで構成される。（51）はこの第１カウンタ出力を
デコードして、各行G1、G2…に第１クロックパルス（CP
1）毎に順次ハイとるパルスを出力する第１デコーダ、
（60）は前記同期制御回路（４）からの第２スタートパ
ルス（ST2）及び第２クロックパルス（CP2）に基づいて
２進カウント出力を出力する第２カウンタ、（61）はこ
の第２カウンタ出力をデコードして各列D1、D2…に第２
クロックパルス（CP2）毎に順次ハイとなるパルスを出
力する第２デコーダである。本実施例においては従来の
シフトレジスタに相当する機能を２進カウンタ及びデコ
ーダに置き換えている。よって第１カウンタ（50）、第
１デコーダ（51）及び出力回路（52）により行ドライバ
（５）が構成され、第２カウンタ（60）、第２デコーダ
（61）、サンプルホールド回路（62）及び出力回路（6
3）により列ドライバ（６）が構成される。そして、前
記第１、第２デコーダ（51）（61）、出力回路（52）
（63）及びサンプルホールド回路（62）は液晶パネル
（１）と同一基板上に且つ同一工程でａ−SiTFTにより
形成される。
第２図に第１デコーダの具体的回路と共に行ドライバの
動作を説明する。第１カウンタ（50）からの２進カウン
ト出力（Ａ）、（Ｂ）及びそれらの反転出力（）
（）の各ラインと各行G1、G2…とがマトリックス状に
交叉しており各行にはANDゲートを構成する２個のTFTが
直列に配されている。更に各行には負荷TFT（T9）〜（T
12）が接続され、その出力に第３図に示される如き出力
回路（52）が各行毎に接続されている。今、カウンタ出
力が“00"のとき（Ａ）（Ｂ）が共に“0"で（）
（）が共に“1"とりTFT（T1）（T2）（T4）（T5）が
オンとなるため、行（G1）のみがハイとなる。次に、カ
ウンタ出力が“01"のとき（Ａ）（）が共に“0"で
（）（Ｂ）が共に“1"となりTFT（T2）（T3）（T4）
（T7）がオンとなるため、行｛G2）がハイとなる。この
ようにカウンタ出力が順次インクリメントしていくと、
順次次の行がハイとなって選択され、その行の液晶パネ
ル内のTFTが駆動される。
動作を説明する。第１カウンタ（50）からの２進カウン
ト出力（Ａ）、（Ｂ）及びそれらの反転出力（）
（）の各ラインと各行G1、G2…とがマトリックス状に
交叉しており各行にはANDゲートを構成する２個のTFTが
直列に配されている。更に各行には負荷TFT（T9）〜（T
12）が接続され、その出力に第３図に示される如き出力
回路（52）が各行毎に接続されている。今、カウンタ出
力が“00"のとき（Ａ）（Ｂ）が共に“0"で（）
（）が共に“1"とりTFT（T1）（T2）（T4）（T5）が
オンとなるため、行（G1）のみがハイとなる。次に、カ
ウンタ出力が“01"のとき（Ａ）（）が共に“0"で
（）（Ｂ）が共に“1"となりTFT（T2）（T3）（T4）
（T7）がオンとなるため、行｛G2）がハイとなる。この
ようにカウンタ出力が順次インクリメントしていくと、
順次次の行がハイとなって選択され、その行の液晶パネ
ル内のTFTが駆動される。
そして、全ての行の駆動が終了し、次のスタート信号に
より第１カウンタ（50）がリセットされると、次のフレ
ームの走査が開始される。
より第１カウンタ（50）がリセットされると、次のフレ
ームの走査が開始される。
第２図における第１デコーダ（51）は、TFT（T1）〜（T
8）を各行に直列に配したANDゲートとなっているため配
線数が少なく消費電力が少ない等の利点がるが、駆動電
圧が高くなるという欠点がある。
8）を各行に直列に配したANDゲートとなっているため配
線数が少なく消費電力が少ない等の利点がるが、駆動電
圧が高くなるという欠点がある。
第４図に第１デコーダの他の実施例を示す。本実施例の
第１デコーダ（51′）はTFT（T1）〜（T8）を各行に並
列に配置したNANDゲートとなっているため、第２図に比
べて消費電力及び配線数が若干多いが駆動電圧が低くて
済むという利点を有する。
第１デコーダ（51′）はTFT（T1）〜（T8）を各行に並
列に配置したNANDゲートとなっているため、第２図に比
べて消費電力及び配線数が若干多いが駆動電圧が低くて
済むという利点を有する。
更に第５図に第１デコーダの他の実施例を示す。本実施
例の第１デコーダ（51″）はダイオード（D1）〜（D8）
を各行に並列に配したANDゲートとなっているため、消
費電力は大きいが、駆動電圧が低く且つ配線数が少ない
という利点がある。
例の第１デコーダ（51″）はダイオード（D1）〜（D8）
を各行に並列に配したANDゲートとなっているため、消
費電力は大きいが、駆動電圧が低く且つ配線数が少ない
という利点がある。
尚、第２図、第４図及び第５図において、第１デコーダ
は簡略化のために４行分しか示していないが、実際には
行数は240本程度必要となるのでカウンタの桁数も増大
する。また、列ドライバ（６）における第２カンウタ
（60）及び第２デコーダ（61）も行ドライバ（５）のも
のと基本的には同様の構成であり動作も同様であるので
図示省略してある。
は簡略化のために４行分しか示していないが、実際には
行数は240本程度必要となるのでカウンタの桁数も増大
する。また、列ドライバ（６）における第２カンウタ
（60）及び第２デコーダ（61）も行ドライバ（５）のも
のと基本的には同様の構成であり動作も同様であるので
図示省略してある。
（ト）発明の効果 上述の如く本発明に依れば、アクティブマトリクスパネ
ル内のスイッチングトランジスタと同一基板上に且つ同
一工程により同一構造のスイッチングトランジスタで駆
動回路の一部を構成できるため、マトリクスパネルの外
部回路を大巾に簡略化できると共に、マトリクスパネル
と外部回路との接続線数や消費電力も大巾に削減でき
る。
ル内のスイッチングトランジスタと同一基板上に且つ同
一工程により同一構造のスイッチングトランジスタで駆
動回路の一部を構成できるため、マトリクスパネルの外
部回路を大巾に簡略化できると共に、マトリクスパネル
と外部回路との接続線数や消費電力も大巾に削減でき
る。
第１図は本発明の一実施例における画像表示装置の駆動
回路の概略ブロック図、第２図は第１デコーダの具体的
回路図、第３図は出力回路の具体的回路図、第４図は第
１デコーダの他の実施例を示す図、第５図は第１デコー
ダの更に他の実施例を示す図である。 第６図は従来の画像表示装置の駆動回路の概略ブロック
図、第７図は行ドライバの要部波形図、第８図は列ドラ
イバの要部波形図、第９図は従来のシフトレジスタの回
路図である。 （１）……液晶パネル、（４）……同期制御回路、
（２）（５）……行ドライバ、（（３）（６）……列ド
ライバ、（50）（60）……第１、第２カウンタ、（51）
（61）……第１、第２デコーダ、（52）（63）……出力
回路、（62）……サンプルホールド回路。
回路の概略ブロック図、第２図は第１デコーダの具体的
回路図、第３図は出力回路の具体的回路図、第４図は第
１デコーダの他の実施例を示す図、第５図は第１デコー
ダの更に他の実施例を示す図である。 第６図は従来の画像表示装置の駆動回路の概略ブロック
図、第７図は行ドライバの要部波形図、第８図は列ドラ
イバの要部波形図、第９図は従来のシフトレジスタの回
路図である。 （１）……液晶パネル、（４）……同期制御回路、
（２）（５）……行ドライバ、（（３）（６）……列ド
ライバ、（50）（60）……第１、第２カウンタ、（51）
（61）……第１、第２デコーダ、（52）（63）……出力
回路、（62）……サンプルホールド回路。
Claims (3)
- 【請求項１】複数個の画素がマトリックス状に配置され
たアクティブマトリックスパネルの各行及び各列を夫々
所定周波数のクロックパルスにより選択して前記各画素
を駆動してなる画素表示装置の駆動回路において、前記
クロックパルスをカウントして２進カウント値及びその
反転出力を導出するカウンタと、このカウンタ出力をデ
コードして前記各行及び若しくは各列に、前記クロック
パルスに同期して順次シフトするパルスを発生せしめる
薄膜能動素子製のデコーダとを備える画像表示装置の駆
動回路。 - 【請求項２】前記デコーダを構成する薄膜能動素子中の
スイッチングトランジスタを前記アクティブマトリック
スパネルと同一基板上に薄膜トランジスタとして形成し
てなる特許請求の範囲第１項記載の画像表示装置の駆動
回路。 - 【請求項３】前記スイッチングトランジスタは前記アク
ティブマトリックスパネルと同一工程により形成してな
る特許請求の範囲第２項記載の画像表示装置の駆動回
路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108969A JPH0766252B2 (ja) | 1986-05-13 | 1986-05-13 | 画像表示装置の駆動回路 |
| PCT/JP1987/000294 WO1987007067A1 (fr) | 1986-05-13 | 1987-05-12 | Circuit de commande d'un dispositif d'affichage d'images |
| US07/411,234 US5051739A (en) | 1986-05-13 | 1987-05-12 | Driving circuit for an image display apparatus with improved yield and performance |
| AU73947/87A AU588693B2 (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display device |
| EP87902776A EP0269744B1 (en) | 1986-05-13 | 1987-05-12 | Circuit for driving an image display device |
| DE3750870T DE3750870T2 (de) | 1986-05-13 | 1987-05-12 | Antriebsschaltung einer bildanzeigevorrichtung. |
| KR1019880700025A KR900009055B1 (ko) | 1986-05-13 | 1987-05-12 | 영상 표시 장치용 구동 회로 |
| CA000536940A CA1294075C (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108969A JPH0766252B2 (ja) | 1986-05-13 | 1986-05-13 | 画像表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62265696A JPS62265696A (ja) | 1987-11-18 |
| JPH0766252B2 true JPH0766252B2 (ja) | 1995-07-19 |
Family
ID=14498244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108969A Expired - Lifetime JPH0766252B2 (ja) | 1986-05-13 | 1986-05-13 | 画像表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766252B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5118520A (en) * | 1989-03-31 | 1992-06-02 | Kikkoman Corporation | Foamable aqueous seasoning composition comprising ethanol and method of making |
| JPH08101669A (ja) | 1994-09-30 | 1996-04-16 | Semiconductor Energy Lab Co Ltd | 表示装置駆動回路 |
| US6011535A (en) * | 1995-11-06 | 2000-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and scanning circuit |
| JP3597287B2 (ja) | 1995-11-29 | 2004-12-02 | 株式会社半導体エネルギー研究所 | 表示装置及びその駆動方法 |
| JP4657663B2 (ja) * | 2003-09-16 | 2011-03-23 | 三星電子株式会社 | ディスプレイ装置を駆動するための駆動回路と駆動方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274296A (en) * | 1975-12-17 | 1977-06-22 | Matsushita Electric Ind Co Ltd | Liquid crystal driving circuit |
| JPS55146489A (en) * | 1979-04-20 | 1980-11-14 | Suwa Seikosha Kk | Liquid crystal matrix display unit |
| JPS56104387A (en) * | 1980-01-22 | 1981-08-20 | Citizen Watch Co Ltd | Display unit |
| JPH0654416B2 (ja) * | 1983-12-23 | 1994-07-20 | 株式会社日立製作所 | 液晶駆動装置とそれを用いた液晶表示装置 |
-
1986
- 1986-05-13 JP JP61108969A patent/JPH0766252B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62265696A (ja) | 1987-11-18 |
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