JPH0766245B2 - Liquid crystal display - Google Patents

Liquid crystal display

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JPH0766245B2
JPH0766245B2 JP60195181A JP19518185A JPH0766245B2 JP H0766245 B2 JPH0766245 B2 JP H0766245B2 JP 60195181 A JP60195181 A JP 60195181A JP 19518185 A JP19518185 A JP 19518185A JP H0766245 B2 JPH0766245 B2 JP H0766245B2
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display
voltage
liquid crystal
electrode
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悦矢 武田
隆夫 川口
清一 永田
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Matsushita Electric Industrial Co Ltd
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、表示装置、特にマトリックス型の表示装置に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, particularly a matrix type display device.

従来の技術 列電極母線と行電極母線との交点に表示単位を設けたア
クティブマトリックス型液晶表示装置は、平板化が可能
であることから研究が盛んである。第4図はアクティブ
マトリックスの原理図である。第4図のように、表示信
号を伝達する電極母線(以下「X選択線」と称す)1と
走査信号を伝達する電極母線(以下「Y選択線」と称
す)2との交叉するところに表示単位3を形成する。水
平ドライバー回路4と垂直ドライバー回路5とを用い
て、m番目のY選択線2とn番目のX選択線1とによっ
て図中斜線で示すm・n番地(m行n列を示す)の特定
の表示単位3aのアドレスが指定される。
2. Description of the Related Art An active matrix type liquid crystal display device in which a display unit is provided at an intersection of a column electrode bus bar and a row electrode bus bar is actively researched because it can be flattened. FIG. 4 is a principle diagram of the active matrix. As shown in FIG. 4, an electrode bus bar (hereinafter, referred to as “X selection line”) 1 that transmits a display signal and an electrode bus line (hereinafter, referred to as “Y selection line”) 2 that transmits a scanning signal are intersected with each other. The display unit 3 is formed. Using the horizontal driver circuit 4 and the vertical driver circuit 5, the m-th Y selection line 2 and the n-th X selection line 1 are used to identify the mn addresses (showing m rows and n columns) indicated by diagonal lines in the drawing. The address of the display unit 3a is designated.

第5図は表示単位3の回路図で、6は例えば絶縁ゲート
型電界効果トランジスタ(以下「MOS・FET」と称す)か
らなるスイッチング素子、7は液晶、8は補助容量であ
る。Y選択線2からスイッチング素子6をオン状態にす
る走査信号が入ると、X選択線1に伝達された表示信号
が液晶7に供給される。スイッチング素子6を、応答の
遅い薄膜トランジスタで形成する場合には、1行分の表
示信号をメモリーに一時蓄積し、1行分の走査信号内に
同時に一行分の表示信号を伝える方式が用いられてい
る。これは線順次方式といわれる。
FIG. 5 is a circuit diagram of the display unit 3, 6 is a switching element composed of, for example, an insulated gate field effect transistor (hereinafter referred to as “MOS • FET”), 7 is a liquid crystal, and 8 is a storage capacitor. When a scanning signal for turning on the switching element 6 is input from the Y selection line 2, the display signal transmitted to the X selection line 1 is supplied to the liquid crystal 7. When the switching element 6 is formed of a thin film transistor having a slow response, a method is used in which a display signal for one row is temporarily stored in a memory and a display signal for one row is simultaneously transmitted within a scanning signal for one row. There is. This is called a line sequential method.

発明が解決しようとする問題点 線順次方式で表示単位3に表示信号を伝える方式の場合
でも、テレビジョン信号を表示する場合、1行分の時間
1Hは60μsecであり、この時間内に表示信号を液晶7に
与えなければならない。
Problems to be Solved by the Invention Even when the display signal is transmitted to the display unit 3 by the line-sequential method, when displaying a television signal, the time for one line is required.
1H is 60 μsec, and the display signal must be given to the liquid crystal 7 within this time.

このような傾向を説明するために、第6図に示すような
走査信号電圧、表示信号電圧を印加した場合の液晶電圧
に付いて考察する。すなわち、同図(B)に示すように
初めの1H(60μsec)で表示信号12Vを、次の1H(60μse
c)で表示信号0Vを与え、この2Hの間に同図(A)に示
すように走査信号18Vを与える。それに対応した液晶7
の電圧の応答は第6図(C)のようになる。但し、同図
(C)のパラメータは、チャネル幅Wとチャネル長Lと
の比W/Lであり、W/Lが大きくなるにつれて立上り及び立
下り時間が短くなっているのがわかる。
In order to explain such a tendency, the liquid crystal voltage when a scanning signal voltage and a display signal voltage as shown in FIG. 6 are applied will be considered. That is, as shown in FIG. 7B, the display signal 12V is applied at the first 1H (60 μsec) and the next 1H (60 μse).
The display signal 0V is given in c), and the scanning signal 18V is given during this 2H as shown in FIG. Corresponding liquid crystal 7
The voltage response is as shown in FIG. 6 (C). However, the parameter in FIG. 6C is the ratio W / L of the channel width W and the channel length L, and it can be seen that the rising and falling times become shorter as W / L becomes larger.

従って、同一のキャリアの移動度μをもつ薄膜トランジ
スタ(以下「TFT」と称す)を用いた場合、W/Lが大きい
構造にすれば良いことがわかる。しかし、Lはパターン
精度の最小線幅で決定されるから、Wを大きくすること
になる。ところが、Wを大きくすると、TFTの面積が大
きくなり、表示単位面積の内のTFT占有割合が大きくな
り、液晶テレビジョンの受像機の有効表示面積が減少
し、光の透過率が低下する。
Therefore, when thin film transistors having the same carrier mobility μ (hereinafter referred to as “TFT”) are used, it can be understood that a structure having a large W / L may be used. However, since L is determined by the minimum line width of pattern accuracy, W is increased. However, when W is increased, the area of the TFT is increased, the proportion of the TFT occupied in the display unit area is increased, the effective display area of the liquid crystal television receiver is decreased, and the light transmittance is decreased.

また、Wが大きくなると、ゲート・ドレーンのオーバラ
ップ分による寄生容量9が大きくなる。この寄生容量9
が大きくなると、ゲート電圧の変化分ΔV6に比例して液
晶電圧に変化を与える。いわゆるつきぬけ効果が大きく
なる。このつきぬけ電圧は、 で表される。ここで、ΔV6はゲート電圧の変化分、C60
はゲート・ドレーン寄生容量、Caddは補助容量、CLC
は液晶容量である。
Also, as W increases, the parasitic capacitance 9 due to the overlap of the gate drain increases. This parasitic capacitance 9
Becomes larger, the liquid crystal voltage changes in proportion to the change ΔV 6 of the gate voltage. The so-called pull-out effect increases. This overshoot voltage is It is represented by. Where ΔV 6 is the change in gate voltage, C 60
Is the gate-drain parasitic capacitance, C add is the auxiliary capacitance, C LC
Is the liquid crystal capacitance.

以上の2つのことから、Vを大きくすることには限界が
あり、移動度の小さいTFTの場合、その使用できる範囲
が限定されているという問題があった。
From the above two points, there is a limit in increasing V, and there is a problem that the usable range is limited in the case of a TFT having low mobility.

さらに具体的に説明する。第4図のような全体構成で、
第5図に示す表示単位3を有する液晶表示板を、コーニ
ング7059ガラス基板上に形成した。スイッチング素子6
は、1000Åのa−Si(アモルファスシリコン)からなる
半導体と、4000ÅのSiNからなる絶縁物とにより連続形
成したTFTである。また、液晶7の容量は0.23pFであ
り、補助容量8は1.47pFである。スイッチング素子6を
構成するTFTは、電子移動度が0.5cm2/V・secであり、チ
ャネル幅Wが80μm、チャネル長Lが8μmである。
A more specific description will be given. With the overall configuration as shown in Fig. 4,
A liquid crystal display panel having the display unit 3 shown in FIG. 5 was formed on a Corning 7059 glass substrate. Switching element 6
Is a TFT continuously formed by a semiconductor made of 1000 Å a-Si (amorphous silicon) and an insulator made of 4000 Å SiN. The capacitance of the liquid crystal 7 is 0.23 pF, and the auxiliary capacitance 8 is 1.47 pF. The TFT that constitutes the switching element 6 has an electron mobility of 0.5 cm 2 / V · sec, a channel width W of 80 μm, and a channel length L of 8 μm.

この液晶表示板に表示信号電圧12Vまたは0Vを伝達する
ため、従来は第7図(A)に示すようなゲート電圧(す
なわち走査信号電圧)と、同図(B)に示すように12V
と0Vの信号電圧とを、各60μsecずつ1フレーム時間(1
6.7msec)間隔をおいて与えている。
In order to transmit a display signal voltage of 12V or 0V to this liquid crystal display panel, conventionally, a gate voltage (that is, a scanning signal voltage) as shown in FIG. 7A and a 12V voltage as shown in FIG.
And 0 V signal voltage for 60 μsec each for 1 frame time (1
6.7 msec) is given at intervals.

このようにすると、ゲート電圧オフによるつきぬけ効果
の直前の液晶電圧でも、第7図(C)に示すように11.7
6Vであり、所望の信号電圧12Vに到達していない。一
方、信号電圧0Vの場合には、液晶電圧は所定の0Vに速や
かに到達している。このような結果は、例えば第6図
(C)にも見受けられるように、容量成分である液晶を
充電する期間は印加電圧に到達する時間が長くかかり、
放電する期間では放電電位まで到達する時間が非常に短
い傾向からも明かである。これはMOS・FETの基本特性
(ゲート・ドレイン間電圧−ドレイン電流特性)からき
ており、本質的な問題である。
By doing so, even if the liquid crystal voltage immediately before the surging effect by turning off the gate voltage is 11.7 as shown in FIG. 7 (C).
6V, which does not reach the desired signal voltage of 12V. On the other hand, when the signal voltage is 0V, the liquid crystal voltage quickly reaches the predetermined 0V. Such a result shows that, for example, as seen in FIG. 6C, it takes a long time to reach the applied voltage during the period for charging the liquid crystal which is the capacitive component,
It is also clear from the tendency that the time to reach the discharge potential during the discharging period is very short. This comes from the basic characteristics of MOS-FET (gate-drain voltage-drain current characteristics) and is an essential problem.

問題点を解決するための手段 上記問題点を解決するため、本発明の液晶表示装置は、
表示信号を伝達する第1の電極母線群と、走査信号を伝
達する第2の電極母線群と、前記第1の電極母線群と第
2の電極母線群との各交点に対応して配置された表示画
素電極と、前記各表示画素電極ごとにゲート絶縁型トラ
ンジスタが配置され、前記ゲート絶縁型トランジスタの
ソース(またはドレーン)には前記第1の電極母線が、
ドレーン(またはソース)には前記表示画素電極が、ゲ
ートには前記第2の電極母線がそれぞれ接続され、前記
走査信号により前記ゲート絶縁型トランジスタを導通状
態にし、前記第1の電極母線より前記表示信号を前記表
示画素電極に伝達するアクティブマトリックス型液晶表
示装置であって、前記ゲート絶縁型トランジスタの導通
期間内に前記第1の電極母線群にまず前記表示信号の絶
対値の平均値より大きい予備信号を与えた後に所望の表
示信号を与える信号供給手段とを備えた構成としたもの
である。
Means for Solving the Problems In order to solve the above problems, the liquid crystal display device of the present invention is
A first electrode busbar group for transmitting a display signal, a second electrode busbar group for transmitting a scanning signal, and an intersection of the first electrode busbar group and the second electrode busbar group are arranged in correspondence with each other. A display pixel electrode, and a gate insulating transistor is arranged for each display pixel electrode, and the first electrode bus bar is provided at the source (or drain) of the gate insulating transistor.
The drain (or source) is connected to the display pixel electrode, and the gate is connected to the second electrode bus. The gate insulation transistor is turned on by the scan signal, and the display is performed from the first electrode bus. An active matrix type liquid crystal display device for transmitting a signal to the display pixel electrode, wherein the first electrode bus bar group first has a reserve larger than an average value of absolute values of the display signal during a conduction period of the gate insulation type transistor. A signal supply means for applying a desired display signal after applying the signal is provided.

作 用 スイッチをMOS・FETで構成すると、立下りは立上りに比
べて遥かに速い応答を示す。換言すると、スイッチング
素子の特性は、立上りと立下りで一致しない。従って、
立上りの表示信号電圧付近(所定の電圧)に到達させる
ためには、立上りの電圧印加時間を立下りの電圧印加時
間よりも長くすれば一応達成できる。
If the working switch is composed of MOS FETs, the falling edge shows a much faster response than the rising edge. In other words, the characteristics of the switching element do not match at the rising edge and the falling edge. Therefore,
In order to reach the vicinity of the rising display signal voltage (predetermined voltage), it can be achieved by setting the rising voltage application time longer than the falling voltage application time.

しかしながら、電圧印加時間はテレビジョン信号で最大
60μsecであり、この期間内に到達しなければその電圧
差がそのまま画像に現れてしまう。そこで本発明では立
上がりを改善するため、最初にフレーム期間の表示信号
電圧の平均値の絶対値よりも大きい予備信号を所定時間
与え、残りの期間で所定の表示信号を与えることによ
り、ある一定期間全体にわたり表示信号を与える場合よ
りも迅速に所定の表示信号値に到達する。
However, the voltage application time is the maximum for television signals.
It is 60 μsec, and if it does not reach within this period, the voltage difference will appear in the image as it is. Therefore, in the present invention, in order to improve the rising, first, a preliminary signal larger than the absolute value of the average value of the display signal voltage in the frame period is given for a predetermined time, and a predetermined display signal is given in the remaining period, so that The predetermined display signal value is reached more quickly than if the display signal were applied throughout.

実施例 以下、本発明の一実施例を第1図〜第4図に基づき説明
する。
Embodiment An embodiment of the present invention will be described below with reference to FIGS.

先ず、本発明の原理に付いて第1図を用いて説明する。
本実施例では、第1図(B)に示すように、一定の信号
電圧よりも大きい値で信号電圧とは関係なく一定の予備
信号(a)を一定時間与えた。具体的には、同図(A)
に示すように18Vのゲート電圧のゲート電圧印加時間60
μsecの内、表示信号電圧(b)として12Vと(c)とし
て0Vとを、30μsecずつ与えた。また、予備信号(a)
として各14V、30μsecずつ各表示信号に先立べて印加し
た。なお、予備信号間の期間は、1フレーム期間である
16.7msec周期で繰り返した。
First, the principle of the present invention will be described with reference to FIG.
In this embodiment, as shown in FIG. 1 (B), a constant preliminary signal (a) having a value larger than the constant signal voltage, regardless of the signal voltage, was given for a constant time. Specifically, the same figure (A)
Gate voltage application time of 18V gate voltage as shown in 60
Of the μsec, 12V as the display signal voltage (b) and 0V as (c) were applied for 30μsec. In addition, the preliminary signal (a)
As a result, 14 V and 30 μsec each were applied prior to each display signal. The period between the preliminary signals is one frame period.
Repeated every 16.7 msec.

このような予備信号成分を有する信号電圧を印加した場
合の液晶に実際に印加される電圧の時間特性を、同図
(C)に示す。
The time characteristic of the voltage actually applied to the liquid crystal when a signal voltage having such a preliminary signal component is applied is shown in FIG.

同図(C)と第7図(C)とを比較すると明白なよう
に、本発明の要旨とする信号電圧よりも大きい予備信号
を与えることにより、液晶に印加される実電圧が所定の
値(12V)に60μsecの期間に到達していることがわか
る。
As is clear from comparison between FIG. 7C and FIG. 7C, the actual voltage applied to the liquid crystal has a predetermined value by giving a preliminary signal larger than the signal voltage which is the gist of the present invention. It can be seen that the voltage reaches (12V) for a period of 60 μsec.

具体的には、本実施例の場合、すなわち予備信号14V,30
μsecを与えておくと、12Vの表示信号の印加時間は22μ
secで充分であり、合計52μsecで液晶電圧が所定の液晶
表示信号電圧12Vに到達し、8μsecの裕度がある。
Specifically, in the case of this embodiment, that is, the backup signal 14V, 30
If μsec is given, the application time of the display signal of 12V is 22μ
sec is sufficient, and the liquid crystal voltage reaches a predetermined liquid crystal display signal voltage of 12 V in a total of 52 μsec, and there is a margin of 8 μsec.

すなわち、TFTの大きさを変えることなく、所望の信号
電圧を液晶電圧として与えることができる。換言する
と、同一特性のTFTでも、予め予備信号(a)を与える
ことにより、より高速に所望の表示信号を伝達でき、こ
れらのことから、同一時間で表示信号を伝達可能にする
には、同一特性を有する材料で構成されたTFTのWを小
さくすることが可能となり、液晶表示装置の表示特性が
向上すると共に、つきぬけ効果を小さくすることもでき
る。
That is, a desired signal voltage can be applied as the liquid crystal voltage without changing the size of the TFT. In other words, even if the TFTs have the same characteristics, the desired display signal can be transmitted at a higher speed by giving the preliminary signal (a) in advance. From these facts, the same display signal can be transmitted at the same time. It is possible to reduce the W of the TFT formed of a material having the characteristics, improve the display characteristics of the liquid crystal display device, and reduce the shadowing effect.

次に、本発明の他の実施例として、液晶表示板と信号母
線との間に設けられた開閉スイッチTFTの挙動に付いて
述べる。
Next, as another embodiment of the present invention, the behavior of the open / close switch TFT provided between the liquid crystal display panel and the signal bus bar will be described.

すなわち、本実施例の開閉スイッチTFTの基本構成は、
液晶表示板と当該液晶表示板の外部回路の信号母線との
接続本数を1/Nに減少させ、それに応じてビデオ入力を
重複度N毎にまとめられた画像信号となるように、送出
タイミングパルス及び制御ラインにより開閉制御する。
That is, the basic configuration of the open / close switch TFT of this embodiment is
The number of connections between the liquid crystal display panel and the signal busbars of the external circuit of the liquid crystal display panel is reduced to 1 / N, and accordingly, the transmission timing pulse is generated so that the video input becomes an image signal grouped by the degree of overlap N. And control the opening and closing by the control line.

第2図は上記実施例の一実施態様としてNを3とした場
合における液晶表示装置の回路図で、TFT駆動液晶表示
板11は、通常のプラズマCVD法により非晶質シリコン及
び窒化シリコンを主成分とするTFTで構成した。但し、
この液晶表示板11は、表示要素のTFT12に加えて、信号
側母線13の端部には開閉スイッチTFT14が同時の作り込
まれている。
FIG. 2 is a circuit diagram of a liquid crystal display device in the case where N is set to 3 as one embodiment of the above-mentioned embodiment. The TFT drive liquid crystal display panel 11 is mainly composed of amorphous silicon and silicon nitride by a normal plasma CVD method. It is composed of TFT as an ingredient. However,
In this liquid crystal display panel 11, an open / close switch TFT 14 is simultaneously formed at the end of the signal side bus bar 13 in addition to the display element TFT 12.

水平ドライバーを構成する信号サンプリング回路15への
ビデオ入力は、サンプリングされ、1H分の絵素に対応す
るn個のメモリー16に入る。1Hを3分割した送出タイミ
ングパルスP,Q,Rと送出ゲートラインTa,Tb,Tcとは送出
タイミング切替器17により任意に組み合わせ可能となっ
ている。重複度3毎にまとめられた画像信号の各々は、
1Hを3分割した時間毎にタイムシリアルに出力アンプ18
から送出される。
The video input to the signal sampling circuit 15 which constitutes the horizontal driver is sampled and enters the n memories 16 corresponding to 1H of picture elements. The transmission timing pulses P, Q, R obtained by dividing 1H into three and the transmission gate lines Ta, Tb, Tc can be arbitrarily combined by the transmission timing switcher 17. Each of the image signals collected for each degree of overlap 3 is
Output amplifier 18 in time serial for every time 1H is divided into 3
Sent from.

すなわち、第2図に示した実施例では、信号線のパネル
と当該パネルの外部回路との接続本数を1/3に減少して
いる。
That is, in the embodiment shown in FIG. 2, the number of connections between the signal line panel and the external circuit of the panel is reduced to 1/3.

一方、TFT12のアレー側では、信号側母線13の各々の一
端には開閉スイッチTFT14が接続されている。これらは
受容タイミング切替器19への入力P,Q,R及び予備信号の
期間に相当するS信号に接続された制御ラインGa,Gb,Gc
により開閉制御される。
On the other hand, on the array side of the TFT 12, an open / close switch TFT14 is connected to one end of each of the signal side busbars 13. These are control lines Ga, Gb, Gc connected to the inputs P, Q, R to the acceptance timing switcher 19 and the S signal corresponding to the period of the preliminary signal.
The opening and closing is controlled by.

なお送出・受容タイミング切り替えにおいて、Ta−Ga,T
b−Gb,Tc−GcはP,Q,R信号のタイミングに同期してい
る。20は液晶、21は垂直ドライバー回路、22は走査側母
線、23は補助容量である。この場合の構成では外部回路
との接続本数は減少できるが、スイッチ期間は60/3(=
20)μsec以下となるため、TFT14の動作の裕度がNの数
に伴って減少する。
Note that when switching between sending and receiving timing, Ta-Ga, T
b-Gb and Tc-Gc are synchronized with the timing of P, Q, and R signals. Reference numeral 20 is a liquid crystal, 21 is a vertical driver circuit, 22 is a scanning side bus bar, and 23 is an auxiliary capacitor. With this configuration, the number of connections with external circuits can be reduced, but the switch period is 60/3 (=
20) Since it is less than μsec, the operational margin of the TFT 14 decreases with the number of N.

具体的には、表示信号VSIG,TFT14に印加されるゲート信
号(VG1,VG2,VG3)、TFT14のソース(またはドレーン)
の電圧(A1,B1,C1)及びTFT12に印加されるゲート信号V
GLは、第3図に示したようなタイミングチャートで電圧
を印加する。
Specifically, the gate signals (VG1, VG2, VG3) applied to the display signals VSIG, TFT14, the source (or drain) of the TFT14.
Voltage (A 1 , B 1 , C 1 ) and gate signal V applied to the TFT12
The GL applies a voltage according to the timing chart shown in FIG.

なお、予備信号(a)は、信号サンプリング回路15から
出力され、このとき受容タイミング切替器19により全部
の開閉スイッチTFT14がオンされる。
The preliminary signal (a) is output from the signal sampling circuit 15, and at this time, all the opening / closing switches TFT14 are turned on by the reception timing switcher 19.

ここで、画面内の液晶20の容量は0.04pF、補助容量23は
0.31pF、TFT12のW/L=24μm/8μmとし、開閉スイッチT
FT14のチャネル長を8μmに固定し、チャネル幅を変化
させたときの信号側母線13を通じた画面内の液晶20の60
μsec後の電圧を表に示す。
Here, the capacitance of the liquid crystal 20 in the screen is 0.04 pF, and the auxiliary capacitance 23 is
0.31pF, TFT12 W / L = 24μm / 8μm, open / close switch T
When the channel length of FT14 is fixed at 8 μm and the channel width is changed, 60 of the liquid crystal 20 in the screen through the signal side bus bar 13 is obtained.
The voltage after μsec is shown in the table.

但し、予備信号電圧印加時間は12μsec、表示信号電圧
値は12Vと共に一定にし、予備信号電圧値及び表示信号
電圧印加時間とを変化させた。なお、表中の各電圧値は
60μsec後の値であるため、つきぬけ効果による電圧低
下した後である。
However, the preliminary signal voltage application time was 12 μsec, the display signal voltage value was kept constant with 12 V, and the preliminary signal voltage value and the display signal voltage application time were changed. The voltage values in the table are
Since it is the value after 60 μsec, it is after the voltage drops due to the sticking effect.

また、本実施例に類似する従来構成では、例えば第8図
に示したような液晶表示装置の回路図で、第2図に示し
た本発明の液晶表示装置の回路図と異なる点は、サンプ
リング回路15から出力される予備信号がなく、それに相
当するS信号がない点と、送出ゲートライン及び制御ラ
インのタイミングチャートが異なる点であり、その他の
第8図の動作関係は、基本的に第2図と同様である。
Further, in the conventional configuration similar to this embodiment, for example, the circuit diagram of the liquid crystal display device shown in FIG. 8 is different from the circuit diagram of the liquid crystal display device of the present invention shown in FIG. There is no spare signal output from the circuit 15 and there is no S signal corresponding to it, and the timing chart of the transmission gate line and control line is different, and the other operational relations of FIG. It is similar to FIG.

すなわち、第3図に示した本願発明の表示信号VSIG,TFT
14に印加されるゲート信号(VG1,VG2,VG3)、TFT14のソ
ース(またはドレーン)の電圧(A1,B1,C1)及びTFT12
に印加されるゲート信号VGLの各タイミングチャートと
比較するため、第9図に従来構成での各電圧のタイミン
グチャートを示す。
That is, the display signals VSIG, TFT of the present invention shown in FIG.
Gate signal applied to the 14 (VG1, VG2, VG3) , the voltage of the source of the TFT 14 (or drain) (A 1, B 1, C 1) and TFT12
FIG. 9 shows a timing chart of each voltage in the conventional configuration for comparison with each timing chart of the gate signal VGL applied to the.

表から明らかなように、予備信号電圧値は表示信号電圧
値以下では、表示信号電圧を長時間印加してもTFT14の
ソース(またはドレーン)電圧は低く、従って予備信号
電圧値は表示信号電圧値よりも高くする必要がある。
As is clear from the table, when the preliminary signal voltage value is equal to or lower than the display signal voltage value, the source (or drain) voltage of the TFT14 is low even when the display signal voltage is applied for a long time. Need to be higher than.

また、14Vの予備信号を12μsec与えた後表示信号電圧を
12μsec与える本発明の構成を、表示信号のみ20μsec与
える従来の構成に比べると、高いTFT14のソース(また
はドレーン)電圧が得られることが分かる。
In addition, the display signal voltage is applied after applying the 14 V preliminary signal for 12 μsec.
It can be seen that a higher source (or drain) voltage of the TFT 14 can be obtained by comparing the configuration of the present invention that provides 12 μsec with the conventional configuration that provides only the display signal for 20 μsec.

なお、本実施例の構成では予備信号電圧14Vと表示信号
電圧12Vとの合計印加時間は24μsecであり、表示信号電
圧12Vを20μsec印加する従来構成よりも長い点を考慮
し、予備信号電圧12Vを12μsec印加した後で表示信号電
圧12Vを12μsec印加(合計印加時間24μsec)した例と
比べても、本実施例の方がTFT14のソース(またはドレ
ーン)電圧が高いことから、本発明の表示信号電圧より
も高い予備信号の印加効果は顕著である。
In the configuration of the present embodiment, the total application time of the preliminary signal voltage 14V and the display signal voltage 12V is 24μsec, considering the longer than the conventional configuration of applying the display signal voltage 12V 20μsec, the preliminary signal voltage 12V Compared with the example in which the display signal voltage 12V is applied for 12 μsec after the application for 12 μsec (total application time 24 μsec), since the source (or drain) voltage of the TFT 14 is higher in this embodiment, the display signal voltage of the present invention is higher. The effect of applying the preliminary signal higher than that is remarkable.

すなわち、第2図及び第8図のA1,B1及びC1のタイミン
グチャートは、それぞれ第3図及び第9図のような軌跡
を描く。
That is, the timing charts of A 1 , B 1 and C 1 in FIGS. 2 and 8 draw loci as shown in FIGS. 3 and 9, respectively.

但し、本発明の本質はTFTのソース信号またはドレーン
信号を所定の値に速く到達させることにあり、予備信号
の印加電圧は、少なくとも表示信号電圧よりも高い範囲
で任意に選択でき、また印加時間も任意に選択できるこ
と勿論である。
However, the essence of the present invention is to make the source signal or drain signal of the TFT reach a predetermined value quickly, and the applied voltage of the preliminary signal can be arbitrarily selected at least in a range higher than the display signal voltage, and the applied time Of course, it can be arbitrarily selected.

また、上記実施例では、表示信号として一種類の矩形波
の場合に付いて述べたが、実際の表示信号は多数のレベ
ルで、かつ交流が基本であり、本願発明の本質は表示信
号電圧の絶対値の平均値より高い予備信号電圧を与える
ことである。
Further, in the above-described embodiment, the case where one kind of rectangular wave is used as the display signal has been described, but the actual display signal has a large number of levels and is basically alternating current, and the essence of the present invention is the display signal voltage. The purpose is to provide a preliminary signal voltage higher than the average of absolute values.

発明の効果 以上述べたように本発明によれば、スイッチング素子と
してMOS・FETを用いた液晶デバイスでは、表示信号の絶
対値の平均値よりも大きい予備信号を与えるようにした
ため、液晶表示信号電圧の立上げ時間を短くすることが
可能となる。このことにより、所定の信号電圧まで液晶
表示電圧を充分に充電できるのでムラのない良好な画像
が実現できる。さらにこの性能向上分をトランジスタの
面積の縮小に振り向けると、画面内の表示単位のトラン
ジスタではパネルの開口率の向上、すなわち高輝度化が
図れる。また、開閉スイッチのトランジスタに適用すれ
ばパネルサイズの減少が可能となる。さらに、両者とも
トランジスタの面積の縮小により、寄生容量によるつき
ぬけ効果の影響の減少が可能となる。
As described above, according to the present invention, in the liquid crystal device using the MOS FET as the switching element, the preliminary signal larger than the average value of the absolute values of the display signals is applied, so that the liquid crystal display signal voltage It is possible to shorten the startup time. As a result, the liquid crystal display voltage can be sufficiently charged up to a predetermined signal voltage, and a good image without unevenness can be realized. Further, if this improvement in performance is directed toward the reduction of the area of the transistor, the transistor of the display unit in the screen can improve the aperture ratio of the panel, that is, the brightness can be increased. Further, if applied to the transistor of the open / close switch, the panel size can be reduced. Further, in both cases, the area of the transistor is reduced, so that it is possible to reduce the influence of the parasitic effect due to parasitic capacitance.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の表示装置の原理説明図、第2図は本発
明の一実施例における表示装置の回路図、第3図は第2
図に示す回路の一タイミングチャート、第4図は一般的
なマトリックス型表示装置の構成図、第5図は同マトリ
ックス型表示装置の表示単位の回路図、第6図は従来の
線順次方式の表示装置の各部信号波形図、第7図は従来
の表示装置の原理説明図、第8図は従来の表示装置の回
路図、第9図は第8図に示す回路の一タイミングチャー
トである。 11……TFT駆動液晶表示板、12……TFT、13……信号側母
線、14……開閉スイッチTFT、15……信号サンプリング
回路、20……液晶、22……走査側母線、23……補助容
量。
FIG. 1 is a diagram for explaining the principle of the display device of the present invention, FIG. 2 is a circuit diagram of the display device in one embodiment of the present invention, and FIG.
One timing chart of the circuit shown in FIG. 4, FIG. 4 is a configuration diagram of a general matrix type display device, FIG. 5 is a circuit diagram of a display unit of the same matrix type display device, and FIG. 6 is a conventional line sequential system. FIG. 7 is a signal waveform diagram of each part of the display device, FIG. 7 is a diagram explaining the principle of the conventional display device, FIG. 8 is a circuit diagram of the conventional display device, and FIG. 9 is a timing chart of the circuit shown in FIG. 11 …… TFT drive LCD panel, 12 …… TFT, 13 …… Signal side busbar, 14 …… Open / close switch TFT, 15 …… Signal sampling circuit, 20 …… Liquid crystal, 22 …… Scanning side busbar, 23 …… Auxiliary capacity.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 永田 清一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭59−210420(JP,A) 特開 昭59−57217(JP,A) 特開 昭52−115197(JP,A) 実開 昭59−111332(JP,U) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Seiichi Nagata 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (56) Reference JP-A-59-210420 (JP, A) JP-A-59- 57217 (JP, A) JP-A-52-115197 (JP, A) Actually developed 59-111332 (JP, U)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】表示信号を伝達する第1の電極母線群と、
走査信号を伝達する第2の電極母線群と、前記第1の電
極母線群と第2の電極母線群との各交点に対応して配置
された表示画素電極と、前記各表示画素電極ごとにゲー
ト絶縁型トランジスタが配置され、前記ゲート絶縁型ト
ランジスタのソース(またはドレーン)には前記第1の
電極母線が、ドレーン(またはソース)には前記表示画
素電極が、ゲートには前記第2の電極母線がそれぞれ接
続され、前記走査信号により前記ゲート絶縁型トランジ
スタを導通状態にし、前記第1の電極母線より前記表示
信号を前記表示画素電極に伝達するアクティブマトリッ
クス型液晶表示装置であって、前記ゲート絶縁型トラン
ジスタの導通期間内に前記第1の電極母線群にまず前記
表示信号の絶対値の平均値より大きい予備信号を与えた
後に所望の表示信号を与える信号供給手段とを備えた液
晶表示装置。
1. A first electrode bus bar group for transmitting a display signal,
A second electrode busbar group for transmitting a scanning signal, display pixel electrodes arranged corresponding to respective intersections of the first electrode busbar group and the second electrode busbar group, and each of the display pixel electrodes A gate-insulated transistor is disposed, the source (or drain) of the gate-insulated transistor is the first electrode bus, the drain (or source) is the display pixel electrode, and the gate is the second electrode. An active matrix type liquid crystal display device, wherein bus lines are connected to each other, the gate insulating transistor is made conductive by the scanning signal, and the display signal is transmitted to the display pixel electrode from the first electrode bus line, During the conduction period of the insulation type transistor, first, a preliminary signal larger than the average value of the absolute values of the display signals is given to the first electrode bus bar group, and then the desired display signal is given. The liquid crystal display device that includes a signal supply means for providing a.
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