JPH0763581A - エンコーダの自動零レベル調整装置 - Google Patents
エンコーダの自動零レベル調整装置Info
- Publication number
- JPH0763581A JPH0763581A JP21149093A JP21149093A JPH0763581A JP H0763581 A JPH0763581 A JP H0763581A JP 21149093 A JP21149093 A JP 21149093A JP 21149093 A JP21149093 A JP 21149093A JP H0763581 A JPH0763581 A JP H0763581A
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- JP
- Japan
- Prior art keywords
- time
- difference
- output
- encoder
- rectangular wave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】エンコーダのスリットによる光センサ（２）の
出力信号を矩形波に波形整形する手段（３）と、この矩
形波信号のハイレベルになっている時間とローレベルに
なっている時間の時間差を求めるアップダウンカウンタ
等のデューティサイクル読み取り手段（４）と、この差
分を電圧出力として前記光センサ（２）の出力信号に重
畳するアナログ加算手段（８）とを備えた自動零レベル
調整装置。前記差分のデータを不揮発メモリ（６）に記
憶しておき、電源投入時にそこから差分のデータを読み
出してＤ／Ａコンバータ（７）に書き込む。 【効果】人手によらず、トリマー抵抗を用いることなく
自動零レベル調整が可能になる。矩形波信号のハイレベ
ルになっている時間とローレベルになっている時間の時
間差をデジタル的に求める構成としているため、回路定
数等の微調整が不要であり、ＬＳＩで構成することも容
易となり、小型化、低価格化ができる。
出力信号を矩形波に波形整形する手段（３）と、この矩
形波信号のハイレベルになっている時間とローレベルに
なっている時間の時間差を求めるアップダウンカウンタ
等のデューティサイクル読み取り手段（４）と、この差
分を電圧出力として前記光センサ（２）の出力信号に重
畳するアナログ加算手段（８）とを備えた自動零レベル
調整装置。前記差分のデータを不揮発メモリ（６）に記
憶しておき、電源投入時にそこから差分のデータを読み
出してＤ／Ａコンバータ（７）に書き込む。 【効果】人手によらず、トリマー抵抗を用いることなく
自動零レベル調整が可能になる。矩形波信号のハイレベ
ルになっている時間とローレベルになっている時間の時
間差をデジタル的に求める構成としているため、回路定
数等の微調整が不要であり、ＬＳＩで構成することも容
易となり、小型化、低価格化ができる。
Description
【０００１】
【産業上の利用分野】本発明は、位置検出等に用いられ
るエンコーダの自動零レベル調整装置に関する。
るエンコーダの自動零レベル調整装置に関する。
【０００２】
【従来の技術】回転体の回転位置を検出する手段として
ロータリエンコーダが従来より使用されている。ロータ
リエンコーダは、回転ディスクに円周方向に多数のスリ
ットを設け、このスリットによる光の開閉を光センサで
検出してそのスリットの数により回転位置を検出するも
のである。光センサの出力は正弦波状であり、これをコ
ンパレータ等を用いて波形整形して矩形波を作るのであ
るが、光センサの出力である正弦波の零レベルが電気回
路の素子のばらつきや光センサやコンパレータのドリフ
トその他でずれると、矩形波のデューティサイクルが５
０％でなくなり、その後の信号処理に不都合が生じる。
したがって、正弦波の零レベルがコンパレータの基準レ
ベルに一致するように、いわゆる零レベル調整が必要と
なる。従来はオシロスコープの波形を調整員が見ながら
トリマー抵抗を回し零レベル調整を行っていた。しかし
ながら、これでは、手間や時間が掛り過ぎ、量産品など
では人件費のコストが嵩んでくる。
ロータリエンコーダが従来より使用されている。ロータ
リエンコーダは、回転ディスクに円周方向に多数のスリ
ットを設け、このスリットによる光の開閉を光センサで
検出してそのスリットの数により回転位置を検出するも
のである。光センサの出力は正弦波状であり、これをコ
ンパレータ等を用いて波形整形して矩形波を作るのであ
るが、光センサの出力である正弦波の零レベルが電気回
路の素子のばらつきや光センサやコンパレータのドリフ
トその他でずれると、矩形波のデューティサイクルが５
０％でなくなり、その後の信号処理に不都合が生じる。
したがって、正弦波の零レベルがコンパレータの基準レ
ベルに一致するように、いわゆる零レベル調整が必要と
なる。従来はオシロスコープの波形を調整員が見ながら
トリマー抵抗を回し零レベル調整を行っていた。しかし
ながら、これでは、手間や時間が掛り過ぎ、量産品など
では人件費のコストが嵩んでくる。
【０００３】特開平３−２８２２１４号公報には、アナ
ログ方式の磁気式ロータリーエンコーダの零レベル調整
方法が提案されている。これは、センサの出力を増幅す
る増幅回路と、この増幅回路の出力増幅の中心電圧を保
持する中点電圧回路と、前記増幅回路の出力と前記中点
電圧回路を比較する比較回路と、この比較回路の出力を
入力とし出力を前記増幅回路へフィードバックするヒス
テリシス回路と、前記比較回路の出力を入力とし外部へ
出力する外部出力回路を設けたものである。この回路に
おける中点電圧回路は、互いにアノードとカソードを接
続したダイオードの並列回路の一方を入力端とし他方を
出力端とし、この出力端をコンデンサを介して接地した
構成であり、アナログ的に中点電圧を作り出すものであ
る。
ログ方式の磁気式ロータリーエンコーダの零レベル調整
方法が提案されている。これは、センサの出力を増幅す
る増幅回路と、この増幅回路の出力増幅の中心電圧を保
持する中点電圧回路と、前記増幅回路の出力と前記中点
電圧回路を比較する比較回路と、この比較回路の出力を
入力とし出力を前記増幅回路へフィードバックするヒス
テリシス回路と、前記比較回路の出力を入力とし外部へ
出力する外部出力回路を設けたものである。この回路に
おける中点電圧回路は、互いにアノードとカソードを接
続したダイオードの並列回路の一方を入力端とし他方を
出力端とし、この出力端をコンデンサを介して接地した
構成であり、アナログ的に中点電圧を作り出すものであ
る。
【０００４】
【発明が解決しようとする課題】前記特開平３−２８２
２１４号公報に記載されたダイオードとコンデンサによ
る中点電圧回路では、並列接続される２個のダイオード
の特性を揃えたり、センサ出力の振幅を所定範囲に調整
したりするアナログ回路特有の調整が必要となり、ま
た、アナログ回路は、ＬＳＩ化には適切でなく、コンパ
クト化に限界があるなどの問題があった。本発明が解決
すべき課題は、デューティサイクルの調整を自動化し、
かつその調整をデジタル回路により実現することにより
ＬＳＩ化を容易とする装置を提供することにある。
２１４号公報に記載されたダイオードとコンデンサによ
る中点電圧回路では、並列接続される２個のダイオード
の特性を揃えたり、センサ出力の振幅を所定範囲に調整
したりするアナログ回路特有の調整が必要となり、ま
た、アナログ回路は、ＬＳＩ化には適切でなく、コンパ
クト化に限界があるなどの問題があった。本発明が解決
すべき課題は、デューティサイクルの調整を自動化し、
かつその調整をデジタル回路により実現することにより
ＬＳＩ化を容易とする装置を提供することにある。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、本発明のエンコーダの自動零レベル調整装置は、エ
ンコーダのスリットによる光センサの出力信号を矩形波
に波形整形する手段と、この矩形波信号のハイレベルに
なっている時間とローレベルになっている時間の時間差
を求めるデューティサイクル読み取り手段と、この差分
を電圧出力として、前記光センサの出力信号に重畳する
アナログ加算手段とを備えたものである。前記デューテ
ィサイクル読み取り手段として、矩形波信号のハイレベ
ルになっている時間とローレベルになっている時間内の
クロックパルスを計数するアップダウンカウンタによっ
て構成し、このアップダウンカウンタのデジタル出力を
Ｄ／Ａコンバータによりアナログ電圧に変換してアナロ
グ加算手段に入力する構成とすることができる。この場
合、差分のデータを不揮発メモリに記憶しておき、電源
投入時に前記不揮発メモリから差分のデータを読み出し
てＤ／Ａコンバータに書き込むようにすることができ
る。
め、本発明のエンコーダの自動零レベル調整装置は、エ
ンコーダのスリットによる光センサの出力信号を矩形波
に波形整形する手段と、この矩形波信号のハイレベルに
なっている時間とローレベルになっている時間の時間差
を求めるデューティサイクル読み取り手段と、この差分
を電圧出力として、前記光センサの出力信号に重畳する
アナログ加算手段とを備えたものである。前記デューテ
ィサイクル読み取り手段として、矩形波信号のハイレベ
ルになっている時間とローレベルになっている時間内の
クロックパルスを計数するアップダウンカウンタによっ
て構成し、このアップダウンカウンタのデジタル出力を
Ｄ／Ａコンバータによりアナログ電圧に変換してアナロ
グ加算手段に入力する構成とすることができる。この場
合、差分のデータを不揮発メモリに記憶しておき、電源
投入時に前記不揮発メモリから差分のデータを読み出し
てＤ／Ａコンバータに書き込むようにすることができ
る。
【０００６】
【作用】光センサの出力信号である正弦波を波形整形し
た矩形波のハイレベルになっている時間とローレベルに
なっている時間の差をデューティーサイクル読み取り回
路で求め、その差分に相当する直流信号を光センサの出
力信号にアナログ的に加算するこれにより、光センサの
出力信号の直流バイアスが自動調整され、デューティサ
イクルが５０％に保たれる。デューティサイクル読み取
り回路はアップダウンカウンタにより構成し、矩形波の
一周期の終わりのタイミングでアップダウンカウンタの
出力をＣＰＵが読み取り、Ｄ／Ａコンバータに書き込
み、デューティサイクルが５０％になるまで繰り返す。
この時の値を不揮発メモリに書き込み、電源投入時にＣ
ＰＵは不揮発メモリの値をＤ／Ａコンバータに書き込む
ことで、電源投入時においてもパルスデューティサイク
ルは５０％に保たれる。
た矩形波のハイレベルになっている時間とローレベルに
なっている時間の差をデューティーサイクル読み取り回
路で求め、その差分に相当する直流信号を光センサの出
力信号にアナログ的に加算するこれにより、光センサの
出力信号の直流バイアスが自動調整され、デューティサ
イクルが５０％に保たれる。デューティサイクル読み取
り回路はアップダウンカウンタにより構成し、矩形波の
一周期の終わりのタイミングでアップダウンカウンタの
出力をＣＰＵが読み取り、Ｄ／Ａコンバータに書き込
み、デューティサイクルが５０％になるまで繰り返す。
この時の値を不揮発メモリに書き込み、電源投入時にＣ
ＰＵは不揮発メモリの値をＤ／Ａコンバータに書き込む
ことで、電源投入時においてもパルスデューティサイク
ルは５０％に保たれる。
【０００７】
【実施例】以下、本発明を実施例を参照しながら具体的
に説明する。図１は本発明実施例のブロック図である。
同図において、１はエンコーダのディスク、２はディス
ク１に設けられたスリットを検出する光センサ、３は光
センサ２の出力を波形整形するコンパレータ、４はコン
パレータ３の出力φＡのオン・オフのデューティサイク
ルを読み取る回路、５はＣＰＵ、６はＥＥＲＯＭ（Elec
trical Erasable ＲＯＭ：電気的に消去可能リードオン
リメモリ）、７はＤ／Ａコンバータ、８はアナログ加算
器である。
に説明する。図１は本発明実施例のブロック図である。
同図において、１はエンコーダのディスク、２はディス
ク１に設けられたスリットを検出する光センサ、３は光
センサ２の出力を波形整形するコンパレータ、４はコン
パレータ３の出力φＡのオン・オフのデューティサイク
ルを読み取る回路、５はＣＰＵ、６はＥＥＲＯＭ（Elec
trical Erasable ＲＯＭ：電気的に消去可能リードオン
リメモリ）、７はＤ／Ａコンバータ、８はアナログ加算
器である。
【０００８】図２はデューティサイクル読み取り回路４
の内部構成を示す回路図であり、図３はそのタイミング
チャートである。コンパレータ３の出力φＡはＤ（ｄｅ
ｌａｙ：遅延）フリップ・フロップ１１，１２でクロッ
クパルスＣＰと同期をとり、Ｕ／Ｄ信号としてカウンタ
１４，１５のアップダウンの制御信号となる。すなわち
ハイレベルでアップカウントし、ローレベルでダウンカ
ウントを行う。これにより、デューティサイクル５０％
でカウンタは００Ｈに戻ることになる。ハイレベルの時
間が短いとカウンタの出力は負の値になる（図３）。こ
の値は差分データとしてＵ／Ｄ信号の立ち上がりで並列
レジスタ１６に書き込まれる。この時、／ＬＯＡＤ信号
が出力され、カウンタ１４，１５には００Ｈがセットさ
れる。ＣＰＵ５は並列レジスタ１６に書かれた値を読む
ことで、デューティサイクルの差分を読み取ることが可
能となる。読み取られたデジタル信号は図１のＤ／Ａコ
ンバータ７によりアナログ電圧信号に変換され、アナロ
グ加算器８により光センサ２の出力信号に重畳され、直
流バイアスが調整されて零レベルが自動調整される。こ
れを繰り返して、コンパレータ３の入力信号の零レベル
が零、すなわちデューティサイクルが５０％に保たれる
ことになる。
の内部構成を示す回路図であり、図３はそのタイミング
チャートである。コンパレータ３の出力φＡはＤ（ｄｅ
ｌａｙ：遅延）フリップ・フロップ１１，１２でクロッ
クパルスＣＰと同期をとり、Ｕ／Ｄ信号としてカウンタ
１４，１５のアップダウンの制御信号となる。すなわち
ハイレベルでアップカウントし、ローレベルでダウンカ
ウントを行う。これにより、デューティサイクル５０％
でカウンタは００Ｈに戻ることになる。ハイレベルの時
間が短いとカウンタの出力は負の値になる（図３）。こ
の値は差分データとしてＵ／Ｄ信号の立ち上がりで並列
レジスタ１６に書き込まれる。この時、／ＬＯＡＤ信号
が出力され、カウンタ１４，１５には００Ｈがセットさ
れる。ＣＰＵ５は並列レジスタ１６に書かれた値を読む
ことで、デューティサイクルの差分を読み取ることが可
能となる。読み取られたデジタル信号は図１のＤ／Ａコ
ンバータ７によりアナログ電圧信号に変換され、アナロ
グ加算器８により光センサ２の出力信号に重畳され、直
流バイアスが調整されて零レベルが自動調整される。こ
れを繰り返して、コンパレータ３の入力信号の零レベル
が零、すなわちデューティサイクルが５０％に保たれる
ことになる。
【０００９】
【発明の効果】以上に述べたように、本発明によれば、
人手によらず、またトリマー抵抗を用いることなく自動
零レベル調整が可能になる。また、矩形波信号のハイレ
ベルになっている時間とローレベルになっている時間の
時間差をデジタル的に求める構成としているため、回路
定数等の微調整が不要であり、ＬＳＩで構成することも
容易となり、小型化、低価格化を図ることができる。
人手によらず、またトリマー抵抗を用いることなく自動
零レベル調整が可能になる。また、矩形波信号のハイレ
ベルになっている時間とローレベルになっている時間の
時間差をデジタル的に求める構成としているため、回路
定数等の微調整が不要であり、ＬＳＩで構成することも
容易となり、小型化、低価格化を図ることができる。
【図１】 本発明実施例の構成を示すブロック図であ
る。
る。
【図２】 本発明に係るデューティサイクル読み取り回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図３】 デューティサイクル読み取り回路の動作を示
す波形図である。
す波形図である。
１ ディスク、２ 光センサ、３ コンパレータ、４
デューティサイクル読み取り回路、５ ＣＰＵ、６ Ｅ
ＥＲＯＭ、７ Ｄ／Ａコンバータ、８ アナログ加算
器、１１，１２ Ｄフリップ・フロップ、１３ ＮＡＮ
Ｄ回路、１４，１５アップダウンカウンタ、１６ 並列
レジスタ
デューティサイクル読み取り回路、５ ＣＰＵ、６ Ｅ
ＥＲＯＭ、７ Ｄ／Ａコンバータ、８ アナログ加算
器、１１，１２ Ｄフリップ・フロップ、１３ ＮＡＮ
Ｄ回路、１４，１５アップダウンカウンタ、１６ 並列
レジスタ
Claims (3)
- 【請求項１】 エンコーダのスリットによる光センサの
出力信号を矩形波に波形整形する手段と、この矩形波信
号のハイレベルになっている時間とローレベルになって
いる時間の時間差を求めるデューティサイクル読み取り
手段と、この差分を電圧出力として、前記光センサの出
力信号に重畳するアナログ加算手段とを備えたエンコー
ダの自動零レベル調整装置。 - 【請求項２】 デューティサイクル読み取り手段を、矩
形波信号のハイレベルになっている時間とローレベルに
なっている時間内のクロックパルスを計数するアップダ
ウンカウンタによって構成し、このアップダウンカウン
タのデジタル出力をＤ／Ａコンバータによりアナログ電
圧に変換してアナログ加算手段に入力する構成とした請
求項１記載のエンコーダの自動零レベル調整装置。 - 【請求項３】 アップダウンカウンタの出力である差分
のデータを不揮発メモリに記憶しておき、電源投入時に
前記不揮発メモリから差分のデータを読み出してＤ／Ａ
コンバータに書き込む構成とした請求項２記載のエンコ
ーダの自動零レベル調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149093A JPH0763581A (ja) | 1993-08-26 | 1993-08-26 | エンコーダの自動零レベル調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149093A JPH0763581A (ja) | 1993-08-26 | 1993-08-26 | エンコーダの自動零レベル調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0763581A true JPH0763581A (ja) | 1995-03-10 |
Family
ID=16606820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21149093A Pending JPH0763581A (ja) | 1993-08-26 | 1993-08-26 | エンコーダの自動零レベル調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111811544A (zh) * | 2020-07-09 | 2020-10-23 | 赛卓微电子(深圳)有限公司 | 一种增量式编码器ic调零的方法 |
-
1993
- 1993-08-26 JP JP21149093A patent/JPH0763581A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111811544A (zh) * | 2020-07-09 | 2020-10-23 | 赛卓微电子(深圳)有限公司 | 一种增量式编码器ic调零的方法 |
| CN111811544B (zh) * | 2020-07-09 | 2022-05-06 | 赛卓微电子(深圳)有限公司 | 一种增量式编码器ic调零的方法 |
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