JPH0759003A - 画像表示装置 - Google Patents
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- JPH0759003A JPH0759003A JP5237119A JP23711993A JPH0759003A JP H0759003 A JPH0759003 A JP H0759003A JP 5237119 A JP5237119 A JP 5237119A JP 23711993 A JP23711993 A JP 23711993A JP H0759003 A JPH0759003 A JP H0759003A
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Abstract
(57)【要約】
【目的】 ビデオ信号の編集において、誰でも容易に編
集をすることができる。 【構成】 メモリ２を介した前フレームと現フレームの
減算を行い絶対値和回路５においてフレーム内の画素全
ての累算を行い、その累算値がしきい値Ｔｈより大きい
場合、比較回路７から出力される検出信号Ｆが `０' か
ら `１' に変わる。この検出信号Ｆが `１' の場合、間
引き回路４へ制御信号Ｃｄとメモリ９へ制御信号Ｃｍが
夫々供給される。間引き回路４では、画像信号を出力す
るときに読み出し画素を制御し、縮小画像をメモリ９へ
供給する。メモリ９では、１画面分にあたる所定枚の縮
小画像が格納された次の時点で出力端子１０と画像記録
装置１４へ夫々供給する。また、入力端子１１から再生
タイムコード信号がタイムコードリーダ１２を介してレ
ジスタ１３へ供給される。レジスタ１３では、検出信号
Ｆが `１' のとき画像記録装置１４へ供給される。
集をすることができる。 【構成】 メモリ２を介した前フレームと現フレームの
減算を行い絶対値和回路５においてフレーム内の画素全
ての累算を行い、その累算値がしきい値Ｔｈより大きい
場合、比較回路７から出力される検出信号Ｆが `０' か
ら `１' に変わる。この検出信号Ｆが `１' の場合、間
引き回路４へ制御信号Ｃｄとメモリ９へ制御信号Ｃｍが
夫々供給される。間引き回路４では、画像信号を出力す
るときに読み出し画素を制御し、縮小画像をメモリ９へ
供給する。メモリ９では、１画面分にあたる所定枚の縮
小画像が格納された次の時点で出力端子１０と画像記録
装置１４へ夫々供給する。また、入力端子１１から再生
タイムコード信号がタイムコードリーダ１２を介してレ
ジスタ１３へ供給される。レジスタ１３では、検出信号
Ｆが `１' のとき画像記録装置１４へ供給される。
Description
【０００１】
【産業上の利用分野】この発明は、例えば、ビデオ信号
の編集において、誰でも容易に必要なシーン（カット）
を選び、編集できる画像表示装置に関する。
の編集において、誰でも容易に必要なシーン（カット）
を選び、編集できる画像表示装置に関する。
【０００２】
【従来の技術】ビデオの編集を行う場合、撮影した画像
の中から必要なシーンを選び出すという作業をまず行う
必要がある。通常、この作業は、操作者によって再生
（または、早送り再生）し、画像を見ながらシーンの特
徴、アドレス等を表示、書き出す作業を行い、そのシー
ンを使うか否かの判断材料を作成する。その後、ストー
リーに従って必要なシーンを選定し、編集作業に入る。
の中から必要なシーンを選び出すという作業をまず行う
必要がある。通常、この作業は、操作者によって再生
（または、早送り再生）し、画像を見ながらシーンの特
徴、アドレス等を表示、書き出す作業を行い、そのシー
ンを使うか否かの判断材料を作成する。その後、ストー
リーに従って必要なシーンを選定し、編集作業に入る。
【０００３】
【発明が解決しようとする課題】従来の編集作業は、時
間が非常に長くかかり、アマチュアがビデオの編集作業
を断念してしまうような問題があった。
間が非常に長くかかり、アマチュアがビデオの編集作業
を断念してしまうような問題があった。
【０００４】従って、この発明の目的は、操作者に頼っ
ていた部分をなるべく自動化したいという要求を満足さ
せるために、シーンチェンジを自動的に検出し、その先
頭フレームを縮小し、縮小画像を複数並べて一枚の画面
を構成し、その画面を出力することを可能とする画像表
示装置を提供することにある。
ていた部分をなるべく自動化したいという要求を満足さ
せるために、シーンチェンジを自動的に検出し、その先
頭フレームを縮小し、縮小画像を複数並べて一枚の画面
を構成し、その画面を出力することを可能とする画像表
示装置を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、動画像のシ
ーンチェンジ検出手段を有し、シーンチェンジの先頭シ
ーンへ処理を施し、縮小画像に変換し、縮小画像を順番
にフレームメモリに蓄える手段と、フレームメモリに蓄
えられた縮小画像を読み出し、表示する手段を有するこ
とを特徴とする画像表示装置である。
ーンチェンジ検出手段を有し、シーンチェンジの先頭シ
ーンへ処理を施し、縮小画像に変換し、縮小画像を順番
にフレームメモリに蓄える手段と、フレームメモリに蓄
えられた縮小画像を読み出し、表示する手段を有するこ
とを特徴とする画像表示装置である。
【０００６】
【作用】動画像のシーンチェンジを検出し、シーンチェ
ンジ直後のシーンを縮小し順番にフレームメモリに蓄え
ることにより、蓄えた縮小画像を一括して読み出すこと
によって、画像のシーンチェンジの様子を一括表示し、
画像編集やシーン解析の操作を容易にすることができ
る。
ンジ直後のシーンを縮小し順番にフレームメモリに蓄え
ることにより、蓄えた縮小画像を一括して読み出すこと
によって、画像のシーンチェンジの様子を一括表示し、
画像編集やシーン解析の操作を容易にすることができ
る。
【０００７】
【実施例】以下、この発明の一実施例について図面を用
いて説明する。図１はこの発明に係る画像表示装置の構
成の一実施例をブロック図で示す。１で示す入力端子に
供給される入力信号は、ＶＴＲまたはビデオディスク再
生装置等のビデオ再生信号をＹＣ分離の処理を施した
後、輝度信号Ｙと色差信号Ｃをサンプリング周波数fs１
とfs２を用いて夫々Ａ／Ｄ変換を行うことにより生成さ
れる８ビットのディジタル信号である。ここで、輝度信
号Ｙと色差信号Ｃは同様の信号処理を行うため、図１の
一実施例では輝度信号Ｙに対して信号処理を施す例を説
明する。
いて説明する。図１はこの発明に係る画像表示装置の構
成の一実施例をブロック図で示す。１で示す入力端子に
供給される入力信号は、ＶＴＲまたはビデオディスク再
生装置等のビデオ再生信号をＹＣ分離の処理を施した
後、輝度信号Ｙと色差信号Ｃをサンプリング周波数fs１
とfs２を用いて夫々Ａ／Ｄ変換を行うことにより生成さ
れる８ビットのディジタル信号である。ここで、輝度信
号Ｙと色差信号Ｃは同様の信号処理を行うため、図１の
一実施例では輝度信号Ｙに対して信号処理を施す例を説
明する。
【０００８】メモリ２に供給された輝度信号Ｙは、１フ
レーム遅延され、そのメモリ２からの前フレームは、減
算器３と間引き回路４に夫々供給される。減算器３は、
現フレームの信号から前フレームの信号の減算を画素毎
に行い、その差分値を絶対値和回路５へ出力する。絶対
値和回路５から１フレームの差分絶対値の総和が計算さ
れ、その計算結果が比較回路７へ供給される。比較回路
７では、絶対値和回路５の出力が端子６から入力される
しきい値Ｔｈと比較され、これがしきい値Ｔｈより大き
い場合、比較回路７の出力の検出信号Ｆは `１' とな
り、これがしきい値Ｔｈより小さい場合、比較回路７の
出力の検出信号Ｆは `０' となる。すなわち、シーンチ
ェンジによりその前後のフレームに大きな差異が生じた
ときに検出信号Ｆが `０' から `１' に変化する。
レーム遅延され、そのメモリ２からの前フレームは、減
算器３と間引き回路４に夫々供給される。減算器３は、
現フレームの信号から前フレームの信号の減算を画素毎
に行い、その差分値を絶対値和回路５へ出力する。絶対
値和回路５から１フレームの差分絶対値の総和が計算さ
れ、その計算結果が比較回路７へ供給される。比較回路
７では、絶対値和回路５の出力が端子６から入力される
しきい値Ｔｈと比較され、これがしきい値Ｔｈより大き
い場合、比較回路７の出力の検出信号Ｆは `１' とな
り、これがしきい値Ｔｈより小さい場合、比較回路７の
出力の検出信号Ｆは `０' となる。すなわち、シーンチ
ェンジによりその前後のフレームに大きな差異が生じた
ときに検出信号Ｆが `０' から `１' に変化する。
【０００９】比較回路７の出力の検出信号Ｆは制御回路
８とレジスタ１３へ供給される。比較回路７から検出信
号Ｆが供給された制御回路８では、間引き回路４の制御
信号Ｃｄとメモリ９の制御信号Ｃｍが夫々生成される。
ここで、間引き回路４はフレームメモリの構成で、メモ
リ２から供給される出力画素がシーンチェンジと判断さ
れたとき、すなわち、検出信号Ｆが `１' のとき、メモ
リ２からの出力画素が間引き回路４に書き込まれるとと
もに、シーンチェンジが行われた次のフレームクロック
ＦＣＫの立ち上がりの先頭期間で読み出し画素を制御す
ることで間引きを行う。この実施例では、シーンの概略
を知る目的で単純な画素／ライン間引きのみを行うが、
エイリアシングによる劣化が問題になる場合、帯域制限
フィルタを挿入することにより良好な結果を得ることも
できる。
８とレジスタ１３へ供給される。比較回路７から検出信
号Ｆが供給された制御回路８では、間引き回路４の制御
信号Ｃｄとメモリ９の制御信号Ｃｍが夫々生成される。
ここで、間引き回路４はフレームメモリの構成で、メモ
リ２から供給される出力画素がシーンチェンジと判断さ
れたとき、すなわち、検出信号Ｆが `１' のとき、メモ
リ２からの出力画素が間引き回路４に書き込まれるとと
もに、シーンチェンジが行われた次のフレームクロック
ＦＣＫの立ち上がりの先頭期間で読み出し画素を制御す
ることで間引きを行う。この実施例では、シーンの概略
を知る目的で単純な画素／ライン間引きのみを行うが、
エイリアシングによる劣化が問題になる場合、帯域制限
フィルタを挿入することにより良好な結果を得ることも
できる。
【００１０】メモリ９は、間引き回路４によって縮小さ
れた画像を１画面中に順番に並べるメモリである。メモ
リ９では、縮小画像を順番に並べて書き込み、１画面分
の縮小画像の書き込みが終了したところで読み出され
る、すなわち、出力端子１０から１画面分のデータが出
力される。とともに、画像記録装置１４へ供給され、記
録される。
れた画像を１画面中に順番に並べるメモリである。メモ
リ９では、縮小画像を順番に並べて書き込み、１画面分
の縮小画像の書き込みが終了したところで読み出され
る、すなわち、出力端子１０から１画面分のデータが出
力される。とともに、画像記録装置１４へ供給され、記
録される。
【００１１】入力端子１１から再生タイムコード信号が
供給され、タイムコードリーダ１２によって、タイムコ
ードが発生し、レジスタ１３に保持される。レジスタ１
３では検出信号Ｆが `０' から `１' に変化するとき、
すなわち、シーンチェンジが行われたときに保持してい
るタイムコードを画像記録装置１４に記録する。例とし
て、画像記録装置１４においては、メモリ９から供給さ
れる画像と重畳して画像記録領域にタイムコードを記録
する。これに限らず、画像とは別にタイムコードを記録
する。すなわち、画像記録領域以外の部分に記録する等
の様々な記録方法を採用できる。
供給され、タイムコードリーダ１２によって、タイムコ
ードが発生し、レジスタ１３に保持される。レジスタ１
３では検出信号Ｆが `０' から `１' に変化するとき、
すなわち、シーンチェンジが行われたときに保持してい
るタイムコードを画像記録装置１４に記録する。例とし
て、画像記録装置１４においては、メモリ９から供給さ
れる画像と重畳して画像記録領域にタイムコードを記録
する。これに限らず、画像とは別にタイムコードを記録
する。すなわち、画像記録領域以外の部分に記録する等
の様々な記録方法を採用できる。
【００１２】ここで、図２は、絶対値和回路５の一例の
構成を示す。２１は入力端子で減算器３から出力される
差分値が供給される。絶対値化回路２２では、供給され
た差分値の絶対値が計算され、差分絶対値が加算器２３
に出力される。加算器２３は、帰還路を有し、１フレー
ム分の差分絶対値が累算され、１フレームの差分絶対値
の総和が計算される。この加算器２３の出力は平均値化
回路２４に供給され１フレーム分の画素数で除算され、
その結果がレジスタ２６に保持される。レジスタ２６の
内容（１フレームの絶対値和）が端子２５からフレーム
クロックＦＣＫの立ち上がりに同期して出力端子２７か
ら出力される。
構成を示す。２１は入力端子で減算器３から出力される
差分値が供給される。絶対値化回路２２では、供給され
た差分値の絶対値が計算され、差分絶対値が加算器２３
に出力される。加算器２３は、帰還路を有し、１フレー
ム分の差分絶対値が累算され、１フレームの差分絶対値
の総和が計算される。この加算器２３の出力は平均値化
回路２４に供給され１フレーム分の画素数で除算され、
その結果がレジスタ２６に保持される。レジスタ２６の
内容（１フレームの絶対値和）が端子２５からフレーム
クロックＦＣＫの立ち上がりに同期して出力端子２７か
ら出力される。
【００１３】図３は、この発明に係る画像表示装置の一
実施例の動作のタイミングチャートである。クロックＦ
ＣＫは、フレーム周期のクロックである。入力ビデオ信
号Ａは、クロックＦＣＫに同期している。ビデオ信号Ｂ
は、メモリ２によって１フレーム分遅延されて出力され
る。すなわち、ビデオ信号Ｂは、ビデオ信号Ａに対して
１フレーム前の信号となる。検出信号Ｆは、メモリ２か
らの出力画素がシーンチェンジと判断されたとき `１'
になり、検出信号Ｆに同期してライト信号が `１' にな
り、シーンチェンジ後の先頭フレームライトが間引き回
路４内のメモリに格納する。
実施例の動作のタイミングチャートである。クロックＦ
ＣＫは、フレーム周期のクロックである。入力ビデオ信
号Ａは、クロックＦＣＫに同期している。ビデオ信号Ｂ
は、メモリ２によって１フレーム分遅延されて出力され
る。すなわち、ビデオ信号Ｂは、ビデオ信号Ａに対して
１フレーム前の信号となる。検出信号Ｆは、メモリ２か
らの出力画素がシーンチェンジと判断されたとき `１'
になり、検出信号Ｆに同期してライト信号が `１' にな
り、シーンチェンジ後の先頭フレームライトが間引き回
路４内のメモリに格納する。
【００１４】Ｒ／Ｗ信号は、間引き回路４から画像デー
タを縮小画像として読み出すための制御と、この読み出
された縮小画像データをメモリ９へ読み込むための制御
とを行うために使用される。すなわち、Ｒ／Ｗ信号は、
検出信号Ｆが立ち下がった直後に `１' となり、これに
よって間引き回路４から出力される画像データの読み出
し画素を制御することで間引きを行い。１枚の縮小画像
データＣがメモリ９に読み込まれる。そして、縮小画像
が所定枚数すなわち、１画面分そろったタイミングより
以降にメモリ９のリード信号が `１' となり、１画面全
体の縮小画像データＤが読み出される。
タを縮小画像として読み出すための制御と、この読み出
された縮小画像データをメモリ９へ読み込むための制御
とを行うために使用される。すなわち、Ｒ／Ｗ信号は、
検出信号Ｆが立ち下がった直後に `１' となり、これに
よって間引き回路４から出力される画像データの読み出
し画素を制御することで間引きを行い。１枚の縮小画像
データＣがメモリ９に読み込まれる。そして、縮小画像
が所定枚数すなわち、１画面分そろったタイミングより
以降にメモリ９のリード信号が `１' となり、１画面全
体の縮小画像データＤが読み出される。
【００１５】図４は、制御回路８の構成の一例をブロッ
ク図で示す。入力端子３１から検出信号Ｆが入力され、
入力端子３２からＷＥ信号が入力され、入力端子３３か
らクロックＣＫ１が入力され、入力端子３４からクロッ
クＣＫ１を１／ｍに分周したクロックＣＫ２が入力され
る。
ク図で示す。入力端子３１から検出信号Ｆが入力され、
入力端子３２からＷＥ信号が入力され、入力端子３３か
らクロックＣＫ１が入力され、入力端子３４からクロッ
クＣＫ１を１／ｍに分周したクロックＣＫ２が入力され
る。
【００１６】ＡＮＤゲート３５では、入力端子３１から
検出信号Ｆと入力端子３２からＷＥ信号が夫々供給さ
れ、検出信号Ｆが `１' のときＷＥ信号によって、フレ
ームメモリで構成されている間引き回路４への書き込み
制御のためのライト信号が作成され、出力端子３６から
ライト信号が出力される。カウンタ３７のＥＮ（イネー
ブル）端子に検出信号Ｆが計数され、そのクロック入力
としてクロックＣＫ１が供給される。検出信号Ｆが `
１' のときカウンタ３７は動作し、そのカウント値がＲ
ＯＭ３８にアドレスとして供給される。ＲＯＭ３８は、
間引き回路４内のメモリの書き込みアドレスＡＤＲＳ１
を発生し、出力端子３９に出力する。
検出信号Ｆと入力端子３２からＷＥ信号が夫々供給さ
れ、検出信号Ｆが `１' のときＷＥ信号によって、フレ
ームメモリで構成されている間引き回路４への書き込み
制御のためのライト信号が作成され、出力端子３６から
ライト信号が出力される。カウンタ３７のＥＮ（イネー
ブル）端子に検出信号Ｆが計数され、そのクロック入力
としてクロックＣＫ１が供給される。検出信号Ｆが `
１' のときカウンタ３７は動作し、そのカウント値がＲ
ＯＭ３８にアドレスとして供給される。ＲＯＭ３８は、
間引き回路４内のメモリの書き込みアドレスＡＤＲＳ１
を発生し、出力端子３９に出力する。
【００１７】レジスタ４０は、入力端子３１から検出信
号Ｆと入力端子３４からクロックＣＫ２が夫々供給さ
れ、レジスタ４０の出力がＮＯＲゲート４１の一方の入
力端子に供給される。そのＮＯＲゲート４１の他方の入
力端子には検出信号Ｆが供給される。すなわち、レジス
タ４０とＮＯＲゲート４１によって、検出信号Ｆの立ち
下がり微分パルスが作成される。そのパルスは、間引き
回路４の読み出し制御兼、メモリ９の書き込み制御用の
Ｒ／Ｗ信号として、出力端子４２から出力される。
号Ｆと入力端子３４からクロックＣＫ２が夫々供給さ
れ、レジスタ４０の出力がＮＯＲゲート４１の一方の入
力端子に供給される。そのＮＯＲゲート４１の他方の入
力端子には検出信号Ｆが供給される。すなわち、レジス
タ４０とＮＯＲゲート４１によって、検出信号Ｆの立ち
下がり微分パルスが作成される。そのパルスは、間引き
回路４の読み出し制御兼、メモリ９の書き込み制御用の
Ｒ／Ｗ信号として、出力端子４２から出力される。
【００１８】また、ＮＯＲゲート４１から出力されるＲ
／Ｗ信号は、カウンタ４３のＥＮ端子に供給され、Ｒ／
Ｗ信号が `１' のとき、クロックＣＫ１をカウンタ４３
が計数し、そのカウント出力は、ＲＯＭ４４と４８に供
給される。ＲＯＭ４４は、間引き回路４のメモリの読み
出しアドレスＡＤＲＳ２を出力端子４５に発生する。ま
た、ＲＯＭ４８は、メモリ２の書き込みアドレスＡＤＲ
Ｓ３を出力端子４９して発生する。
／Ｗ信号は、カウンタ４３のＥＮ端子に供給され、Ｒ／
Ｗ信号が `１' のとき、クロックＣＫ１をカウンタ４３
が計数し、そのカウント出力は、ＲＯＭ４４と４８に供
給される。ＲＯＭ４４は、間引き回路４のメモリの読み
出しアドレスＡＤＲＳ２を出力端子４５に発生する。ま
た、ＲＯＭ４８は、メモリ２の書き込みアドレスＡＤＲ
Ｓ３を出力端子４９して発生する。
【００１９】ここで、カウンタ４６のクロック端子に検
出信号Ｆが供給され、検出信号Ｆをカウンタ４６におい
て計数し、そのカウント値をＲＯＭ４７を介してＲＯＭ
４８へ供給する。これは、後述する図６における縮小画
像の格納位置を決定するアドレスとしてＲＯＭ４８へ供
給される。このカウンタ４６の動作制御は、ＲＯＭ４７
の出力の一部をカウンタ４６のクリア端子に接続し、複
数枚の縮小画像が供給され、１画面に格納された後、Ｒ
ＯＭ４７からカウンタ４６のクリア端子へパルスを出力
し、カウンタ４６をリセットし、再び同じ動作を繰り返
すようになされている。
出信号Ｆが供給され、検出信号Ｆをカウンタ４６におい
て計数し、そのカウント値をＲＯＭ４７を介してＲＯＭ
４８へ供給する。これは、後述する図６における縮小画
像の格納位置を決定するアドレスとしてＲＯＭ４８へ供
給される。このカウンタ４６の動作制御は、ＲＯＭ４７
の出力の一部をカウンタ４６のクリア端子に接続し、複
数枚の縮小画像が供給され、１画面に格納された後、Ｒ
ＯＭ４７からカウンタ４６のクリア端子へパルスを出力
し、カウンタ４６をリセットし、再び同じ動作を繰り返
すようになされている。
【００２０】また、ＲＯＭ４７では、カウンタ５０のイ
ネーブル信号をも作成しており、そのイネーブル信号
は、カウンタ５０のＥＮ端子に供給されている。そのイ
ネーブル信号が `１' のときカウンタ５０のクロック端
子に供給されているクロックＣＫ１をカウンタ５０が計
数し、そのカウンタ５０の出力と検出信号Ｆが供給され
たＲＯＭ５１はメモリ９の読み出しアドレスＡＤＲＳ４
を発生し、出力端子５３から供給される。また、ＲＯＭ
５１は、メモリ９の読み出し制御用のリード信号も生成
し、出力端子５２に発生する。
ネーブル信号をも作成しており、そのイネーブル信号
は、カウンタ５０のＥＮ端子に供給されている。そのイ
ネーブル信号が `１' のときカウンタ５０のクロック端
子に供給されているクロックＣＫ１をカウンタ５０が計
数し、そのカウンタ５０の出力と検出信号Ｆが供給され
たＲＯＭ５１はメモリ９の読み出しアドレスＡＤＲＳ４
を発生し、出力端子５３から供給される。また、ＲＯＭ
５１は、メモリ９の読み出し制御用のリード信号も生成
し、出力端子５２に発生する。
【００２１】ここで、図４中に記載されている５つのＲ
ＯＭの機能に対して説明を行う。ＲＯＭ３８は、フレー
ムメモリ構成の間引き回路４の書き込みアドレスＡＤＲ
Ｓ１を発生する。このアドレスＡＤＲＳ１によって、シ
ーンチェンジ後の先頭シーンの画像データが間引き回路
４のフレームメモリに順次書き込まれる。ＲＯＭ４４
は、間引き回路４の読み出しアドレスＡＤＲＳ２を発生
する。この読み出しアドレスＡＤＲＳ２によって、縮小
比に従って水平方向および垂直方向において所定間隔で
画素データを読み出すことにより、縮小画像データが間
引き回路４からメモリ９へ供給される。
ＯＭの機能に対して説明を行う。ＲＯＭ３８は、フレー
ムメモリ構成の間引き回路４の書き込みアドレスＡＤＲ
Ｓ１を発生する。このアドレスＡＤＲＳ１によって、シ
ーンチェンジ後の先頭シーンの画像データが間引き回路
４のフレームメモリに順次書き込まれる。ＲＯＭ４４
は、間引き回路４の読み出しアドレスＡＤＲＳ２を発生
する。この読み出しアドレスＡＤＲＳ２によって、縮小
比に従って水平方向および垂直方向において所定間隔で
画素データを読み出すことにより、縮小画像データが間
引き回路４からメモリ９へ供給される。
【００２２】ＲＯＭ４８は、メモリ９の書き込みアドレ
スＡＤＲＳ３を発生する。この書き込みアドレスＡＤＲ
Ｓ３によって、後述する図６に示すように、メモリ９の
異なる領域に縮小画像データを順番に読み込む。ＲＯＭ
５１では、メモリ９の読み出しアドレスＡＤＲＳ４を発
生するとともに、メモリ９の読み出し制御用のリード信
号を同時に発生する。この読み出しアドレスＡＤＲＳ４
によって、メモリ９から縮小画像データが複数枚集ま
り、１画面となった縮小画像データを読み出す。ＲＯＭ
４７では、カウンタ４６のクリア信号Ｉを発生し、カウ
ンタ５０のイネーブル信号Ｈを発生する。また、カウン
タ４６からの計数をＲＯＭ４７の出力信号ＧとしてＲＯ
Ｍ４８へ供給される。
スＡＤＲＳ３を発生する。この書き込みアドレスＡＤＲ
Ｓ３によって、後述する図６に示すように、メモリ９の
異なる領域に縮小画像データを順番に読み込む。ＲＯＭ
５１では、メモリ９の読み出しアドレスＡＤＲＳ４を発
生するとともに、メモリ９の読み出し制御用のリード信
号を同時に発生する。この読み出しアドレスＡＤＲＳ４
によって、メモリ９から縮小画像データが複数枚集ま
り、１画面となった縮小画像データを読み出す。ＲＯＭ
４７では、カウンタ４６のクリア信号Ｉを発生し、カウ
ンタ５０のイネーブル信号Ｈを発生する。また、カウン
タ４６からの計数をＲＯＭ４７の出力信号ＧとしてＲＯ
Ｍ４８へ供給される。
【００２３】図５は図４の制御回路８のブロック図の動
作のタイミングチャートでる。シーンチェンジが発生し
たとき、クロックＦＣＫの立ち上がりに同期して検出信
号Ｆとライト信号が `１' になり、この検出信号Ｆが `
１' になることにより間引き回路４の書き込みアドレス
ＡＤＲＳ１が順次発生する。この書き込みアドレスＡＤ
ＲＳ１によって、間引き回路４内のフレームメモリに対
して１フレームのビデオ信号が書き込まれる。この動作
はシーンチェンジの度に行われる。また、このシーンチ
ェンジの回数はカウンタ４６で計数される。
作のタイミングチャートでる。シーンチェンジが発生し
たとき、クロックＦＣＫの立ち上がりに同期して検出信
号Ｆとライト信号が `１' になり、この検出信号Ｆが `
１' になることにより間引き回路４の書き込みアドレス
ＡＤＲＳ１が順次発生する。この書き込みアドレスＡＤ
ＲＳ１によって、間引き回路４内のフレームメモリに対
して１フレームのビデオ信号が書き込まれる。この動作
はシーンチェンジの度に行われる。また、このシーンチ
ェンジの回数はカウンタ４６で計数される。
【００２４】１画面分の所定枚数の縮小画像がメモリ９
へ格納され、次にシーンチェンジが行われたとき、すな
わち、検出信号Ｆの立ち上がりでクリア信号Ｉが立ち下
がる。このクリア信号Ｉの立ち下がりに同期してイネー
ブル信号Ｈが `１' になり、イネーブル信号Ｈが `１'
の期間中メモリ９の読み出し制御用のリード信号が順次
発生し、メモリ９の読み出しアドレスＡＤＲＳ４が出力
される。
へ格納され、次にシーンチェンジが行われたとき、すな
わち、検出信号Ｆの立ち上がりでクリア信号Ｉが立ち下
がる。このクリア信号Ｉの立ち下がりに同期してイネー
ブル信号Ｈが `１' になり、イネーブル信号Ｈが `１'
の期間中メモリ９の読み出し制御用のリード信号が順次
発生し、メモリ９の読み出しアドレスＡＤＲＳ４が出力
される。
【００２５】出力信号Ｇは、検出信号Ｆの立ち上がりか
ら次の検出信号Ｆの立ち上がりまですなわち、シーンチ
ェンジが行われるまで信号を出力する。また、検出信号
Ｆの立ち下がりで間引き回路４の読み出し制御兼、メモ
リ９の書き込み制御用のＲ／Ｗ信号が `１' になり、間
引き回路４の読み出しアドレスＡＤＲＳ２とメモリ９の
書き込みアドレスＡＤＲＳ３がＲ／Ｗ信号に同期して信
号を夫々出力する。ここで、クロックＦＣＫ、検出信号
Ｆ、ライト信号、Ｒ／Ｗ信号、リード信号の詳細な説明
は上述の通りである。
ら次の検出信号Ｆの立ち上がりまですなわち、シーンチ
ェンジが行われるまで信号を出力する。また、検出信号
Ｆの立ち下がりで間引き回路４の読み出し制御兼、メモ
リ９の書き込み制御用のＲ／Ｗ信号が `１' になり、間
引き回路４の読み出しアドレスＡＤＲＳ２とメモリ９の
書き込みアドレスＡＤＲＳ３がＲ／Ｗ信号に同期して信
号を夫々出力する。ここで、クロックＦＣＫ、検出信号
Ｆ、ライト信号、Ｒ／Ｗ信号、リード信号の詳細な説明
は上述の通りである。
【００２６】図６は、例えば、縦横夫々６分割した場合
の表示例であるが、各分割にシーンチェンジ後の先頭シ
ーンを縮小された画像が時系列の順にはめ込まれた画像
表示の例である。
の表示例であるが、各分割にシーンチェンジ後の先頭シ
ーンを縮小された画像が時系列の順にはめ込まれた画像
表示の例である。
【００２７】
【発明の効果】この発明に係る画像表示装置は、簡単な
回路構成でシーンチェンジの検出が行え、シーンチェン
ジ後の先頭フレームを縮小し、複数枚集めて一括表示す
ることで、編集に必要なシーンを容易に探すことができ
る。また、画像表示装置をビデオ再生機器や編集機器に
搭載することによって、編集の機能の充実化が図れ、ビ
デオ編集をより楽しいものにすることができる。さら
に、ここでプリントした画像とテープを管理すること
で、インデックスの役割をはたすことが可能となる。
回路構成でシーンチェンジの検出が行え、シーンチェン
ジ後の先頭フレームを縮小し、複数枚集めて一括表示す
ることで、編集に必要なシーンを容易に探すことができ
る。また、画像表示装置をビデオ再生機器や編集機器に
搭載することによって、編集の機能の充実化が図れ、ビ
デオ編集をより楽しいものにすることができる。さら
に、ここでプリントした画像とテープを管理すること
で、インデックスの役割をはたすことが可能となる。
【図１】この発明に係る画像表示装置の一実施例であ
る。
る。
【図２】この発明に係る画像変換装置における絶対値和
回路の説明に用いるブロック図の一例である。
回路の説明に用いるブロック図の一例である。
【図３】この発明に係る画像変換装置のタイミングチャ
ートの一例のである。
ートの一例のである。
【図４】この発明に係る画像変換装置における制御回路
の説明に用いるブロック図の一例である。
の説明に用いるブロック図の一例である。
【図５】この発明に係る画像変換装置における制御回路
のタイミングチャートの一例のである。
のタイミングチャートの一例のである。
【図６】この発明の複数の縮小画面の説明に用いる略線
図である。
図である。
２、９ メモリ ４ 間引き回路 ５ 絶対値和回路 ７ 比較回路 ８ 制御回路 １２ ＴＣリーダ １３ レジスタ １４ 画像記録装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/91
Claims (2)
- 【請求項１】 動画像のシーンチェンジ検出手段を有
し、シーンチェンジ後の先頭シーンを縮小画像に変換す
る処理を行い、上記縮小画像を順番にフレームメモリに
蓄える手段と、 上記フレームメモリに蓄えられた上記縮小画像を読み出
し、表示する手段を有することを特徴とする画像表示装
置。 - 【請求項２】 請求項１に記載の画像表示装置におい
て、 上記シーンチェンジ検出手段は、少なくとも、第１の前
フレームと第２の現フレームの２つを用い、画素毎に差
分を行う手段と、 上記差分値に絶対値化を施し、フレーム間の重心値とし
きい値を比較する手段と、 上記縮小画像は、記録時に１画面内に複数枚表示できる
ように分割された記憶媒体に記録する手段と、 表示時には、１画面分が一括に読み出され、一括に表示
される手段を特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237119A JPH0759003A (ja) | 1993-08-11 | 1993-08-11 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237119A JPH0759003A (ja) | 1993-08-11 | 1993-08-11 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0759003A true JPH0759003A (ja) | 1995-03-03 |
Family
ID=17010698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237119A Pending JPH0759003A (ja) | 1993-08-11 | 1993-08-11 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759003A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107517A (ja) * | 1995-10-11 | 1997-04-22 | Hitachi Ltd | 動画像の変化点検出制御方法とそれに基づく再生停止制御方法およびそれらを用いた動画像の編集システム |
| WO2003065711A1 (fr) * | 2002-01-18 | 2003-08-07 | Sony Corporation | Appareil de traitement de signal d'information et procede de traitement de signal d'information |
-
1993
- 1993-08-11 JP JP5237119A patent/JPH0759003A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09107517A (ja) * | 1995-10-11 | 1997-04-22 | Hitachi Ltd | 動画像の変化点検出制御方法とそれに基づく再生停止制御方法およびそれらを用いた動画像の編集システム |
| WO2003065711A1 (fr) * | 2002-01-18 | 2003-08-07 | Sony Corporation | Appareil de traitement de signal d'information et procede de traitement de signal d'information |
| US7630613B2 (en) | 2002-01-18 | 2009-12-08 | Sony Corporation | Information-signal process apparatus and information-signal processing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040720 |