JPH0754635B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0754635B2 JPH0754635B2 JP27013686A JP27013686A JPH0754635B2 JP H0754635 B2 JPH0754635 B2 JP H0754635B2 JP 27013686 A JP27013686 A JP 27013686A JP 27013686 A JP27013686 A JP 27013686A JP H0754635 B2 JPH0754635 B2 JP H0754635B2
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- inverter circuit
- memory device
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体記憶装置に係わり、特に、配線遅延時間
の短縮化された大容量の半導体記憶装置に関する。
の短縮化された大容量の半導体記憶装置に関する。
＜従来の技術＞ 半導体記憶装置には、例えば浮遊ゲートと制御ゲートの
２層ゲート構造を有するMOS型電界効果トランジスタ
（以下MOSFETという。）をメモリ素子とした不揮発性半
導体メモリがある。
２層ゲート構造を有するMOS型電界効果トランジスタ
（以下MOSFETという。）をメモリ素子とした不揮発性半
導体メモリがある。
第４図に、このメモリ素子の断面図を示し、第５図にそ
のシンボルを示す。このメモリ素子はＰ型半導体基板11
上にＮ＋型のソース・ドレイン拡散層12、13が設けら
れ、さらに基板上に絶縁層により外部から電気的に絶縁
された浮遊ゲート14と、メモリ素子をスイッチング制御
するための制御ゲート15が設けられている。このメモリ
素子は浮遊ゲートが電気的に中性状態の時は、低い制御
ゲート電圧（例えば2V）で導通状態になるが、制御ゲー
トとドレインに高電圧（例えば20V）を印加すると、浮
遊ゲートに電子が注入され、制御ゲートから見たメモリ
素子のしきい値電圧は高くなり、制御ゲートにに高電圧
（例えば8V）を印加しなければ導通しなくなる。すなわ
ち第６図に示すように、浮遊ゲートが電気的に中性状態
の時は実線16のように低い制御ゲート電圧でメモリ素子
は導通するが、浮遊ゲートに電子が注入された時は実線
17のようにメモリ素子のしきい値電圧は高くなり、高電
圧を印加しないとメモリ素子は導通しなくなり、このメ
モリ素子のしきい値電圧の変化を利用して「０」と
「１」との情報を記憶することができる。第７図は上記
のようなメモリ素子で実際にメモリアレイを構成した場
合の平面図である。すなわち、制御ゲートとして働く、
複数の行線W1、W2、W3・・・を備え、この行線W1、W2、
W3・・・それぞれにおいて、複数のメモリ素子Mc11、Mc
12、Mc13・・・が配置される。この場合対向するメモリ
素子Mc11とMc21、Mc12とMc22と・・・は、それぞれドレ
イン電極を対向設定し共通にして列線に接続され、ソー
スは接地電位GNDに接続されている。上記のメモリアレ
イでは、行線の配線材料は一般に不純物を高濃度に拡散
した多結晶シリコン（以下ポリシリコンという。）が用
いられるが、比較的に抵抗値が高く、例えば面積抵抗率
でρｓ＝20Ω／□である。
のシンボルを示す。このメモリ素子はＰ型半導体基板11
上にＮ＋型のソース・ドレイン拡散層12、13が設けら
れ、さらに基板上に絶縁層により外部から電気的に絶縁
された浮遊ゲート14と、メモリ素子をスイッチング制御
するための制御ゲート15が設けられている。このメモリ
素子は浮遊ゲートが電気的に中性状態の時は、低い制御
ゲート電圧（例えば2V）で導通状態になるが、制御ゲー
トとドレインに高電圧（例えば20V）を印加すると、浮
遊ゲートに電子が注入され、制御ゲートから見たメモリ
素子のしきい値電圧は高くなり、制御ゲートにに高電圧
（例えば8V）を印加しなければ導通しなくなる。すなわ
ち第６図に示すように、浮遊ゲートが電気的に中性状態
の時は実線16のように低い制御ゲート電圧でメモリ素子
は導通するが、浮遊ゲートに電子が注入された時は実線
17のようにメモリ素子のしきい値電圧は高くなり、高電
圧を印加しないとメモリ素子は導通しなくなり、このメ
モリ素子のしきい値電圧の変化を利用して「０」と
「１」との情報を記憶することができる。第７図は上記
のようなメモリ素子で実際にメモリアレイを構成した場
合の平面図である。すなわち、制御ゲートとして働く、
複数の行線W1、W2、W3・・・を備え、この行線W1、W2、
W3・・・それぞれにおいて、複数のメモリ素子Mc11、Mc
12、Mc13・・・が配置される。この場合対向するメモリ
素子Mc11とMc21、Mc12とMc22と・・・は、それぞれドレ
イン電極を対向設定し共通にして列線に接続され、ソー
スは接地電位GNDに接続されている。上記のメモリアレ
イでは、行線の配線材料は一般に不純物を高濃度に拡散
した多結晶シリコン（以下ポリシリコンという。）が用
いられるが、比較的に抵抗値が高く、例えば面積抵抗率
でρｓ＝20Ω／□である。
＜発明が解決しようとする問題点＞ このようなメモリアレイを設けた大容量の半導体記憶装
置では、メモリ素子数の増加により、行線の配線長が長
くなり、また配線幅も細いので行線に分布する抵抗は大
きく、また行線に分布する寄生容量も大きくなり、この
行線に分布する抵抗と容量による配線遅延がデータの読
みだしスピードを劣化させていた。例えば第８図に示す
ように配線長1500μｍ、配線幅1.5μｍの行線を面積抵
抗率ρｓ＝20Ω／□のポリシリコンで形成してメモリ素
子Mc41、Mc42、・・・Mc4nの制御ゲートとし、この行線
の一端に行デコーダ20を接続したとする。まず、この時
の行線の抵抗Rwは次式（１）で示すように、 Rw＝ρｓ×Lw/Ww ……式（１） ここで ρs:配線材料の面積抵抗率（Ω／□） Lw:行線の配線長 Ww:行線の配線幅 ここにρｓ＝20％、Lw＝1500μｍ、Ww＝1.5μｍを代入
するとRw＝20kΩを得る。さらに、この行線に寄生する
配線容量をCw＝3pFとして、配線遅延を考える。今、簡
単のために、第８図に示した回路を第９図に示すように
行線の抵抗Rw′と容量Cw′の直列回路とし、行デコーダ
として電圧源V0与える。ここで行線の行デコーダから最
も遠い点ＸはＸ′に対応するが、この点Ｘ′の時刻ｔ＝
０における電圧をVx′（０）＝０とすると、時刻ｔにお
ける点Ｘ′の電圧VPx′（ｔ）は周知のごとく式（２）
のように計算される。
置では、メモリ素子数の増加により、行線の配線長が長
くなり、また配線幅も細いので行線に分布する抵抗は大
きく、また行線に分布する寄生容量も大きくなり、この
行線に分布する抵抗と容量による配線遅延がデータの読
みだしスピードを劣化させていた。例えば第８図に示す
ように配線長1500μｍ、配線幅1.5μｍの行線を面積抵
抗率ρｓ＝20Ω／□のポリシリコンで形成してメモリ素
子Mc41、Mc42、・・・Mc4nの制御ゲートとし、この行線
の一端に行デコーダ20を接続したとする。まず、この時
の行線の抵抗Rwは次式（１）で示すように、 Rw＝ρｓ×Lw/Ww ……式（１） ここで ρs:配線材料の面積抵抗率（Ω／□） Lw:行線の配線長 Ww:行線の配線幅 ここにρｓ＝20％、Lw＝1500μｍ、Ww＝1.5μｍを代入
するとRw＝20kΩを得る。さらに、この行線に寄生する
配線容量をCw＝3pFとして、配線遅延を考える。今、簡
単のために、第８図に示した回路を第９図に示すように
行線の抵抗Rw′と容量Cw′の直列回路とし、行デコーダ
として電圧源V0与える。ここで行線の行デコーダから最
も遠い点ＸはＸ′に対応するが、この点Ｘ′の時刻ｔ＝
０における電圧をVx′（０）＝０とすると、時刻ｔにお
ける点Ｘ′の電圧VPx′（ｔ）は周知のごとく式（２）
のように計算される。
この式（２）をｔについて解くと次式（３）のようにな
る。
る。
ｔ＝−Rw′・Cw′・ln（１−Ｖ′×（ｔ）/V0） ……式
（３） ここで電圧源V0＝5Vとし、点Ｘ′が4Vになるのに必要な
時間ｔ（Ｘ′＝4V）を求めると ｔ＝（Ｘ′＝4V）＝−20000×３×10-12 ×ln（１−4/5） ＝96.6×10-9sec ……式（４） すなわち、点Ｘ′が0Vから4Vになるまで96.6Nsec必要と
なる。このように、大容量の半導体記憶装置では行線の
配線遅延が大きく、行デコーダにより選択された行線上
で、行デコーダから離れた点での電圧の上昇は非常に遅
くなるため、メモリ素子はなかなか導通状態にならず、
データの読みだし速度は遅くなるという問題点があっ
た。
（３） ここで電圧源V0＝5Vとし、点Ｘ′が4Vになるのに必要な
時間ｔ（Ｘ′＝4V）を求めると ｔ＝（Ｘ′＝4V）＝−20000×３×10-12 ×ln（１−4/5） ＝96.6×10-9sec ……式（４） すなわち、点Ｘ′が0Vから4Vになるまで96.6Nsec必要と
なる。このように、大容量の半導体記憶装置では行線の
配線遅延が大きく、行デコーダにより選択された行線上
で、行デコーダから離れた点での電圧の上昇は非常に遅
くなるため、メモリ素子はなかなか導通状態にならず、
データの読みだし速度は遅くなるという問題点があっ
た。
また、行線の配線遅延を少なくするために、行デコーダ
を複数設け、行線を細分化することも考えられるが、行
線の細分化は行デコーダの増設となり、半導体記憶装置
のチップサイズを大きくしてしまうので、製造歩留まり
が低下するという問題点が生じる。
を複数設け、行線を細分化することも考えられるが、行
線の細分化は行デコーダの増設となり、半導体記憶装置
のチップサイズを大きくしてしまうので、製造歩留まり
が低下するという問題点が生じる。
したがって、本発明は行デコーダを増設することなく、
配線遅延時間の短縮を図れる半導体記憶装置を提供せん
とするものである。
配線遅延時間の短縮を図れる半導体記憶装置を提供せん
とするものである。
＜問題点を解決するための手段、作用および効果＞ 本発明は複数のメモリ素子を行列状に配列したメモリセ
ルアレイと、アドレスデータ基づき複数の行線から上記
アドレスデータに対応する行線を選択し該選択された行
線を所定電位に移行させて該行線に共通接続されたメモ
リ素子を活性化する行デコーダとを有する半導体記憶装
置において、上記メモリ素子近傍の行線にチャージ手段
を接続し、上記複数の行線のうちの行デコーダにより選
択された行線のみを上記チャージ手段により急速に上記
所定電位に移行させるようにしたことを特徴としてい
る。したがって、本発明に係わる半導体記憶装置では、
行デコーダにより特定の行線を選択した場合に該選択さ
れた行数を行デコーダとチャージ手段とにより所定電位
に移行させてメモリ素子の活性化を図ることができる。
このように、行デコーダとチャージ手段とで行数の電位
を制御するので、記憶容量の増加を図るべく行線を微細
化しても行線の電位の変化速度は低下せず、高速でメモ
リ素子にアクセスできるという効果が得られる。しか
も、行線の分割時のように行デコーダは増加しないの
で、チップサイズの大幅な増加もなく、したがって、製
造歩留まりも低下しない。
ルアレイと、アドレスデータ基づき複数の行線から上記
アドレスデータに対応する行線を選択し該選択された行
線を所定電位に移行させて該行線に共通接続されたメモ
リ素子を活性化する行デコーダとを有する半導体記憶装
置において、上記メモリ素子近傍の行線にチャージ手段
を接続し、上記複数の行線のうちの行デコーダにより選
択された行線のみを上記チャージ手段により急速に上記
所定電位に移行させるようにしたことを特徴としてい
る。したがって、本発明に係わる半導体記憶装置では、
行デコーダにより特定の行線を選択した場合に該選択さ
れた行数を行デコーダとチャージ手段とにより所定電位
に移行させてメモリ素子の活性化を図ることができる。
このように、行デコーダとチャージ手段とで行数の電位
を制御するので、記憶容量の増加を図るべく行線を微細
化しても行線の電位の変化速度は低下せず、高速でメモ
リ素子にアクセスできるという効果が得られる。しか
も、行線の分割時のように行デコーダは増加しないの
で、チップサイズの大幅な増加もなく、したがって、製
造歩留まりも低下しない。
＜実施例＞ 次に、本発明の第１実施例を図面を参照して説明する。
第１図に示されている第１実施例は、本発明を相補型MO
Sトランジスタ（以下、CMOSという）を用いて実現した
場合を示している。アドレス・データA1、A2・・・Anを
プリデコーダ１によりプリデコードし、このプリデコー
ド信号をインバータ回路２を介して行線に出力する行デ
コーダ回路が、行線の一端Ａに接続せれている。行線は
複数のメモリ素子Mc1、Mc2、・・・Mcmの共通の制御ゲ
ートとして動作する。また、行デコーダが接続された行
線の一端Ａと反対側の端Ｂは、容量素子C1を介して、Ｐ
型のMOSFET Tr2とＮ型のMOSFET Tr3から構成されるイ
ンバータ回路３の入力に接続される。第２のトランジス
タとしてのＮ型のMOSFET Tr1のドレインは、上記容量
素子C1インバータ回路３との接続点Ｃに、そのソース
は、接地電位Vsに接続され、そのゲートには、アドレス
データの変化時から所定の時間だけハイレベルとなる制
御信号Φが供給される。第１のトランジスタとしてのＰ
型のMOSFET Tr4のソースは電圧源Vcに、そのドレイン
は上記の行線の一端Ｂに、そのゲートはインバータ回路
３の出力Ｄにそれぞれ接続されている。上記インバータ
回路３とMOSFET Tr1,Tr4と，容量素子C1とは全体とし
てチャージ手段を構成している。
第１図に示されている第１実施例は、本発明を相補型MO
Sトランジスタ（以下、CMOSという）を用いて実現した
場合を示している。アドレス・データA1、A2・・・Anを
プリデコーダ１によりプリデコードし、このプリデコー
ド信号をインバータ回路２を介して行線に出力する行デ
コーダ回路が、行線の一端Ａに接続せれている。行線は
複数のメモリ素子Mc1、Mc2、・・・Mcmの共通の制御ゲ
ートとして動作する。また、行デコーダが接続された行
線の一端Ａと反対側の端Ｂは、容量素子C1を介して、Ｐ
型のMOSFET Tr2とＮ型のMOSFET Tr3から構成されるイ
ンバータ回路３の入力に接続される。第２のトランジス
タとしてのＮ型のMOSFET Tr1のドレインは、上記容量
素子C1インバータ回路３との接続点Ｃに、そのソース
は、接地電位Vsに接続され、そのゲートには、アドレス
データの変化時から所定の時間だけハイレベルとなる制
御信号Φが供給される。第１のトランジスタとしてのＰ
型のMOSFET Tr4のソースは電圧源Vcに、そのドレイン
は上記の行線の一端Ｂに、そのゲートはインバータ回路
３の出力Ｄにそれぞれ接続されている。上記インバータ
回路３とMOSFET Tr1,Tr4と，容量素子C1とは全体とし
てチャージ手段を構成している。
次に第１図に示されている回路の動作を説明する。第３
図は、第１図に示された回路の動作を説明するための電
圧波形図である。まずアドレスデータが変化し、第１図
に示された行線が選択された場合（Ta）、まず制御信号
Φが一時的にハイレベルになり、これによりTr1がオン
することにより点Ｃの電位は接地電位Vsと等しくなり、
さらに行デコーダが動作し、行線をチャージアップす
る。しかし、点Ａの電位は比較的速く高電圧に達する
が、行線に分布する抵抗Rwと容量Cwとにより、点Ｂの電
位は急速には上昇しない。しかし点Ｂの電位の上昇に伴
い、容量素子C1を介して点Ｃの電位が上昇し、この点Ｃ
の電位がインバータ回路３の論理しきい値を超えると、
インバータ回路３の出力Ｄはロウレベルとなり、その結
果、Ｐ型のMOSFET Tr4が導通状態となるので、電圧源V
cから高電圧が供給されて点Ｂの電位は急速に上昇す
る。次に、アドレスデータが変化し、上記の行線が非選
択となった場合（Tb）は、まず制御信号Φが一時的にハ
イレベルになることにより、Tr1がオンするため点Ｃの
電位は接地電位Vsと等しくなり、インバータ回路３の出
力Ｄはハイレベルになり、Ｐ型のMOSFETは非導通となる
ので、行デコーダにより、行線の電位は接地電位Vsまで
低下する。
図は、第１図に示された回路の動作を説明するための電
圧波形図である。まずアドレスデータが変化し、第１図
に示された行線が選択された場合（Ta）、まず制御信号
Φが一時的にハイレベルになり、これによりTr1がオン
することにより点Ｃの電位は接地電位Vsと等しくなり、
さらに行デコーダが動作し、行線をチャージアップす
る。しかし、点Ａの電位は比較的速く高電圧に達する
が、行線に分布する抵抗Rwと容量Cwとにより、点Ｂの電
位は急速には上昇しない。しかし点Ｂの電位の上昇に伴
い、容量素子C1を介して点Ｃの電位が上昇し、この点Ｃ
の電位がインバータ回路３の論理しきい値を超えると、
インバータ回路３の出力Ｄはロウレベルとなり、その結
果、Ｐ型のMOSFET Tr4が導通状態となるので、電圧源V
cから高電圧が供給されて点Ｂの電位は急速に上昇す
る。次に、アドレスデータが変化し、上記の行線が非選
択となった場合（Tb）は、まず制御信号Φが一時的にハ
イレベルになることにより、Tr1がオンするため点Ｃの
電位は接地電位Vsと等しくなり、インバータ回路３の出
力Ｄはハイレベルになり、Ｐ型のMOSFETは非導通となる
ので、行デコーダにより、行線の電位は接地電位Vsまで
低下する。
次に、上記チャージアップ回路を設けることにより、実
際にどの程度高速化が図れるかを説明する。まず第１図
で容量素子C1の容量をC1＝0.2pF、点Ｃに寄生する容量
をCc＝0.05pFとする。時刻ｔでの点Ｂの電圧をVB
（ｔ）、点Ｃの電圧をVC（ｔ）とし、時刻ｔ＝０におい
てVB（０）＝VC（０）＝０とし、MOSFET Tr1は非電通
状態とすると、時刻ｔにおけるVB（ｔ）とVC（ｔ）は次
式（５）に示すように、 VC（ｔ）＝（C1×VB（ｔ））／（C1＋Cc） ＝0.8VB（ｔ） ……式（５） となる。ここでインバータ回路３の論理しきい値を1Vと
し、上記式（５）にVC（ｔ′）＝1VとしてVB（ｔ′）を
求めると VB（ｔ′）＝1/0.8 ＝1.25V すなわち、点Ｂの電位が1.25Vになると、インバータ回
路３の出力Ｄは反転してLowになり、MOSFET Tr4は導通
状態となる。さらに、第９図の例と同様に行線の抵抗R
w′＝20KΩ容量Cw′＝3pFとして、点Ｂの電位が1.25Vに
なるまでに必要な時間ｔ（Ｂ＝1.25V）は、前記式
（３）から ｔ（Ｂ＝1.25V）＝−20000×３ ×10-12×ln（１−1.25/5） ＝17.3×10-9sec となる。ここで簡単のために、配線遅延をRC時定数で評
価すると、第８図で説明した従来の半導体記憶装置で
は、Rw′×Cw′＝60Nsec必要であるが、第１図で示した
本実施例のチャージアップ回路を設けることにより、ま
ずチャージアップ回路が動作するまで17.3Nsecが必要で
あり、その後チャージアップ回路が動作した時点から行
線は行線上の点Ａと点Ｂの両端からチャージアップされ
ることにより、RC時定数は1/2Rw′×1/2Cw′＝15Nsecと
なる。この15Nsecとチャージアップ回路が動作するまで
の時間ｔ（Ｂ＝1.25V）＝17.3Nsecを合せると32.3Nsec
となり、約２倍の高速化が図れる。第２図は本発明を相
補形MOSで実現した場合の第２の実施例を示す回路図で
ある。行デコーダXD1、XD2、・・・XDkはそれぞれ行線W
21、W22、・・・W2k一端に接続され、この行線W21、
W22、・・・W2kの行デコーダが接続されていない他の端
は、Ｎ型のMOSFET Tr21、Tr22、・・・Tr2kを介して共
通接続され、この共通接続された点Ｂ′は容量素子C2を
介して、Ｐ型のMOSFET Tr12とＮ型のMOSFET Tr13とに
より構成されるインバータ回路32の入力に接続される。
Ｎ型のMOSFET Tr11のドレインは上記容量素子C2インバ
ータ回路32の接続点Ｃ′に、ソースは接地電位Vsに接続
され、そのゲートにはアレスデータの変化時から所定の
時間だけハイレベルに移行する制御信号Φ′を供給す
る。Ｐ型のMOSFET Tr14のソースは電圧源Vcに、ドレイ
ンを上記点Ｂ′に、そのゲートはインバータ回路の出力
Ｄ′にそれぞれ接続する。Ｎ型のMOSFET Tr21、Tr22、
・・・Tr2kのゲートには、行線W21、W22・・・・W2kの
うちの一つを選択するための信号ac1、ac2、・・・ack
を作るデコード回路CXDの出力がそれぞれ供給される。
この第２実施例では、その動作は第１図で示した第１実
施例とほぼ同様であるが、行線W21、W22、・・・W2kの
Ｋ本の行線をＮ型のMOSFET Tr21、Tr22、・・・Tr2kを
介してチャージアップ回路に接続し、さらに、このＮ型
のMOSFET Tr21、Tr22、・・・Tr2kのゲートにデコード
信号ac1、ac2、・・・ackを接続し、デコードすること
により、行線Ｋ本に対し、チャージアップ回路は一つ設
ければよく、そのため第１図で示した本発明の第１実施
例よりも、チャージアップ回路を設けたことによる半導
体記憶装置のチップサイズの増加を低く抑えることがで
きるという利点がある。
際にどの程度高速化が図れるかを説明する。まず第１図
で容量素子C1の容量をC1＝0.2pF、点Ｃに寄生する容量
をCc＝0.05pFとする。時刻ｔでの点Ｂの電圧をVB
（ｔ）、点Ｃの電圧をVC（ｔ）とし、時刻ｔ＝０におい
てVB（０）＝VC（０）＝０とし、MOSFET Tr1は非電通
状態とすると、時刻ｔにおけるVB（ｔ）とVC（ｔ）は次
式（５）に示すように、 VC（ｔ）＝（C1×VB（ｔ））／（C1＋Cc） ＝0.8VB（ｔ） ……式（５） となる。ここでインバータ回路３の論理しきい値を1Vと
し、上記式（５）にVC（ｔ′）＝1VとしてVB（ｔ′）を
求めると VB（ｔ′）＝1/0.8 ＝1.25V すなわち、点Ｂの電位が1.25Vになると、インバータ回
路３の出力Ｄは反転してLowになり、MOSFET Tr4は導通
状態となる。さらに、第９図の例と同様に行線の抵抗R
w′＝20KΩ容量Cw′＝3pFとして、点Ｂの電位が1.25Vに
なるまでに必要な時間ｔ（Ｂ＝1.25V）は、前記式
（３）から ｔ（Ｂ＝1.25V）＝−20000×３ ×10-12×ln（１−1.25/5） ＝17.3×10-9sec となる。ここで簡単のために、配線遅延をRC時定数で評
価すると、第８図で説明した従来の半導体記憶装置で
は、Rw′×Cw′＝60Nsec必要であるが、第１図で示した
本実施例のチャージアップ回路を設けることにより、ま
ずチャージアップ回路が動作するまで17.3Nsecが必要で
あり、その後チャージアップ回路が動作した時点から行
線は行線上の点Ａと点Ｂの両端からチャージアップされ
ることにより、RC時定数は1/2Rw′×1/2Cw′＝15Nsecと
なる。この15Nsecとチャージアップ回路が動作するまで
の時間ｔ（Ｂ＝1.25V）＝17.3Nsecを合せると32.3Nsec
となり、約２倍の高速化が図れる。第２図は本発明を相
補形MOSで実現した場合の第２の実施例を示す回路図で
ある。行デコーダXD1、XD2、・・・XDkはそれぞれ行線W
21、W22、・・・W2k一端に接続され、この行線W21、
W22、・・・W2kの行デコーダが接続されていない他の端
は、Ｎ型のMOSFET Tr21、Tr22、・・・Tr2kを介して共
通接続され、この共通接続された点Ｂ′は容量素子C2を
介して、Ｐ型のMOSFET Tr12とＮ型のMOSFET Tr13とに
より構成されるインバータ回路32の入力に接続される。
Ｎ型のMOSFET Tr11のドレインは上記容量素子C2インバ
ータ回路32の接続点Ｃ′に、ソースは接地電位Vsに接続
され、そのゲートにはアレスデータの変化時から所定の
時間だけハイレベルに移行する制御信号Φ′を供給す
る。Ｐ型のMOSFET Tr14のソースは電圧源Vcに、ドレイ
ンを上記点Ｂ′に、そのゲートはインバータ回路の出力
Ｄ′にそれぞれ接続する。Ｎ型のMOSFET Tr21、Tr22、
・・・Tr2kのゲートには、行線W21、W22・・・・W2kの
うちの一つを選択するための信号ac1、ac2、・・・ack
を作るデコード回路CXDの出力がそれぞれ供給される。
この第２実施例では、その動作は第１図で示した第１実
施例とほぼ同様であるが、行線W21、W22、・・・W2kの
Ｋ本の行線をＮ型のMOSFET Tr21、Tr22、・・・Tr2kを
介してチャージアップ回路に接続し、さらに、このＮ型
のMOSFET Tr21、Tr22、・・・Tr2kのゲートにデコード
信号ac1、ac2、・・・ackを接続し、デコードすること
により、行線Ｋ本に対し、チャージアップ回路は一つ設
ければよく、そのため第１図で示した本発明の第１実施
例よりも、チャージアップ回路を設けたことによる半導
体記憶装置のチップサイズの増加を低く抑えることがで
きるという利点がある。
以上説明してきたように、上記各実施例では、インバー
タ回路を設け、このインバータ回路の入力を容量素子を
介して行線に接続し、第１の導電型を有する第１のMOSF
ETのゲートを上記インバータ回路の出力に、そのソース
を第１の電圧源に、そのドレインを上記行線にそれぞれ
接続するとともに、第２の導電型を有する第２のMOSFET
のドレインを上記インバータ回路の入力と容量素子との
接続点に、そのソースを第２の電圧源にそれぞれ接続
し、アドレスデータが変化したときに、所定の時間だけ
インバータ回路の入力と容量素子との接続点を第２の電
圧源と同電位とする制御信号をゲートに接続したチャー
ジアップ回路を設けたので、行デコーダにより選択され
た行線の電圧が上昇すると、チャージアップ回路が動作
して急速にその電圧を上昇させることができる。その結
果、記憶容量を増加させるべく微細化を図っても、信号
の配線伝播に遅延が発生せず、データを高速で読み出す
ことができる。
タ回路を設け、このインバータ回路の入力を容量素子を
介して行線に接続し、第１の導電型を有する第１のMOSF
ETのゲートを上記インバータ回路の出力に、そのソース
を第１の電圧源に、そのドレインを上記行線にそれぞれ
接続するとともに、第２の導電型を有する第２のMOSFET
のドレインを上記インバータ回路の入力と容量素子との
接続点に、そのソースを第２の電圧源にそれぞれ接続
し、アドレスデータが変化したときに、所定の時間だけ
インバータ回路の入力と容量素子との接続点を第２の電
圧源と同電位とする制御信号をゲートに接続したチャー
ジアップ回路を設けたので、行デコーダにより選択され
た行線の電圧が上昇すると、チャージアップ回路が動作
して急速にその電圧を上昇させることができる。その結
果、記憶容量を増加させるべく微細化を図っても、信号
の配線伝播に遅延が発生せず、データを高速で読み出す
ことができる。
第１図は本発明の第１実施例を示すブロック回路図、第
２図は本発明の第２実施例を示すブロック回路図、第３
図は第１実施例の動作を説明する主要ノードの波形図、
第４図はメモリ素子の構造を示す断面図、第５図はメモ
リ素子の等価シンボルを示すシンボル図、第６図はメモ
リ素子の機能を説明するグラフ、第７図はメモリセルア
レイの平面図、第８図は従来例を示すブロック回路図、
第９図は従来例の等価回路図である。 Mc1,Mc2,・・Mcm……メモリ素子、 XD1,XD2,・・XDk……行デコーダ、 W21,W22,・・W2k……行線、 １……プリデコーダ、 3,32……インバータ回路、 VC,Vs……電圧源、 Tr1,Tr11……第２のトランジスタ、 Tr4,Tr14……第１のトランジスタ。
２図は本発明の第２実施例を示すブロック回路図、第３
図は第１実施例の動作を説明する主要ノードの波形図、
第４図はメモリ素子の構造を示す断面図、第５図はメモ
リ素子の等価シンボルを示すシンボル図、第６図はメモ
リ素子の機能を説明するグラフ、第７図はメモリセルア
レイの平面図、第８図は従来例を示すブロック回路図、
第９図は従来例の等価回路図である。 Mc1,Mc2,・・Mcm……メモリ素子、 XD1,XD2,・・XDk……行デコーダ、 W21,W22,・・W2k……行線、 １……プリデコーダ、 3,32……インバータ回路、 VC,Vs……電圧源、 Tr1,Tr11……第２のトランジスタ、 Tr4,Tr14……第１のトランジスタ。
Claims (1)
- 【請求項１】複数のメモリ素子を行列上に配列したメモ
リセルアレイと、アドレスデータに基づき複数の行線か
ら上記アドレスデータに対応する行線を選択し該選択さ
れた行線を所定電位に移行させて該行線に共通接続され
たメモリ素子を活性化する行デコーダとを有する半導体
記憶装置において、上記デコーダは対応する行線の一端
に接続され、該対応する行線の他端は容量素子を介して
インバータ回路の入力に接続され、行線の選択時の電圧
と等しい第１の電圧源と上記行線との間には、前記イン
バータ回路の出力によって制御される第１のトランジス
タを設け、前記インバータ回路の入力端と第２の電圧源
との間には第２のトランジスタを設け、この第２のトラ
ンジスタはアドレスデータが変化した時点から一定期間
導通するように制御されることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27013686A JPH0754635B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27013686A JPH0754635B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122096A JPS63122096A (ja) | 1988-05-26 |
| JPH0754635B2 true JPH0754635B2 (ja) | 1995-06-07 |
Family
ID=17482049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27013686A Expired - Lifetime JPH0754635B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754635B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1986
- 1986-11-12 JP JP27013686A patent/JPH0754635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63122096A (ja) | 1988-05-26 |
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