JPH0752825B2 - 遅延信号発生回路 - Google Patents
遅延信号発生回路Info
- Publication number
- JPH0752825B2 JPH0752825B2 JP62205490A JP20549087A JPH0752825B2 JP H0752825 B2 JPH0752825 B2 JP H0752825B2 JP 62205490 A JP62205490 A JP 62205490A JP 20549087 A JP20549087 A JP 20549087A JP H0752825 B2 JPH0752825 B2 JP H0752825B2
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- node
- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ICの外部より入力される制御信号により、IC
内部で発生される多段の遅延信号を用いて機能制御を行
うICにおける遅延信号発生回路に関する。
内部で発生される多段の遅延信号を用いて機能制御を行
うICにおける遅延信号発生回路に関する。
従来、この種の遅延信号発生回路は、IC内部で発生する
プリチャージ信号および前段で発生される信号により、
前段の信号より遅延された信号が安定に出力されること
を期している。
プリチャージ信号および前段で発生される信号により、
前段の信号より遅延された信号が安定に出力されること
を期している。
第２図は5V単一電源のICであるMOSダイナミックRAMにお
いて用いられている従来の遅延信号発生回路の基本構成
の一例を示している。この遅延信号発生回路は、Ｎチャ
ネルエンハンスメントMOSトランジスタで構成され、ト
ランジスタT28〜T31は遅延回路部、トランジスタT21〜T
25およびコンデンサC21はブートストラップ回路、およ
びトランジスタT26〜T27は電流増幅回路部となってい
る。
いて用いられている従来の遅延信号発生回路の基本構成
の一例を示している。この遅延信号発生回路は、Ｎチャ
ネルエンハンスメントMOSトランジスタで構成され、ト
ランジスタT28〜T31は遅延回路部、トランジスタT21〜T
25およびコンデンサC21はブートストラップ回路、およ
びトランジスタT26〜T27は電流増幅回路部となってい
る。
第３図は第２図の回路動作を説明するタイミングチャー
トである。プリチャージ信号φPは、トランジスタのス
レッショルド電圧（以下VTという）を十分越える高い電
圧（以下高レベルという）であるため、節点N21およびN
25は高レベル、節点N22、N23およびN24および信号φ2は
VT以下の電圧（以下低レベルという）となる。
トである。プリチャージ信号φPは、トランジスタのス
レッショルド電圧（以下VTという）を十分越える高い電
圧（以下高レベルという）であるため、節点N21およびN
25は高レベル、節点N22、N23およびN24および信号φ2は
VT以下の電圧（以下低レベルという）となる。
次に、プリチャージ信号φPが高レベルから低レベルと
なった後、前段の信号φ1が低レベルから高レベルにな
る過程において、節点N24は低レベルから高レベルにな
り、節点N24をゲート入力とするトランジスタT31により
節点N25は高レベルから低レベルになる。このときトラ
ンジスタT23は、信号φ1の電位が節点N25の電位よりVT
以上高くならないと活性化（以下オンという）しないた
め、節点N21は、信号φ1の上昇に伴い寄生容量で電源電
圧以上の電位の高レベルになり、節点N22は、ほぼ信号
φ1と同等な高レベルが充電される。その後、トランジ
スタT23がオンすると、節点N21は高レベルから低レベル
となりトランジスタT21は非活性（以下オフという）と
なり信号φ1から節点N22への充電は終了する。
なった後、前段の信号φ1が低レベルから高レベルにな
る過程において、節点N24は低レベルから高レベルにな
り、節点N24をゲート入力とするトランジスタT31により
節点N25は高レベルから低レベルになる。このときトラ
ンジスタT23は、信号φ1の電位が節点N25の電位よりVT
以上高くならないと活性化（以下オンという）しないた
め、節点N21は、信号φ1の上昇に伴い寄生容量で電源電
圧以上の電位の高レベルになり、節点N22は、ほぼ信号
φ1と同等な高レベルが充電される。その後、トランジ
スタT23がオンすると、節点N21は高レベルから低レベル
となりトランジスタT21は非活性（以下オフという）と
なり信号φ1から節点N22への充電は終了する。
節点N25が低レベルになると、トランジスタT25およびT
27はオフとなり、トランジスタT24およびT25およびコン
デンサC21で構成されるブートストラップ回路により節
点N22は電源電圧よりVT以上高い高レベルとなり信号φ2
は低レベルより電源電圧レベルまでの高レベルが出力さ
れる。
27はオフとなり、トランジスタT24およびT25およびコン
デンサC21で構成されるブートストラップ回路により節
点N22は電源電圧よりVT以上高い高レベルとなり信号φ2
は低レベルより電源電圧レベルまでの高レベルが出力さ
れる。
このような従来回路の場合、第３図のタイミングチャー
トの様な信号φ1が信号φ2を発生した後、低レベルとな
った時、節点N21は、フローティングな低レベルになる
ため、IC内部のノイズの影響を受け、節点N21がVTレベ
ルをわずかでも越える高レベルになると、節点N22の高
レベルはトランジスタT21を通して低レベルとなってし
まい、信号φ2の高レベルを保持することができなくな
るという問題がある。
トの様な信号φ1が信号φ2を発生した後、低レベルとな
った時、節点N21は、フローティングな低レベルになる
ため、IC内部のノイズの影響を受け、節点N21がVTレベ
ルをわずかでも越える高レベルになると、節点N22の高
レベルはトランジスタT21を通して低レベルとなってし
まい、信号φ2の高レベルを保持することができなくな
るという問題がある。
この問題を回避するため、トランジスタT23のゲート入
力を電源電圧に接続した遅延信号発生回路が用いられて
いるが、この場合、信号φ1が低レベルから高レベルへ
上昇するとき、トランジスタT23はゲートが電源電圧に
接続されているため、信号φ1を接続した回路と比較し
て早くオンすることになり、節点N22のレベルに信号φ1
の電位レベルが充分充電できなくなる。節点N22の充電
不足が生じると、ブートストラップ回路の節点N22のブ
ート電位は電源電圧よりVT高い高レベルまで到達でき
ず、信号φ2の高レベル出力が電源電圧まで到達でき
ず、安定な回路動作が得られなくなる欠点がある。
力を電源電圧に接続した遅延信号発生回路が用いられて
いるが、この場合、信号φ1が低レベルから高レベルへ
上昇するとき、トランジスタT23はゲートが電源電圧に
接続されているため、信号φ1を接続した回路と比較し
て早くオンすることになり、節点N22のレベルに信号φ1
の電位レベルが充分充電できなくなる。節点N22の充電
不足が生じると、ブートストラップ回路の節点N22のブ
ート電位は電源電圧よりVT高い高レベルまで到達でき
ず、信号φ2の高レベル出力が電源電圧まで到達でき
ず、安定な回路動作が得られなくなる欠点がある。
本発明の目的は、このような従来の問題点を解決し、遅
延信号発生手段の安定動作が可能な遅延信号発生回路を
提供することにある。
延信号発生手段の安定動作が可能な遅延信号発生回路を
提供することにある。
本発明の構成は、第２信号により初期化され第１信号を
遅延させ第３信号として出力する遅延回路部と、この遅
延回路部からの第３信号およびこの第３信号を遅延させ
た信号をそれぞれ入力し遅延信号として出力する電流増
幅回路部との間に接続される遅延信号発生回路におい
て、；ドレインを前記第１信号に、ゲートを第１節点
に、ソースを第２節点に接続した第１のトランジスタ
と；ドレインを第１電源に、ゲートを前記第２信号に、
ソースを前記第１節点に接続した第２のトランジスタ
と；ドレインを前記第１節点に、ゲートを前記第２節点
に、ソースを前記第３信号に接続した第３のトランジス
タと；ドレインを前記第１電源に、ゲートを前記第２節
点に、ソースを第３節点に接続した第４のトランジスタ
と；ドレインを前記第３節点に、ゲートを前記第３信号
に、ソースを第２電源に接続した第５のトランジスタ
と；一端を前記第２節点に、他端を前記第３節点に接続
したコンデンサとを含み、前記第３信号を遅延させた信
号が前記第２節点から得られ、この第２節点からの信号
が前記第３のトランジスタのゲートにフィードバックさ
れるようにしたことを特徴とする。
遅延させ第３信号として出力する遅延回路部と、この遅
延回路部からの第３信号およびこの第３信号を遅延させ
た信号をそれぞれ入力し遅延信号として出力する電流増
幅回路部との間に接続される遅延信号発生回路におい
て、；ドレインを前記第１信号に、ゲートを第１節点
に、ソースを第２節点に接続した第１のトランジスタ
と；ドレインを第１電源に、ゲートを前記第２信号に、
ソースを前記第１節点に接続した第２のトランジスタ
と；ドレインを前記第１節点に、ゲートを前記第２節点
に、ソースを前記第３信号に接続した第３のトランジス
タと；ドレインを前記第１電源に、ゲートを前記第２節
点に、ソースを第３節点に接続した第４のトランジスタ
と；ドレインを前記第３節点に、ゲートを前記第３信号
に、ソースを第２電源に接続した第５のトランジスタ
と；一端を前記第２節点に、他端を前記第３節点に接続
したコンデンサとを含み、前記第３信号を遅延させた信
号が前記第２節点から得られ、この第２節点からの信号
が前記第３のトランジスタのゲートにフィードバックさ
れるようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本実施例
は、遅延回路、電流増幅回路、および電源電圧より高い
ブート電位を発生するブートストラップ回路を構成する
トランジスタT21〜T25とコンデンサC21より構成され
る。
は、遅延回路、電流増幅回路、および電源電圧より高い
ブート電位を発生するブートストラップ回路を構成する
トランジスタT21〜T25とコンデンサC21より構成され
る。
本実施例のタイミングチャートは、第３図に従来回路の
タイミングチャートと同一である。プリチャージ信号φ
Pは、高レベルであるため節点T21およびN25は高レベ
ル、節点N22、N23およびN24および信号φ2は低レベルと
なる。次にプリチャージ信号φPが高レベルから低レベ
ルとなった後、前段の信号φ1が低レベルから高レベル
になる過程において、節点N25は高レベルなり、節点N24
をゲート入力とするトランジスタT31により節点N25は高
レベルから低レベルになる。このときトランジスタT23
は、節点N22の電位が節点N25の電位よりVT以上高くなら
ないとオンしないため節点N21は信号φ1の上昇に伴い寄
生容量で電源電圧以上の電位の高レベルになり、節点N
22は信号φ1と同等な高レベルが充電される。その後ト
ランジスタT23がオンすると節点N21は高レベルから低レ
ベルとなり、トランジスタT21はオフとなり信号φ1から
節点N22への充電は終了する。節点N25が低レベルとなる
と、トランジスタT25およびT27はオフとなり、トランジ
スタT24およびT25およびコンデンサC21で構成されるブ
ートストラップ回路により節点N22は電源電圧よりVT以
上高い高レベルとなり、信号φ2は低レベルより電源電
圧レベルまでの高レベルが出力される。
タイミングチャートと同一である。プリチャージ信号φ
Pは、高レベルであるため節点T21およびN25は高レベ
ル、節点N22、N23およびN24および信号φ2は低レベルと
なる。次にプリチャージ信号φPが高レベルから低レベ
ルとなった後、前段の信号φ1が低レベルから高レベル
になる過程において、節点N25は高レベルなり、節点N24
をゲート入力とするトランジスタT31により節点N25は高
レベルから低レベルになる。このときトランジスタT23
は、節点N22の電位が節点N25の電位よりVT以上高くなら
ないとオンしないため節点N21は信号φ1の上昇に伴い寄
生容量で電源電圧以上の電位の高レベルになり、節点N
22は信号φ1と同等な高レベルが充電される。その後ト
ランジスタT23がオンすると節点N21は高レベルから低レ
ベルとなり、トランジスタT21はオフとなり信号φ1から
節点N22への充電は終了する。節点N25が低レベルとなる
と、トランジスタT25およびT27はオフとなり、トランジ
スタT24およびT25およびコンデンサC21で構成されるブ
ートストラップ回路により節点N22は電源電圧よりVT以
上高い高レベルとなり、信号φ2は低レベルより電源電
圧レベルまでの高レベルが出力される。
このように従来回路ではトランジスタT23のゲート入力
を信号φ1に接続したものを、本実施例のようにトラン
ジスタT23のゲート入力を節点N22に接続することによ
り、信号φ1の電位が確実に節点N22に充電するまでトラ
ンジスタT23はオフを保つことが出来る。従って、節点N
21は信号φ1の上昇時確実に電源電圧以上になることが
可能となり、ブートストラップ回路の動作初期に節点N
22の充電不足が生じることが無くなり、安定した出力信
号φ2の電源電圧までの高レベル出力が得られる。さら
に、信号φ1が、信号φ2を発生した後、低レベルとなっ
た時、節点N21はトランジスタT23がオンしているため安
定した低レベルを保つことができる。
を信号φ1に接続したものを、本実施例のようにトラン
ジスタT23のゲート入力を節点N22に接続することによ
り、信号φ1の電位が確実に節点N22に充電するまでトラ
ンジスタT23はオフを保つことが出来る。従って、節点N
21は信号φ1の上昇時確実に電源電圧以上になることが
可能となり、ブートストラップ回路の動作初期に節点N
22の充電不足が生じることが無くなり、安定した出力信
号φ2の電源電圧までの高レベル出力が得られる。さら
に、信号φ1が、信号φ2を発生した後、低レベルとなっ
た時、節点N21はトランジスタT23がオンしているため安
定した低レベルを保つことができる。
以上説明したように本発明は、トランジスタT23のゲー
ト入力に節点N22を接続して、節点N22の充電電位を、ト
ランジスタT23にフィードバックすることにより、節点N
22をプリチャージするトランジスタT21のオン、オフを
制御することが可能となり、遅延信号発生回路が安定に
動作することができると共に、従来回路ではできなかっ
たワンショットパルス信号を活性化信号として用いても
安全に遅延信号の発生が可能となる効果がある。
ト入力に節点N22を接続して、節点N22の充電電位を、ト
ランジスタT23にフィードバックすることにより、節点N
22をプリチャージするトランジスタT21のオン、オフを
制御することが可能となり、遅延信号発生回路が安定に
動作することができると共に、従来回路ではできなかっ
たワンショットパルス信号を活性化信号として用いても
安全に遅延信号の発生が可能となる効果がある。
第１図は本発明の一実施例の回路図、第２図は従来の遅
延信号発生回路の一例を示す回路図、第３図は第１図お
よび第２図のタイミングチャートである。 １……遅延回路、２……電流増幅回路部、T21〜T31……
エンハンスメント型MOSトランジスタ、N21〜N25……節
点、φ1……活性化信号、φ2……出力信号、φP……プ
リチャージ信号。
延信号発生回路の一例を示す回路図、第３図は第１図お
よび第２図のタイミングチャートである。 １……遅延回路、２……電流増幅回路部、T21〜T31……
エンハンスメント型MOSトランジスタ、N21〜N25……節
点、φ1……活性化信号、φ2……出力信号、φP……プ
リチャージ信号。
Claims (1)
- 【請求項１】第２信号により初期化され第１信号を遅延
させ第３信号として出力する遅延回路部と、この遅延回
路部からの第３信号およびこの第３信号を遅延させた信
号をそれぞれ入力し遅延信号として出力する電流増幅回
路部との間に接続される遅延信号発生回路において、 ドレインを前記第１信号に、ゲートを第１節点に、ソー
スを第２節点に接続した第１のトランジスタと；ドレイ
ンを第１電源に、ゲートを前記第２信号に、ソースを前
記第１節点に接続した第２のトランジスタと；ドレイン
を前記第１節点に、ゲートを前記第２節点に、ソースを
前記第３信号に接続した第３のトランジスタと；ドレイ
ンを前記第１電源に、ゲートを前記第２節点に、ソース
を第３節点に接続した第４のトランジスタと；ドレイン
を前記第３節点に、ゲートを前記第３信号に、ソースを
第２電源に接続した第５のトランジスタと；一端を前記
第２節点に、他端を前記第３節点に接続したコンデンサ
とを含み、前記第３信号を遅延させた信号が前記第２節
点から得られ、この第２節点からの信号が前記第３のト
ランジスタのゲートにフィードバックされるようにした
ことを特徴とする遅延信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205490A JPH0752825B2 (ja) | 1987-08-18 | 1987-08-18 | 遅延信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205490A JPH0752825B2 (ja) | 1987-08-18 | 1987-08-18 | 遅延信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448516A JPS6448516A (en) | 1989-02-23 |
| JPH0752825B2 true JPH0752825B2 (ja) | 1995-06-05 |
Family
ID=16507718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62205490A Expired - Fee Related JPH0752825B2 (ja) | 1987-08-18 | 1987-08-18 | 遅延信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752825B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013018274A1 (ja) | 2011-08-01 | 2015-03-05 | パナソニック株式会社 | 時間差調整回路およびそれを備えた時間差デジタル変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998955A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS59225613A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 半導体回路 |
-
1987
- 1987-08-18 JP JP62205490A patent/JPH0752825B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998955A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS59225613A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6448516A (en) | 1989-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |