JPH0752717B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0752717B2 JPH0752717B2 JP32596289A JP32596289A JPH0752717B2 JP H0752717 B2 JPH0752717 B2 JP H0752717B2 JP 32596289 A JP32596289 A JP 32596289A JP 32596289 A JP32596289 A JP 32596289A JP H0752717 B2 JPH0752717 B2 JP H0752717B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- plane
- manufacturing
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Physical Vapour Deposition (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
半導体デバイスと結晶面方位とを関連付けた半導体装置
の製造方法に関する。
の製造方法に関する。
超高真空を用いて製造するSiデバイスにパーミアブルベ
ーストタンジスタ（PBT）がある。高速動作を行うため
にはSi結晶内部に単結晶で埋め込むシリサイド金属電極
の微細化が不可欠であるが、ドライエッチング等による
加工が難しい問題があった。これを解決する方法とし
て、予めSi基板に凹凸を形成してシリサイドを成長する
方法が提案された。これに関しては、第21回固体素子・
材料コンファレンス Ａ−５−３において論じられてい
る。しかし、｛112｝以外の面方位や最適な成長温度に
ついては明らかでなかった。 一方シリサイド以外では、Si基板上に真空中で金属を蒸
着した場合の基板面方位による金属の成長の違いについ
ては、例えば銅の場合について、サーフェース・サイエ
ンス,192（1987年）第11頁から26頁（Surface Science
192（1987）PP.11−26）において論じられているが、
｛100｝および｛111｝以外の面方位については論じられ
ていない。 Si上へ他の物質を成長した場合の成長状態は、結晶型や
格子定数差、成長条件等多くのパラメータに存在する
が、面方位による成長の違いに影響を及ぼすパラメータ
のひとつに表面エネルギーがあると考えられている。Si
の面方位による表面エネルギーに関しては｛110｝、｛1
11｝、｛100｝面については測定されている。これに関
しては、例えばジャーナル オブ アプライドフィジク
ス 52,7（1981年）第4623頁から第4629頁（J.Appl.Phy
s.,52（７），（1981）,PP4623−4629）、ジャーナル
オブ ザ エレクトロケミカル ソサイエティー,110
（６）（1963年）第524頁から第527頁（Journal of the
electrochemical socity,110（６）（1963）PP.524−5
27）に於いて論じられている。しかし測定値は少なく、
これ以外の面方位については計算値があるのみである。 なお、超高真空中でSi｛110｝面を加熱した場合に表面
エネルギーの小さい｛113｝面と大きい｛100｝面が表れ
ることはフィジカル レビュー レター,55,17（1985
年）第1765頁から第1767頁（Physical review letters,
55（17），（1985）,PP.1765−1767）において論じられ
ている。
ーストタンジスタ（PBT）がある。高速動作を行うため
にはSi結晶内部に単結晶で埋め込むシリサイド金属電極
の微細化が不可欠であるが、ドライエッチング等による
加工が難しい問題があった。これを解決する方法とし
て、予めSi基板に凹凸を形成してシリサイドを成長する
方法が提案された。これに関しては、第21回固体素子・
材料コンファレンス Ａ−５−３において論じられてい
る。しかし、｛112｝以外の面方位や最適な成長温度に
ついては明らかでなかった。 一方シリサイド以外では、Si基板上に真空中で金属を蒸
着した場合の基板面方位による金属の成長の違いについ
ては、例えば銅の場合について、サーフェース・サイエ
ンス,192（1987年）第11頁から26頁（Surface Science
192（1987）PP.11−26）において論じられているが、
｛100｝および｛111｝以外の面方位については論じられ
ていない。 Si上へ他の物質を成長した場合の成長状態は、結晶型や
格子定数差、成長条件等多くのパラメータに存在する
が、面方位による成長の違いに影響を及ぼすパラメータ
のひとつに表面エネルギーがあると考えられている。Si
の面方位による表面エネルギーに関しては｛110｝、｛1
11｝、｛100｝面については測定されている。これに関
しては、例えばジャーナル オブ アプライドフィジク
ス 52,7（1981年）第4623頁から第4629頁（J.Appl.Phy
s.,52（７），（1981）,PP4623−4629）、ジャーナル
オブ ザ エレクトロケミカル ソサイエティー,110
（６）（1963年）第524頁から第527頁（Journal of the
electrochemical socity,110（６）（1963）PP.524−5
27）に於いて論じられている。しかし測定値は少なく、
これ以外の面方位については計算値があるのみである。 なお、超高真空中でSi｛110｝面を加熱した場合に表面
エネルギーの小さい｛113｝面と大きい｛100｝面が表れ
ることはフィジカル レビュー レター,55,17（1985
年）第1765頁から第1767頁（Physical review letters,
55（17），（1985）,PP.1765−1767）において論じられ
ている。
エッチング等によって表面に凹凸を形成し、異なる面方
位を持つSi上にシリコン化合物を成長する場合におい
て、面方位によって選択的にシリコン化合物を成長した
い場合に、最適な面方位が明らかでなかった。
位を持つSi上にシリコン化合物を成長する場合におい
て、面方位によって選択的にシリコン化合物を成長した
い場合に、最適な面方位が明らかでなかった。
Si｛111｝基板を用いて凹凸にエッチングする場合に、
エッチングにより露出する面の結晶面方位を｛110｝に
選ぶことにより達成される。
エッチングにより露出する面の結晶面方位を｛110｝に
選ぶことにより達成される。
Si基板上に格子定数の異なる異種の物質を成長する場合
には、相互間に格子歪によるエネルギーを生じる。ま
た、物質は固有の表面エネルギーを持っており、系とし
て安定して存在するために、これらエネルギーの和をで
きるだけ小さくしようとする力が常に働いている。この
ため結晶面によって成長膜の様子が異なり、基板と成長
層の関係により均一成長する場合もあるが、欠陥がはい
ったり、島状成長したりする。 Si｛110｝面を超高真空中である温度で加熱した場合に
は、格子サイズの短い｛100｝面と｛113｝面で構成され
る。このため、基板を加熱状態でシリサイドあるいは金
属を蒸着した場合、初期の膜厚が薄い状態においては、
金属原子は熱エネルギーによって表面を動きまわるうち
に、表面エネルギーの小さい｛113｝面にのみ成長し、
｛100｝面には成長しない選択成長が起こることにな
る。しかし、金属のみを蒸着した場合には、｛113｝面
の長さが格子サイズで小さいこともあって、ある量以上
では上記の現象が明確には起こらなくなる。
には、相互間に格子歪によるエネルギーを生じる。ま
た、物質は固有の表面エネルギーを持っており、系とし
て安定して存在するために、これらエネルギーの和をで
きるだけ小さくしようとする力が常に働いている。この
ため結晶面によって成長膜の様子が異なり、基板と成長
層の関係により均一成長する場合もあるが、欠陥がはい
ったり、島状成長したりする。 Si｛110｝面を超高真空中である温度で加熱した場合に
は、格子サイズの短い｛100｝面と｛113｝面で構成され
る。このため、基板を加熱状態でシリサイドあるいは金
属を蒸着した場合、初期の膜厚が薄い状態においては、
金属原子は熱エネルギーによって表面を動きまわるうち
に、表面エネルギーの小さい｛113｝面にのみ成長し、
｛100｝面には成長しない選択成長が起こることにな
る。しかし、金属のみを蒸着した場合には、｛113｝面
の長さが格子サイズで小さいこともあって、ある量以上
では上記の現象が明確には起こらなくなる。
【実施例１】 ｎ型Si｛111｝基板を用いてドライエッチング法によ
り、第２図に示すような形状で幅を１μｍ、長さＬを1
0,30,100,300,1000μｍにして、｛110｝あるいは｛11
2｝面が最も多く側面として表れる様な、互いに直交す
る２つの方向で約１ミクロンの深さにエッチングを行っ
た。これらの基板を用い、前処理として硝酸ボイルおよ
び薄い酸化膜付けを行った後に超高真空装置の中に入
れ、900℃で５分間の熱処理を行った。この熱処理によ
り、表面に付着した酸化膜を完全に除去した。続いて基
板温度を400℃に下げ、CoとSiを1:2の割合で同時に蒸着
した。CoSi2の成長速度は0.1nm/sec、平坦部での膜厚を
50nmとした。 これら資料の成長状態が選択成長しているかを調べるた
めに、線状にエッチングして残した上部（第２図５）と
基板（第２図３）との間に−2Vの電圧をかけ、そのとき
のリーク電流置で評価した。第１図は側面の結晶面方位
による長辺Ｌの長さとリーク電流値の関係である。この
結果から、側壁と｛112｝面よりも｛110｝面にしたほう
がリーク電流が少なく、両者が絶縁されている、すなわ
ち選択成長していることが分かった。そこでその理由を
調べるために、エッチングした側面が｛112｝と｛110｝
について、900℃の熱処理後および成長後の結晶格子像
を透過電子顕微鏡により観察した。その結果、熱処理に
よって｛110｝面は｛100｝と｛113｝面によって凹凸に
構成されていることが分かった。また、蒸着後はCoSi2
が｛113｝面にのみ成長しており、｛100｝面には成長し
ていなかった。この原因として、超高真空中で蒸着する
ために原子は直進し、側壁に飛んでくるCoやSi原子はも
ともと少ないこともあり、このような状態においては金
属原子は表面を動きまわるうちに、表面エネルギーの小
さい｛113｝面に優先的に成長し、｛100｝面には成長し
ないことが考えられた。
り、第２図に示すような形状で幅を１μｍ、長さＬを1
0,30,100,300,1000μｍにして、｛110｝あるいは｛11
2｝面が最も多く側面として表れる様な、互いに直交す
る２つの方向で約１ミクロンの深さにエッチングを行っ
た。これらの基板を用い、前処理として硝酸ボイルおよ
び薄い酸化膜付けを行った後に超高真空装置の中に入
れ、900℃で５分間の熱処理を行った。この熱処理によ
り、表面に付着した酸化膜を完全に除去した。続いて基
板温度を400℃に下げ、CoとSiを1:2の割合で同時に蒸着
した。CoSi2の成長速度は0.1nm/sec、平坦部での膜厚を
50nmとした。 これら資料の成長状態が選択成長しているかを調べるた
めに、線状にエッチングして残した上部（第２図５）と
基板（第２図３）との間に−2Vの電圧をかけ、そのとき
のリーク電流置で評価した。第１図は側面の結晶面方位
による長辺Ｌの長さとリーク電流値の関係である。この
結果から、側壁と｛112｝面よりも｛110｝面にしたほう
がリーク電流が少なく、両者が絶縁されている、すなわ
ち選択成長していることが分かった。そこでその理由を
調べるために、エッチングした側面が｛112｝と｛110｝
について、900℃の熱処理後および成長後の結晶格子像
を透過電子顕微鏡により観察した。その結果、熱処理に
よって｛110｝面は｛100｝と｛113｝面によって凹凸に
構成されていることが分かった。また、蒸着後はCoSi2
が｛113｝面にのみ成長しており、｛100｝面には成長し
ていなかった。この原因として、超高真空中で蒸着する
ために原子は直進し、側壁に飛んでくるCoやSi原子はも
ともと少ないこともあり、このような状態においては金
属原子は表面を動きまわるうちに、表面エネルギーの小
さい｛113｝面に優先的に成長し、｛100｝面には成長し
ないことが考えられた。
【実施例２】 ｎ型Si｛111｝基板を用いてドライエッチング法によ
り、約１ミクロンの深さで幅１μｍ、長さ100μｍ、側
壁の結晶面が主に｛110｝である第２図に示すような形
状のエッチングを行った。これらの基板を処理として硝
酸ボイルおよび薄い酸化膜付けを行った後に超高真空装
置の中に入れ、900℃で５分間の熱処理を行った。この
熱処理により、表面に付着した酸化膜を完全に除去し
た。続いて温度を下げ、700℃から100℃までの温度範囲
でCoとSiを1:2の割合で同時蒸着した場合とCoを５原子
層、Siを10原子層ずつを交互に蒸着することにより、全
体としてCoとSiの割合を1:2とした場合の２種類の成膜
方法により作製した。それぞれ平坦部での膜厚は50nmで
ある。 これら試料の成長状態が選択成長しているかどうかを比
較するために、線状にエッチングして残した上部（第２
図５）と基板（第２図３）との間に−2Vの電圧をかけ、
そのときのリーク電流値で評価した。第３図は基板温度
とリーク電流値の関係である。６は、SiとCoを同時に蒸
着した場合を示し、７は、SiとCoを交互に蒸着した場合
を示している。成長温度が高くなるほどリーク電流は急
激に小さくなり、ある温度以上で飽和傾向を示した。飽
和し始める温度が選択成長温度である。成膜方法の違い
では、CoとSiを同時に蒸着した場合の選択成長温度が40
0℃であるのに対して、交互に蒸着した場合は200℃であ
った。この違いは実施例１で述べた同じ理由によるが、
Coだけを蒸着した場合の方がシリサイドの場合よりも系
全体のエネルギーが大きくなるために、熱エネルギーの
低い、すなわち低い成長温度になったと考えられた。 次に、交互に蒸着する場合にCoの膜厚を変化した場合に
は、10原子層以下では選択成長温度が200℃であった
が、それ以上の場合には400℃になった。透過電子顕微
鏡により調べたところ、この場合にはCoが多すぎるため
に｛113｝面に移りきらず、｛100｝面に残ってしまうた
めであることが分かった。 同様の方法により、Coに代えてNiとＷを行ったところ、
リーク電流値に若干の違いがあったものの温度的には第
３図と同一の結果であった。
り、約１ミクロンの深さで幅１μｍ、長さ100μｍ、側
壁の結晶面が主に｛110｝である第２図に示すような形
状のエッチングを行った。これらの基板を処理として硝
酸ボイルおよび薄い酸化膜付けを行った後に超高真空装
置の中に入れ、900℃で５分間の熱処理を行った。この
熱処理により、表面に付着した酸化膜を完全に除去し
た。続いて温度を下げ、700℃から100℃までの温度範囲
でCoとSiを1:2の割合で同時蒸着した場合とCoを５原子
層、Siを10原子層ずつを交互に蒸着することにより、全
体としてCoとSiの割合を1:2とした場合の２種類の成膜
方法により作製した。それぞれ平坦部での膜厚は50nmで
ある。 これら試料の成長状態が選択成長しているかどうかを比
較するために、線状にエッチングして残した上部（第２
図５）と基板（第２図３）との間に−2Vの電圧をかけ、
そのときのリーク電流値で評価した。第３図は基板温度
とリーク電流値の関係である。６は、SiとCoを同時に蒸
着した場合を示し、７は、SiとCoを交互に蒸着した場合
を示している。成長温度が高くなるほどリーク電流は急
激に小さくなり、ある温度以上で飽和傾向を示した。飽
和し始める温度が選択成長温度である。成膜方法の違い
では、CoとSiを同時に蒸着した場合の選択成長温度が40
0℃であるのに対して、交互に蒸着した場合は200℃であ
った。この違いは実施例１で述べた同じ理由によるが、
Coだけを蒸着した場合の方がシリサイドの場合よりも系
全体のエネルギーが大きくなるために、熱エネルギーの
低い、すなわち低い成長温度になったと考えられた。 次に、交互に蒸着する場合にCoの膜厚を変化した場合に
は、10原子層以下では選択成長温度が200℃であった
が、それ以上の場合には400℃になった。透過電子顕微
鏡により調べたところ、この場合にはCoが多すぎるため
に｛113｝面に移りきらず、｛100｝面に残ってしまうた
めであることが分かった。 同様の方法により、Coに代えてNiとＷを行ったところ、
リーク電流値に若干の違いがあったものの温度的には第
３図と同一の結果であった。
【実施例３】 エピタキシャルn+−Si｛111｝基板を用いてパーミアブ
ル ベース トランジスタ（PBT）を製造するために、
ドライエッチング法により、幅0.3ミクロン周期で長さ3
0ミクロン、深さ0.3ミクロンのエッチングを行った。こ
こでエッチングされたことによって表れた側面が主とし
て｛112｝面あるいは｛110｝面となるように２種類の方
向でエッチングを行った。この基板を前処理として硝酸
ボイルおよび薄い酸化膜付けを行った後に超高真空装置
の中に入れ、800℃で５分間の熱処理を行った。この熱
処理により、表面に付着した酸化膜を完全に除去した。
続いて基板温度を400℃に下げ、CoとSiを1:2の割合で同
時に蒸着してCoSi2を20nm成長し、さらにこの温度でSi
を2nm成長した後、基板温度を600℃に上げてSiを300nm
成長した。ここで、Siの成長温度を２段階にしたのは、
400℃でSiをCoSi2上に成長しておくことにより、600℃
にした時に格子歪によってCoSi2が凹凸になるのを押え
るためである。次に電極取り出し用のSiの穴あけと、電
極形成をおこなってPBTを製造した。 この素子のエッチングにより現われた側壁が主として
｛112｝と｛110｝面との電気特性による比較では、ゲー
ト部のショットキー特性は｛110｝面のほうが逆方向電
圧でのリーク電流が少なく、またPBT動作における相互
コンダクタンスが大きく、ピンチオフ電圧が小さかっ
た。
ル ベース トランジスタ（PBT）を製造するために、
ドライエッチング法により、幅0.3ミクロン周期で長さ3
0ミクロン、深さ0.3ミクロンのエッチングを行った。こ
こでエッチングされたことによって表れた側面が主とし
て｛112｝面あるいは｛110｝面となるように２種類の方
向でエッチングを行った。この基板を前処理として硝酸
ボイルおよび薄い酸化膜付けを行った後に超高真空装置
の中に入れ、800℃で５分間の熱処理を行った。この熱
処理により、表面に付着した酸化膜を完全に除去した。
続いて基板温度を400℃に下げ、CoとSiを1:2の割合で同
時に蒸着してCoSi2を20nm成長し、さらにこの温度でSi
を2nm成長した後、基板温度を600℃に上げてSiを300nm
成長した。ここで、Siの成長温度を２段階にしたのは、
400℃でSiをCoSi2上に成長しておくことにより、600℃
にした時に格子歪によってCoSi2が凹凸になるのを押え
るためである。次に電極取り出し用のSiの穴あけと、電
極形成をおこなってPBTを製造した。 この素子のエッチングにより現われた側壁が主として
｛112｝と｛110｝面との電気特性による比較では、ゲー
ト部のショットキー特性は｛110｝面のほうが逆方向電
圧でのリーク電流が少なく、またPBT動作における相互
コンダクタンスが大きく、ピンチオフ電圧が小さかっ
た。
本発明によれば、Si基板をエッチングしておくことによ
り、金属やシリコン化合物の面方位により選択的に成長
できる。また、ドライエッチングが難しい金属やシリサ
イドの微細加工がより容易にできる。
り、金属やシリコン化合物の面方位により選択的に成長
できる。また、ドライエッチングが難しい金属やシリサ
イドの微細加工がより容易にできる。
第１図は側壁の面方位による長辺の長さとリーク電流値
の関係を示す図、第２図はエッチング後の形状と結晶面
方位を示す図、第３図は成長方式による成長温度とリー
ク電流値の関係を示す図である。 符号の説明 １……側面が｛110｝面、２……側面が｛112｝面、３…
…Si｛111｝基板、４……側面、５……上面、６……Si
とCoを同時蒸着した場合、 ７……SiとCoを交互に蒸着した場合。
の関係を示す図、第２図はエッチング後の形状と結晶面
方位を示す図、第３図は成長方式による成長温度とリー
ク電流値の関係を示す図である。 符号の説明 １……側面が｛110｝面、２……側面が｛112｝面、３…
…Si｛111｝基板、４……側面、５……上面、６……Si
とCoを同時蒸着した場合、 ７……SiとCoを交互に蒸着した場合。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮尾 正信 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 村上 英一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 江藤 浩幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 第50回応用物理学会学術講演会講演予稿 集（1989年）Ｐ．193 27ｐ−Ｔ−16
Claims (5)
- 【請求項１】｛111｝面を有するシリコン基板を加工す
ることにより該基板の表面に凹凸を形成し、該凸部側面
に他の結晶面方位を露出する工程と、該凹凸を有する該
基板表面に薄い酸化膜を形成する工程と、超高真空中で
加熱することにより該薄い酸化膜を除去し、該基板表面
を完全に露出する工程と、その後該基板表面に薄膜を形
成する工程とを有する半導体装置の製造方法において、
加工により露出される上記凸部側面の主たる結晶面は
｛110｝面であり、かつ、上記薄膜を形成する工程はシ
リコンと金属を同時にあるいは10原子層以内で交互に蒸
着することにより、面方位によって選択的にシリコン化
合物を成長する工程であることを特徴とする半導体装置
の製造方法。 - 【請求項２】上記シリコンと上記金属とを同時に蒸着す
るときの上記基板の温度は、400℃以上であることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - 【請求項３】上記シリコンと上記金属とを10原子層以内
で交互に蒸着する時の上記基板の温度は、200℃以上で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - 【請求項４】上記金属は、コバルト、ニッケルあるいは
タングステンであることを特徴とする特許請求の範囲第
１項乃至第３項のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】上記半導体装置は、パーミアブルベースト
ランジスタであることを特徴とする特許請求の範囲第１
項乃至第４項のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32596289A JPH0752717B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32596289A JPH0752717B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187214A JPH03187214A (ja) | 1991-08-15 |
| JPH0752717B2 true JPH0752717B2 (ja) | 1995-06-05 |
Family
ID=18182541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32596289A Expired - Lifetime JPH0752717B2 (ja) | 1989-12-18 | 1989-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752717B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5010310B2 (ja) * | 2007-02-28 | 2012-08-29 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
-
1989
- 1989-12-18 JP JP32596289A patent/JPH0752717B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 第５０回応用物理学会学術講演会講演予稿集（１９８９年）Ｐ．１９３２７ｐ−Ｔ−１６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03187214A (ja) | 1991-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| White et al. | Mesotaxy: Single‐crystal growth of buried CoSi2 layers | |
| DE69724317T2 (de) | Herstellungsverfahren für eine Vorrichtung bei dem eine dünne Kobaltsilizidschicht geformt wird | |
| JP3156878B2 (ja) | 半導体装置およびその製造方法 | |
| KR960004592B1 (ko) | 감소된 저항률을 갖는 개량된 다결정 실리콘막을 포함하는 반도체 디바이스 제조 방법 | |
| US4713358A (en) | Method of fabricating recessed gate static induction transistors | |
| TW202016985A (zh) | 形成二維材料層的方法、場效電晶體及其製造方法 | |
| US4816421A (en) | Method of making a heteroepitaxial structure by mesotaxy induced by buried implantation | |
| JPS5852342B2 (ja) | 基体上に珪化金属の層を設ける方法 | |
| JPS58182259A (ja) | ポリシリコン抵抗体の形成方法 | |
| JPH10512716A (ja) | オーム接触体およびこのようなオーム接触体を備えた半導体デバイスを製造する方法 | |
| US3636421A (en) | Oxide coated semiconductor device having (311) planar face | |
| JP3230650B2 (ja) | 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子 | |
| CA2029521A1 (en) | Junction field effect transistor and method of fabricating | |
| JPH0752717B2 (ja) | 半導体装置の製造方法 | |
| JPS6158879A (ja) | シリコン薄膜結晶の製造方法 | |
| US5232862A (en) | Method of fabricating a transistor having a cubic boron nitride layer | |
| Köster et al. | Effect of substrate temperature on the microstructure of thin‐film silicide | |
| CN113555497B (zh) | 一种高迁移率的SiC基石墨烯器件及其制备方法 | |
| KR100250020B1 (ko) | 반도체 소자용 다결정 실리콘 박막 형성 방법(method of forming polycrystalline silicon thin films for semiconductor devices) | |
| US5250147A (en) | Method of producing a layer system and a layer system as produced thereby | |
| CN117276352B (zh) | 一种晶体管结构及其制备方法、记录媒体和系统 | |
| JP3062065B2 (ja) | 半導体装置の製造方法 | |
| JP2001077316A (ja) | 半導体装置およびその製造方法 | |
| JPH04299825A (ja) | 半導体装置の製造方法 | |
| Bean | Growth techniques and procedures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20090605 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100605 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 15 Free format text: PAYMENT UNTIL: 20100605 |