JPH0752433B2 - シリアルデータ入力回路 - Google Patents
シリアルデータ入力回路Info
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- JPH0752433B2 JPH0752433B2 JP62303682A JP30368287A JPH0752433B2 JP H0752433 B2 JPH0752433 B2 JP H0752433B2 JP 62303682 A JP62303682 A JP 62303682A JP 30368287 A JP30368287 A JP 30368287A JP H0752433 B2 JPH0752433 B2 JP H0752433B2
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- serial
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主にシリアルデータの入出力ポートを有する
マイクロプロセッサあるいは通信用の集積回路に等に組
込まれて使用されるシリアルデータの入力回路に関す
る。
マイクロプロセッサあるいは通信用の集積回路に等に組
込まれて使用されるシリアルデータの入力回路に関す
る。
シリアルデータの入力回路は、たとえばマイクロプロセ
ッサあるいは通信用の集積回路等が外部からシリアルデ
ータを取込み、パラレルデータに変換するための回路で
ある。
ッサあるいは通信用の集積回路等が外部からシリアルデ
ータを取込み、パラレルデータに変換するための回路で
ある。
このようなシリアルデータ入力回路の従来の構成の一例
として、たとえば松下電子工業（株）発行の「デジタル
信号処理プロセッサMN1901/MN1909ユーザーズマニュア
ル」に開示された構造を第５図のブロック図に示す。
として、たとえば松下電子工業（株）発行の「デジタル
信号処理プロセッサMN1901/MN1909ユーザーズマニュア
ル」に開示された構造を第５図のブロック図に示す。
図中１は入力されるべきシリアルデータDATAINの入力信
号線であり、この入力シリアルデータDATAINは信号線１
を介してシフトレジスタ７に与えられて一旦格納され
る。
号線であり、この入力シリアルデータDATAINは信号線１
を介してシフトレジスタ７に与えられて一旦格納され
る。
２はシリアルクロックSCKの入力信号線であり、この入
力信号線２を介してシリアルクロックSCKがシリアルデ
ータ入力回路が組込まれているプロセッサ外部からシリ
アルポート制御回路11に与えられる。
力信号線２を介してシリアルクロックSCKがシリアルデ
ータ入力回路が組込まれているプロセッサ外部からシリ
アルポート制御回路11に与えられる。
３はシリアルポート（入力）レディ信号READYの出力信
号線であり、この信号線３を介してシリアルデータの入
力が可能な状態であることを示すシリアルポートレディ
信号READYがシリアルポート制御回路11から出力され
る。
号線であり、この信号線３を介してシリアルデータの入
力が可能な状態であることを示すシリアルポートレディ
信号READYがシリアルポート制御回路11から出力され
る。
４はシリアル入力制御信号SINHの信号線であり、この信
号線４を介してシリアルポート制御回路11にシリアルデ
ータの入力制御を行わせるためのシリアル入力制御信号
SINHが入力される。
号線４を介してシリアルポート制御回路11にシリアルデ
ータの入力制御を行わせるためのシリアル入力制御信号
SINHが入力される。
前述のシフトレジスタ７にはシリアルポート制御回路11
を介してシリアルクロックSCKが与えられている。そし
て、シフトレジスタ７はこのシリアルクロックSCKをシ
フトクロックとして信号線１から与えられる入力シリア
ルデータDATAINを１ビット単位で順次シフトインしつつ
格納する。このシフトレジスタ７に一旦格納されたシリ
アルデータはこの例では16ビットのパラレルデータとし
て受信用データバッファ21に転送され、I/Oバス12を介
して入力データとして受付られる。
を介してシリアルクロックSCKが与えられている。そし
て、シフトレジスタ７はこのシリアルクロックSCKをシ
フトクロックとして信号線１から与えられる入力シリア
ルデータDATAINを１ビット単位で順次シフトインしつつ
格納する。このシフトレジスタ７に一旦格納されたシリ
アルデータはこの例では16ビットのパラレルデータとし
て受信用データバッファ21に転送され、I/Oバス12を介
して入力データとして受付られる。
また20は送信用データバッファであり、データの送信に
際しては送信すべきデータがI/Oバス12を介してこの送
信用データバッファ20に一旦格納された後、16ビットの
パラレルデータとしてシフトレジスタ７に格納され、シ
リアルクロックSCKをシフトクロックとして出力ラッチ2
4を介して出力信号線19から出力シリアルデータDATAOUT
として順次１ビットずつ外部へ出力される。
際しては送信すべきデータがI/Oバス12を介してこの送
信用データバッファ20に一旦格納された後、16ビットの
パラレルデータとしてシフトレジスタ７に格納され、シ
リアルクロックSCKをシフトクロックとして出力ラッチ2
4を介して出力信号線19から出力シリアルデータDATAOUT
として順次１ビットずつ外部へ出力される。
シリアルポート制御レジスタ22は入力されるべきシリア
ルデータ、即ち入力シリアルデータDATAINのビット数、
換言すればデータ長が４ビットデータとして与えられて
これを記憶し、４ビットカウンタ23に与える。
ルデータ、即ち入力シリアルデータDATAINのビット数、
換言すればデータ長が４ビットデータとして与えられて
これを記憶し、４ビットカウンタ23に与える。
４ビットカウンタ23は上述の如くシリアルポート制御レ
ジスタ22に記憶されているデータ長を指示する４ビット
データが初期設定され、シリアルポート制御回路11の制
御によりシフトレジスタ７への入力シリアルデータDATA
INの入力が開始されると、入力シリアルデータDATAINの
１ビットにつきその計数値を１ずつデクリメントし、そ
の値をシリアルポート制御回路11に与えている。
ジスタ22に記憶されているデータ長を指示する４ビット
データが初期設定され、シリアルポート制御回路11の制
御によりシフトレジスタ７への入力シリアルデータDATA
INの入力が開始されると、入力シリアルデータDATAINの
１ビットにつきその計数値を１ずつデクリメントし、そ
の値をシリアルポート制御回路11に与えている。
従って、シリアルポート制御回路11は４ビットカウンタ
23の計数値が０、具体的にはその係数値の４ビット信号
が“0000"になったことを検出した場合にシフトレジス
タ７への入力シリアルデータDATAINの入力を停止するこ
とにより、シリアルデータの入力制御を行う。これは出
力シリアルデータDATAOUTの出力に際しても同様であ
る。
23の計数値が０、具体的にはその係数値の４ビット信号
が“0000"になったことを検出した場合にシフトレジス
タ７への入力シリアルデータDATAINの入力を停止するこ
とにより、シリアルデータの入力制御を行う。これは出
力シリアルデータDATAOUTの出力に際しても同様であ
る。
第６図はシリアルポート制御レジスタ22のフィールドを
示す模式図である。
示す模式図である。
図中25は入力シリアルデータDATAINまたは出力シリアル
データDATAOUTのデータ長（ビット数）を書込むための
フィールドであり、上述の如くSTL0〜STL3の４ビットに
て構成されている。
データDATAOUTのデータ長（ビット数）を書込むための
フィールドであり、上述の如くSTL0〜STL3の４ビットに
て構成されている。
また26のSONフィールドはこれに“1"が書込まれている
場合に対象とするシリアルポートの使用開始を示すフィ
ールドであり、27のSMODはこれが“0"の場合はシリアル
データの終了を４ビットカウンタ23の計数値で認識し、
“1"の場合は外部から与えられているシリアル入力制御
信号SINHの立下がりで認識するためのフィールドであ
る。
場合に対象とするシリアルポートの使用開始を示すフィ
ールドであり、27のSMODはこれが“0"の場合はシリアル
データの終了を４ビットカウンタ23の計数値で認識し、
“1"の場合は外部から与えられているシリアル入力制御
信号SINHの立下がりで認識するためのフィールドであ
る。
このような従来の回路の動作は以下の如くである。
シリアルポート制御レジスタ22のフィールドSTL0〜STL3
に予め送受信されるべきデータのデータ長を書込んでお
く。フィールドSMODが“0"の場合に、シリアル入力制御
信号SINH及びシリアルポートレディ信号READYを“1"と
してフィールドSONを“0"から“1"に書換えると、４ビ
ットカウンタ23にフィールドSTL0〜STL3の値がロードさ
れる。
に予め送受信されるべきデータのデータ長を書込んでお
く。フィールドSMODが“0"の場合に、シリアル入力制御
信号SINH及びシリアルポートレディ信号READYを“1"と
してフィールドSONを“0"から“1"に書換えると、４ビ
ットカウンタ23にフィールドSTL0〜STL3の値がロードさ
れる。
そして、シリアルクロックSCKに同期して入力シリアル
データDATAINが１ビットずつシフトレジスタ７へシフト
させつつ入力され、同時に４ビットカウンタ23によりシ
リアルクロックSCKのダウンカウントが行われる。
データDATAINが１ビットずつシフトレジスタ７へシフト
させつつ入力され、同時に４ビットカウンタ23によりシ
リアルクロックSCKのダウンカウントが行われる。
入力信号線２の計数値が０にまでダウンカウントされる
とシリアルポート制御回路11はシリアルポートレディ信
号READYを“1"から“0"に変えてデータ転送の終了を外
部へ知らせる。
とシリアルポート制御回路11はシリアルポートレディ信
号READYを“1"から“0"に変えてデータ転送の終了を外
部へ知らせる。
以上により１〜16ビットの範囲の任意ビット長のシリア
ルデータの転送が行える。但し、フィールドSMODが“1"
の場合は、４ビットカウンタ23の計数値が“0"になる以
前においてもシリアル入力制御信号SINHが立上がると強
制的にシリアルポートレディ信号READYが“0"になって
４ビットカウンタ23は強制的にクリアされ、データの入
力が停止される。
ルデータの転送が行える。但し、フィールドSMODが“1"
の場合は、４ビットカウンタ23の計数値が“0"になる以
前においてもシリアル入力制御信号SINHが立上がると強
制的にシリアルポートレディ信号READYが“0"になって
４ビットカウンタ23は強制的にクリアされ、データの入
力が停止される。
上述のような回路構成では、シリアルクロックSCKをカ
ウントするための４ビットカウンタ23が必要であり、ま
たこの４ビットカウンタ23の計数値が０、即ちその４ビ
ットの値が“0000"になったことを検出する回路がシリ
アルポート制御回路11に必要である。従って、回路構成
及びその制御が複雑で構成素子数が多くなり、チップ上
に実回路としてレイアウトした際の占有面積が大きくな
るという問題がある。
ウントするための４ビットカウンタ23が必要であり、ま
たこの４ビットカウンタ23の計数値が０、即ちその４ビ
ットの値が“0000"になったことを検出する回路がシリ
アルポート制御回路11に必要である。従って、回路構成
及びその制御が複雑で構成素子数が多くなり、チップ上
に実回路としてレイアウトした際の占有面積が大きくな
るという問題がある。
本発明はこのような問題点を解決するためになされたも
のであり、制御が容易で実回路としてチップ上にレイア
ウトした際の占有面積が小さくて済むシリアルデータ入
力回路の提供を目的とする。
のであり、制御が容易で実回路としてチップ上にレイア
ウトした際の占有面積が小さくて済むシリアルデータ入
力回路の提供を目的とする。
本発明のシリアルデータ入力回路では、シリアルデータ
の入力に際して、入力されるべきシリアルデータの最後
のビットがシフトレジスタの入力側に入力された際にシ
フトレジスタの出力側から出力されるべきビットに予め
所定の信号、たとえば“1"を、他のビットに所定の信号
以外の信号、たとえば“0"をそれぞれ格納させる初期設
定を行う構成を採っている。
の入力に際して、入力されるべきシリアルデータの最後
のビットがシフトレジスタの入力側に入力された際にシ
フトレジスタの出力側から出力されるべきビットに予め
所定の信号、たとえば“1"を、他のビットに所定の信号
以外の信号、たとえば“0"をそれぞれ格納させる初期設
定を行う構成を採っている。
本発明のシリアルデータ入力回路では、入力されるべき
シリアルデータの全ビットがシフトレジスタに入力され
ると、シフトレジスタから所定の信号、たとえば“1"が
出力される。
シリアルデータの全ビットがシフトレジスタに入力され
ると、シフトレジスタから所定の信号、たとえば“1"が
出力される。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明のシリアルデータ入力回路の構成を示す
ブロック図である。
ブロック図である。
なお、前述の従来技術の説明に使用した第５図と同一ま
たは相当部分には同一の参照符号を付与してある。
たは相当部分には同一の参照符号を付与してある。
図中1,2,3,4はそれぞれ従来技術と同様に、入力シリア
ルデータDATAIN,シリアルクロックSCK,シリアルポート
レディ信号READY,シリアル入力制御信号SINHの信号線で
ある。
ルデータDATAIN,シリアルクロックSCK,シリアルポート
レディ信号READY,シリアル入力制御信号SINHの信号線で
ある。
信号線１は、複数（本実施例では16ビット相当）の単位
ラッチ８にて構成されるシフトレジスタ７の第１段（入
力側）のラッチ800に接続されていて、入力シリアルデ
ータDATAINはこの第１段のラッチ800に入力される。
ラッチ８にて構成されるシフトレジスタ７の第１段（入
力側）のラッチ800に接続されていて、入力シリアルデ
ータDATAINはこの第１段のラッチ800に入力される。
入力信号線２はシリアルポート制御回路11に接続されて
おり、これにより入力シリアルデータDATAINがシリアル
ポート制御回路11を介してシフトレジスタ７の各ラッチ
８に与えられている。
おり、これにより入力シリアルデータDATAINがシリアル
ポート制御回路11を介してシフトレジスタ７の各ラッチ
８に与えられている。
信号線３はシリアルポート制御回路11からシリアルポー
トレディ信号READYを外部へ出力する。
トレディ信号READYを外部へ出力する。
このシリアルポートレディ信号READYはシフトレジスタ
７内にシリアルデータがない（Empty:空）場合は“1"
に、入力シリアルデータDATAINのシフトレジスタ７への
入力が完了してデータが満たされた（Full）場合に“0"
にそれぞれシリアルポート制御回路11により制御され
る。
７内にシリアルデータがない（Empty:空）場合は“1"
に、入力シリアルデータDATAINのシフトレジスタ７への
入力が完了してデータが満たされた（Full）場合に“0"
にそれぞれシリアルポート制御回路11により制御され
る。
また信号線４は外部からのシリアル入力制御信号SINHを
シリアルポート制御回路11に与える。このシリアル入力
制御信号SINHが“1"である期間は入力シリアルデータDA
TAINの入力が禁じられる。
シリアルポート制御回路11に与える。このシリアル入力
制御信号SINHが“1"である期間は入力シリアルデータDA
TAINの入力が禁じられる。
シフトレジスタ７は上述の如く、本実施例では16ビット
に相当する、つまり16組の単位ラッチ８にて構成されて
おり、信号線１が直接接続されている第１段のラッチ80
0から順次最終段のラッチ815までがシリアルポート制御
回路11から与えられるシリアルクロックSCKをシフトク
ロックとして入力シリアルデータDATAINのシフトラッチ
を行う。そして、各単位ラッチ８に格納されているデー
タは順次シフトされつつ最終段のラッチ815から出力さ
れる。この最終段のラッチ815の出力は信号線10を介し
てシフトアウト信号SOUTとしてシリアルポート制御回路
11に与えられている。
に相当する、つまり16組の単位ラッチ８にて構成されて
おり、信号線１が直接接続されている第１段のラッチ80
0から順次最終段のラッチ815までがシリアルポート制御
回路11から与えられるシリアルクロックSCKをシフトク
ロックとして入力シリアルデータDATAINのシフトラッチ
を行う。そして、各単位ラッチ８に格納されているデー
タは順次シフトされつつ最終段のラッチ815から出力さ
れる。この最終段のラッチ815の出力は信号線10を介し
てシフトアウト信号SOUTとしてシリアルポート制御回路
11に与えられている。
なお、９はシリアル入力スタート信号STARTをシリアル
ポート制御回路11から各ラッチ800〜815に与えるための
信号線である。
ポート制御回路11から各ラッチ800〜815に与えるための
信号線である。
６はデータ長レジスタであり、本発明回路に入力される
べき入力シリアルデータDATAINのデータ長がデータバス
５を介して外部から設定される。そしてこのデータ長レ
ジスタ６は、設定されたデータ長に応じてシフトレジス
タ７の各ラッチ８にシリアルデータの入力終了を指示す
るシフトアウト信号“1"または他の信号としての信号
“0"の組合わせにて構成されるデータ長信号を作成し、
保持する。
べき入力シリアルデータDATAINのデータ長がデータバス
５を介して外部から設定される。そしてこのデータ長レ
ジスタ６は、設定されたデータ長に応じてシフトレジス
タ７の各ラッチ８にシリアルデータの入力終了を指示す
るシフトアウト信号“1"または他の信号としての信号
“0"の組合わせにて構成されるデータ長信号を作成し、
保持する。
このデータ長信号は、たとえば入力シリアルデータDATA
INが１ビットであれば最終段のラッチ815を、入力シリ
アルデータDATAINが２ビットであれば最終段のラッチ81
5の一つ前のラッチ814を、というように入力シリアルデ
ータDATAINのビット長がｉビットであればシフトレジス
タ７の第17−ｉ（＝16−ｉ＋１）段のラッチに相当する
ビットをシフトアウト信号ビットとして信号“1"に、他
のラッチに相当するビットには信号“0"をそれぞれ割当
てた16ビットの信号である。
INが１ビットであれば最終段のラッチ815を、入力シリ
アルデータDATAINが２ビットであれば最終段のラッチ81
5の一つ前のラッチ814を、というように入力シリアルデ
ータDATAINのビット長がｉビットであればシフトレジス
タ７の第17−ｉ（＝16−ｉ＋１）段のラッチに相当する
ビットをシフトアウト信号ビットとして信号“1"に、他
のラッチに相当するビットには信号“0"をそれぞれ割当
てた16ビットの信号である。
第２図は上述のブロック図にて示した本発明回路の具体
的な論理回路図であり、第１図と共通の参照符号を付与
してある。
的な論理回路図であり、第１図と共通の参照符号を付与
してある。
なお、第１図には示されていないが、第２図において13
はシリアルデータ入力終了信号ENDの信号線14はシフト
レジスタ７に付属しているデータ長信号デコード回路、
15はシリアルポート使用信号SONの信号線である。
はシリアルデータ入力終了信号ENDの信号線14はシフト
レジスタ７に付属しているデータ長信号デコード回路、
15はシリアルポート使用信号SONの信号線である。
次にこのような構成の本発明回路の動作について、第３
図のタイミングチャートを参照して以下に説明する。
図のタイミングチャートを参照して以下に説明する。
まず予め、入力されるべき入力シリアルデータDATAINの
データ長がデータ長レジスタ６にデータバス５を介して
設定される。この設定はたとえば本発明回路の制御プロ
グラム等により任意に変更可能であり、また実行可能で
ある。
データ長がデータ長レジスタ６にデータバス５を介して
設定される。この設定はたとえば本発明回路の制御プロ
グラム等により任意に変更可能であり、また実行可能で
ある。
次にシリアルデータの入力開始を指示するシリアル入力
制御信号SINHが“1"に転じると、シリアルポート制御回
路11は第３図（１）に示す如く、シリアル入力スタート
信号STARTを“1"に転じ、これを信号線９を介してシフ
トレジスタ７の各単位ラッチ８に与える。
制御信号SINHが“1"に転じると、シリアルポート制御回
路11は第３図（１）に示す如く、シリアル入力スタート
信号STARTを“1"に転じ、これを信号線９を介してシフ
トレジスタ７の各単位ラッチ８に与える。
シフトレジスタ７の各ラッチ800〜815はこのシリアル入
力スタート信号STARTが与えられることにより、データ
長レジスタ６により作成され保持されているビット長信
号のそれぞれに対応するビットの信号を読取る。これに
よりシフトレジスタ７の初期設定が完了する。
力スタート信号STARTが与えられることにより、データ
長レジスタ６により作成され保持されているビット長信
号のそれぞれに対応するビットの信号を読取る。これに
よりシフトレジスタ７の初期設定が完了する。
そして、第３図（２）に示す如きシリアルクロックSCK
に同期して入力シリアルデータDATAINが第３図（３）に
示す如く、シフトレジスタ７に入力され始める。まず第
１段のラッチ800に入力シリアルデータDATAINの第１ビ
ットが入力されると、最終段のラッチ815に格納されて
いた信号“0"（又は“1"）がシリアルポート制御回路11
へ出力される。以下、入力シリアルデータDATAINの各ビ
ットが順次シフトレジスタ７の第１段のラッチ800に入
力されると、それまでシフトレジスタ７の各ラッチ８に
初期設定されていたビット長信号の各ビットが順次最終
段のラッチ815からシリアルポート制御回路11へ出力さ
れる。
に同期して入力シリアルデータDATAINが第３図（３）に
示す如く、シフトレジスタ７に入力され始める。まず第
１段のラッチ800に入力シリアルデータDATAINの第１ビ
ットが入力されると、最終段のラッチ815に格納されて
いた信号“0"（又は“1"）がシリアルポート制御回路11
へ出力される。以下、入力シリアルデータDATAINの各ビ
ットが順次シフトレジスタ７の第１段のラッチ800に入
力されると、それまでシフトレジスタ７の各ラッチ８に
初期設定されていたビット長信号の各ビットが順次最終
段のラッチ815からシリアルポート制御回路11へ出力さ
れる。
従って、たとえば入力シリアルデータDATAINがたとえば
３ビット長であるとすると、第14（16−３＋１）段のラ
ッチ813に信号“1"が初期設定されるので、第１段のラ
ッチ800に入力シリアルデータDATAINの３ビット目（最
終ビット）が入力された時点で第14段のラッチ813に初
期設定されていた信号“1"が第３図（５）に示す如く、
シフトアウト信号SOUTとして信号線10を介してシリアル
ポート制御回路11に与えられる。これにより、シリアル
ポート制御回路11はシフトレジスタ７に３ビットの入力
シリアルデータDATAINの入力が完了したことを検出し、
シリアルポートレディ信号READYを第３図（２）に示す
如く、“1"から“0"へ転じさせる。
３ビット長であるとすると、第14（16−３＋１）段のラ
ッチ813に信号“1"が初期設定されるので、第１段のラ
ッチ800に入力シリアルデータDATAINの３ビット目（最
終ビット）が入力された時点で第14段のラッチ813に初
期設定されていた信号“1"が第３図（５）に示す如く、
シフトアウト信号SOUTとして信号線10を介してシリアル
ポート制御回路11に与えられる。これにより、シリアル
ポート制御回路11はシフトレジスタ７に３ビットの入力
シリアルデータDATAINの入力が完了したことを検出し、
シリアルポートレディ信号READYを第３図（２）に示す
如く、“1"から“0"へ転じさせる。
このシリアルポートレディ信号READYはシリアルデータ
入力終了信号ENDとしてシリアルクロックSCKとNANDゲー
ト16及びインバータ17により論理積をとることにより、
入力シリアルデータDATAINのシフトレジスタ７への入力
終了以降は再度シリアル入力制御信号SINHが“1"に転じ
ない限りはシフトレジスタ７にシリアルクロックSCKが
与えられないので、入力シリアルデータDATAINの以降の
シフトレジスタ７への入力が禁じられる。
入力終了信号ENDとしてシリアルクロックSCKとNANDゲー
ト16及びインバータ17により論理積をとることにより、
入力シリアルデータDATAINのシフトレジスタ７への入力
終了以降は再度シリアル入力制御信号SINHが“1"に転じ
ない限りはシフトレジスタ７にシリアルクロックSCKが
与えられないので、入力シリアルデータDATAINの以降の
シフトレジスタ７への入力が禁じられる。
またシリアルポートレディ信号READYをシリアルデータ
入力終了信号ENDとしてシリアルクロックSCKとNANDゲー
ト16及びインバータ17により論理積をとらずに、単にシ
リアルポートレディ信号READYとして出力することも勿
論可能である。
入力終了信号ENDとしてシリアルクロックSCKとNANDゲー
ト16及びインバータ17により論理積をとらずに、単にシ
リアルポートレディ信号READYとして出力することも勿
論可能である。
第４図は本発明の他の実施例を示すブロック図であり、
入力シリアルデータDATAINの入力実行中に同一ビット数
のデータを出力するように構成してある。
入力シリアルデータDATAINの入力実行中に同一ビット数
のデータを出力するように構成してある。
この実施例では、第１図に示した構成に加えて、データ
入力用のシフトレジスタ７と同様の構成のデータ出力用
シフトレジスタ18を備え、I/Oバス12を介してこのデー
タ出力用シフトレジスタ18にパラレルの出力シリアルデ
ータDATAOUTを入力しておき、シフトレジスタ７に入力
シリアルデータDATAINを取込むために与えられるシリア
ルクロックSCKがデータ出力用シフトレジスタ18の各ラ
ッチ８にも同時に与えられるようになっている。
入力用のシフトレジスタ７と同様の構成のデータ出力用
シフトレジスタ18を備え、I/Oバス12を介してこのデー
タ出力用シフトレジスタ18にパラレルの出力シリアルデ
ータDATAOUTを入力しておき、シフトレジスタ７に入力
シリアルデータDATAINを取込むために与えられるシリア
ルクロックSCKがデータ出力用シフトレジスタ18の各ラ
ッチ８にも同時に与えられるようになっている。
従って、シフトレジスタ７に入力シリアルデータDATAIN
を取込むに先立って、データ出力用シフトレジスタ18に
出力シリアルデータDATAOUTを格納しておけば、シフト
レジスタ７にシリアルクロックSCKが与えられる都度、
データ出力用シフトレジスタ18から１ビット単位で順次
出力シリアルデータDATAOUTが信号線19へ出力される。
を取込むに先立って、データ出力用シフトレジスタ18に
出力シリアルデータDATAOUTを格納しておけば、シフト
レジスタ７にシリアルクロックSCKが与えられる都度、
データ出力用シフトレジスタ18から１ビット単位で順次
出力シリアルデータDATAOUTが信号線19へ出力される。
なお、上記実施例は16ビットのシリアルデータを処理対
象としているが、これに限るものではなく、８ビットあ
るいは32ビット等をも処理対象とすることが可能であ
る。
象としているが、これに限るものではなく、８ビットあ
るいは32ビット等をも処理対象とすることが可能であ
る。
以上のように、本発明によればシリアルデータ入力回路
を従来に比して比較的簡素に構成することが可能になる
ので、実回路のレイアウトに際してもチップ上での占有
面積が小さくて済む等の効果を奏する。
を従来に比して比較的簡素に構成することが可能になる
ので、実回路のレイアウトに際してもチップ上での占有
面積が小さくて済む等の効果を奏する。
第１図は本発明のシリアルデータ入力回路の構成を示す
ブロック図、第２図はその具体的な論理回路図、第３図
は本発明回路の動作説明のためのタイミングチャート、
第４図は本発明の第２の実施例の構成を示すブロック
図、第５図は従来のシリアルデータ入力回路の構成を示
すブロック図、第６図はそのシリアルポート制御回路の
制御用データのフィールド構成を示す模式図である。 SOUT……シフトアウト信号 DATAIN……入力シリアルデータ SCK……シフトクロック ６……データ長レジスタ、７……シフトレジスタ800〜8
15……シフトレジスタの各１ビットのラッチ、11……シ
リアルポート制御回路 なお、各図中同一符号は同一又は相当部分を示す。
ブロック図、第２図はその具体的な論理回路図、第３図
は本発明回路の動作説明のためのタイミングチャート、
第４図は本発明の第２の実施例の構成を示すブロック
図、第５図は従来のシリアルデータ入力回路の構成を示
すブロック図、第６図はそのシリアルポート制御回路の
制御用データのフィールド構成を示す模式図である。 SOUT……シフトアウト信号 DATAIN……入力シリアルデータ SCK……シフトクロック ６……データ長レジスタ、７……シフトレジスタ800〜8
15……シフトレジスタの各１ビットのラッチ、11……シ
リアルポート制御回路 なお、各図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】シリアルデータが入力側単位ラッチから入
力されて単位ラッチ間をシフトクロックに同期して順次
シフトされ、出力側単位ラッチから出力されるシフトレ
ジスタを備えたシリアルデータ入力回路において、 前記シフトレジスタに入力されるべきシリアルデータの
データ長を記憶するデータ長レジスタと、 該データ長レジスタの内容をデコードし前記シフトレジ
スタの出力側単位ラッチからの順位がデータ長と対応す
る単位ラッチに所定の信号を出力する回路と、 前記シフトレジスタへのシリアルデータの入力に際し、
前記出力側単位ラッチから前記所定の信号が出力された
場合に前記シフトレジスタへのシリアルデータの入力が
完了したことを検出する回路と を備えたことを特徴とするシリアルデータ入力回路。 - 【請求項２】前記データ長レジスタは、外部からデータ
長を可変に設定することを可能に構成されてなる特許請
求の範囲第１項記載のシリアルデータ入力回路。 - 【請求項３】シリアルデータが入力側単位ラッチから入
力されて単位ラッチ間をシフトクロックに同期して順次
シフトされ、出力側単位ラッチから出力されるシリアル
データ入力用シフトレジスタと、単位ラッチに格納され
たデータが出力側単位ラッチからシフトクロックに同期
して順次シフトされつつ出力されるシリアルデータ出力
用シフトレジスタとを備えたシリアルデータ入力回路に
おいて、 前記シリアルデータ入力用シフトレジスタに入力される
べきシリアルデータのデータ長を記憶するデータ長レジ
スタと、 該データ長レジスタの内容をデコードし前記シリアルデ
ータ入力用シフトレジスタの出力側単位ラッチからの順
位がデータ長と対応する単位ラッチに所定の信号を出力
する回路と、 前記シリアルデータ入力用シフトレジスタへのシリアル
データの入力に際し、前記出力側単位ラッチから前記所
定の信号が出力された場合に前記シリアルデータ入力用
シフトレジスタへのシリアルデータの入力が完了したこ
とを検出する回路と、 前記シリアルデータ入力用シフトレジスタに与えられる
シフトクロックを前記シリアルデータ出力用シフトレジ
スタに与える回路とを備え、入力シリアルデータと同一
データ長の出力シリアルデータを出力するよう構成して
あることを特徴とするシリアルデータ入力回路。 - 【請求項４】前記データ長レジスタは、外部からデータ
長を可変に設定することを可能に構成されてなる特許請
求の範囲第３項記載のシリアルデータ入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303682A JPH0752433B2 (ja) | 1987-11-30 | 1987-11-30 | シリアルデータ入力回路 |
| US03/833,562 US5195055A (en) | 1987-11-30 | 1992-02-06 | Serial data input circuit for the shifting-in of variable length data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303682A JPH0752433B2 (ja) | 1987-11-30 | 1987-11-30 | シリアルデータ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144149A JPH01144149A (ja) | 1989-06-06 |
| JPH0752433B2 true JPH0752433B2 (ja) | 1995-06-05 |
Family
ID=17923969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303682A Expired - Lifetime JPH0752433B2 (ja) | 1987-11-30 | 1987-11-30 | シリアルデータ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752433B2 (ja) |
-
1987
- 1987-11-30 JP JP62303682A patent/JPH0752433B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01144149A (ja) | 1989-06-06 |
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