JPH07503590A

JPH07503590A - デュアル・エッジ・パルス幅変調システム

Info

Publication number: JPH07503590A
Application number: JP6500661A
Authority: JP
Inventors: ジョーダン，エドワード　ペリー
Original assignee: アナログ　デバイセス　インク
Priority date: 1992-05-29
Filing date: 1993-05-24
Publication date: 1995-04-13
Also published as: WO1993024999A1; EP0642709A4; EP0642709A1; US5198785A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】デュアル・エッジ・パルス幅変調システム発明の分野この発明は、改善されたデュアル・エツジ・パルス幅変調システムに関する。

発明の背景パルス幅変調には、立ち上がりｚ、ジ変調（Ｌｅｉｄｌｎｇ　Ｅｄｇｅ　ＭｏｄｕｌａｔＩｏｎ　；　ＬＥＭ。

以下、ＬＥＭと称する。）、立ち下がりｘｌジ変調（Ｔｒｍｌｌｌｎｇ　Ｅｄｇｅ　Ｍｏｄｕｌａｔｉｏｎ；　ＴＥＭ、以下、ＴＥＭと称する。）及びデュアル・エツジ変ａｌｌ（両エツジ変調；Ｄｕａｌ−Ｅｄｇｅ　Ｍｏｄｕｌａｔｉｏｎ　；　ＤＥＭ、以下、ＤＥＭと称する。）の３種類がある。例えば、ＬＥＭは、１つのランプ、２つのコンパレータおよびパルスの立ち下がり工。

ジを決定する１つの基準電圧を用いて生成される。ＴＥＭは類似した装置によりて完成されるが、その基準電圧はランプの開始時にパルスの立ち上がりエツジを決定するためのものである。これらの回路は、１つおきのクロック周期の間にただ１つのパルスを発生する。ランプが回復する時、クロック周期の半分が使用できない。高速なアプリケージ曹ンにおいては、交互のパルス列が発生されるように、クロツクの各半周期の間に１つのランプを供給するため、２つのそのような回路が使用される。ＯＥＭを発生させるためには２つのランプと２つの基準電圧が使われ、そして、高速なアプリケージ１ンでは、２つのそのような回路が使用されて、一連の交互のパルスを得る。別の手法として、中央に位置調整されたＤＥＭを得るために、フェーズドロフクルーブ（Ｐ　Ｌ　Ｌ）が、三角（デュアルランプ）波とともに使用される。この手法は先の装置の冗長性のいくらかを取り除くことはできるのだが、ＰＬＬに結びついた複雑性と余分な費用を導いてしまう。

さらに、ＰＬＬは、ＬＥＭ％ＴＥＭ、ＯＥＭ形式間の変換を簡単には許さない。

ロック時のＰＬＬの出力は、他の形式と正確に一列に並ぶことができない、そのため、オフセット調整が追加されなければならない。これらのオフ上１ト調整は、常に十分に制御されてはいないので、補正の必要がある。

及μじすｌ！それゆえ、この発明は、改善されたデュアル・エツジ・パルス幅変調システムを供給することを目的とする。

さらに、この発明は、ＬＥＭ％ＴＥＭおよびＤＥＣを発生するためにただ１つのランプを必要とする、そのようなデュアル・エツジ・パルス幅変調システムを供給することを目的とする。

さらに、この発明は、ただ１つのデジタル−アナログ変換器（Ｄｌｄｌｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ　；　Ｄ　Ａ　Ｃ）を使用する、そのようなプーアル・エツジ・パルス幅変調システムを供給することを目的とする。

さらに、この発明は、ＤＥＭを発生する際に、ＤＡＣの全ｎビットの可能出力を利用することができる、そのようなデュアル・エツジ・パルス幅変調システムを供給することを目的とする。

さらに、この発明は、ＤＥＭモードならびにＬＥＭおよびＴＥＭモードにおいても、全ｎビットの可能出力を利用することができる、そのようなデュアル・エツジ・パルス幅変調システムを供給することを目的とする。

さらに、この発明は、ＤＥＭの高速の連続した交互の発生のために、ただ２つのランプを使用する、そのようなデュアル・エツジ・パルス幅変調システムを供給することを目的とする。

さらに、この発明は、高速の連続した交互のＤＥＭモードを発生するために、２つのＤＡＣのみ使用し、また、ＬＥＭおよびＴＥＭモードにおいても同様である、そのようなデュアル・エツジ・パルス幅変調システムを供給することを目的とする。

この発明は、ＤＥＭのための簡単、高速、正確、かつ非常に信頼性のあるデュアル・エツジ・パルス幅変調システムが、単一のランプと通常および反転出力を有する１つのＤＡＣを用いることによってなされること、ならびに、通常および反転出力の一方に半分およびＤＡＣに約半分の作動電流を供給することによって、中心の交差なしで、そのＤＡＣの全ｎビットの可能出力が利用できること、を認識することに起因し、さらに、そのＤＡＣに対するすべての作動電流を切り替えることによって、その全ｎビットの能力が、ＬＥＭおよびＴＥＭにおいても利用できることを認識することに起因する。

この発明は、ランプ電圧を発生するための１つのランプ発生器ならびに立ち上がりエツジおよび立ち下がりエツジ基準を確立するため、通常および反転の出力を有するｎビット・デジタル−アナログ変換器を含んでいるデュアル・エツジ・パルス幅変調システムであるということを特徴とする。それぞれパルスの立ち上がりエツジおよび立ち下がりエツジを定義するため、立ち上がりエツジおよび立ち下がりエツジ基準に対して、ならびにランプに対して応答する比較手段がある０パルス発生手段は、定義された立ち上がりおよび立ち下がりエツジによって決定された幅を有するパルスを発生する。

通常および反転出力の一方において、立ち上がりおよび立ち下がりエツジ基準の一方を確立するため、デジタル−アナログ変換器への作動電流を供給し、通常および反転出力の他方において、立ち上がりおよび立ち下がりエツジ基準の他方を確立するため、作動電流にほぼ等しいバイアス電流を供給し、立ち上がりおよび立ち下がりエツジ基準を交差させること無くデジタル−アナログ変換器によって定義される全ｎビット幅までパルスの発生を可能にするための制御手段があってもよい。それぞれの電流は、デジタル−アナログ変換器の全ｎビット能力の約半分と等しい出力において、電圧レベルを確立することができるようにしてもよい。バイアス電流および作動電流の一方は、立ち上がりおよび立ち下がりエツジ基準の同時発生を防ぐために、実際にはもう一方よりほんの少し大きくしてもよい。制御手段は、作動電流源およびバイアス電流源を含んでもよい。制御手段は、さらに、デジタル−アナログ変換器の全ｎビット能力まて全電流の供給を可能にするために、作動電流源と並列にバイアス電流源を接続するための切り替え手段を含んでもよい。

本発明は、また、複数の連続した電圧ランプを発生するランプ発生器にも熟考したものである。複数の立ち上がりエツジおよび立ち下がりエツジ基準を確立するために、それぞれ、通常のおよび反転の出力を有し、また、パルス幅要求に応答する対応する複数のｎビット・デジタル−アナログ変換器がある。パルス発生手段は、定義された立ち上がりおよび立ち下がりエツジによって決定された要求された幅を有する複数の連続したパルスを発生する。例えば、しばしば奇数および偶数と呼ばれる、２組の交互の連続するパルスを発生するために、２組の立ち上がりおよび立ち下がりエツジ基準ならびに２つのデジタル−アナログ変換器が用いられてもよい。

図面の簡単な説明他の目的、特徴および利点は、以下の実施例の記述および添付図面から、その技術はおいて熟練した者には明かであろう。それらの図面は、以下のとおりである。

図１は、この発明によるデュアル・エツジ変調パルス幅発生回路の簡単な具現例の構成図である。

図２は、図１のシステムによって発生された波形の説明図である。

図３は、デュアル・エツジ変調およびその結果のパルスを表す波形のより詳細な説明図である。

図４は、この発明によるデジタル−アナログ変換器の作動を示す構成図である図５Ａは、２つの電流源を利用する図４と類似する構成図である。

図５８は、図５Ａの作動において起こる交差の１ＪＩＩｉの図解説明図である。

図６Ａは、図５Ａと類似しているが、しかし、この発明による回路を使用する構成図である。

図６Ｂは、交差の問題の防止を説明する図６Ａにおける電圧の振幅の図解説明図である。

図７は、各クロック周期の半周期の両方の間に奇数および偶数のパルスを供給するため、２１ｉのランプ　デジタル−アナログ変換器および制御回路を使用する高速パルス幅変調システムのブロック図である。

図８は、２分周されたクロック周期の半周期の両方の間に奇数および偶数のパルスを発生するため、ＡおよびＢにおいて２つのランプを使用したときの図７の回路において発生される波形の説明図である。

図９Ａ、ＢおよびＣは、あわせて、図８に示すシステムのより詳細を説明する図である。

この発明は、電圧ランプを発生するためのランプ発生器と通常および反転出力を有するｎビット・デジタル−アナログ変換器を含むデュアル・エツジ・パルス幅変調システムによって達成される。そのデジタル−アナログ変換器（ＤＡＣ）は、立ち上がりエツジおよび立ち下がりエツジ基準を確立するため、パルス幅要求に応答する。それぞれパルスの立ち上がりエツジおよび立ち下がり工、ジを定義する立ち上がりエツジおよび立ち下がりエツジ基準に対してならびにランプに対して応答する比較手段がある。パルス発生手段は、定義された立ち上がりおよび立ち下がりエツジによって決定された幅を有するパルスを発生する。どちらの発生手段も、定義された立ち上がりおよび立ち下がりエツジにょつて決定され、要求された幅を有するパルスを発生する。

ＤＥＭに加え、１つあるいは両方の立ち上がりエツジ変調（ＬＥＭ）および立ち下がりエツジ変ＩＩ（ＴＥＭ）が望まれるアプリケーン曹ンにおいては、ＯＥＭモードの場合においても全ＤＡＣ能力を利用するために、ＤＥＭ用ならびにＬＥＭおよびＴＥＭモードパルス用にＤＡＣを通して全電流を供給し、また、ＤＡＣとＤＡＣの通常および反転出力の間でその電流を分割する１つの制御回路が使われる。

図１に示すこの発明によるパルス幅変調システム１０は、コンパレータ１８および２０へ正人力を供給する通常出力ＤＡＣ１４および反転出方ＤＡＣｌ　６を有しているデジタル−アナログ変換器１２を含んでいる。コンパレータ１８への負入力２２およびコンパレータ２ｏへの負入力２４は、電圧ランプ２６から直接引き出される。従って、１つのパルスが、ランプ２６が出力ＤＡＣ１４からの基準電圧を通過して減少するとき開始し、ランプ２６が反転出力「Ｗで１６を通過して減少するとき終了し、フリップ・フロ１ブ２８にパルス３ｏを発生させる。コンパレータ１８は、フリップ・フロップ２８をセットし、立ち上がりエツジ３２を確立し、そして、コンパレータ２ｏは、フリップ・７０ツブ２８をリセットし、立ち下がりエツジ３４を定義する。

図２に示す種々のサイズのパルス３０　ａ、　３０　ｂ、　３０　ｃは、このようにして、図２に示すＤＡＣ出力３６ａ、３６ｂ、３ｊｃならびＩｃＤ三（て− 出力３８ａ、３８ｂおよび３８ｃによって、それらがランプ２６を交差するとき、発生される。

図３に示す、単一のランプ信号４８の２つの連続するランプ４４．４６から発生された典型的な−続きのパルス４０．４２は、ＤＡＣおよび「Ｘで信号５ｏ、５２における変化によって指示されたとおりの幅で変化する。

例えば、図４に示すデジタル−アナログ変換器５ｏは、電流ｌｌＡ３２に接続されている。この電流源５２は、電圧＃Ｖｏｏに対して等しい抵抗５８および６ｏを介して接続された通常出力５４と反転出力５６の間で切り替わるデジタル−アナログ変換！１５０を通して電流Ｉを供給する。変換器５ｏは、あるｎビット能力、例えば、８ビツト、を有している。それらのすべてのビットが“ｏ″のとき、図４に示すように、全電流が「Ｘで５６を通して流れ、ＤＡＣ５４を通して流れる電流は零である。従って、抵抗器５８および６ｏのオーム値がＲであるとき、ＤＡＣの電圧はＶＯＤであり、ＤＡτの電圧はＶＤＤ−Ｒ１である。

交Ｗ　Ｃりａｘｔ−／（−）の問題は、図４に示す変換器５ｏと類似する８ビツトの変換器である図５Ａに示すデジタル−アナログ変換器７ｏと関連して理解される。同様の電圧源ＶＯＯ１同様の等しい抵抗器７２．７４ならびに同様の出力ＤＡＣ７６およびＤＡτ７８がある。しかしながら、図５Ａに示す変換器７ｏには、２つの電流Ｒ８０および８２の使用によって、２倍の量の電流２１が供給される。ここで、交差の問題とこの発明によって提供されるその問題に対する解決策について説明する。図５Ｂに示すように、変換器７ｏにすべて０”がロードされているとき、ＤＡＣ出カフ６は、最大電圧レベルＶＤＤにあり、ＤＡＣ出カフ８は、最小電圧レベルｖａＤ−２ＲＴにある。変換器７ｏにおけるカウントがすべて“０″からすべてｌ″へ進むにつれて、ＤＡＣ出カフ６はＶＤＤから最小電圧レベルＶｏｏ２ＲＩへ低下して行き、一方、「Ｔτ出カフ８は最大電圧レベルｖＤＤへ向けて進んで行く。従うで、明らかに、中間点では、変換器におけるカウントがｔｏｏｏｏｏｏｏ”と“０１１１１１１１”の間でどちらかの方向に変化するとき、その２つの電圧が同時に発生する。システムに関するその問題点によって、フリップ・フロップがセットされる前にリフセトされ得るので、出力があいまいになり、また、パルスが発生しないことになる。この問題に対するひとつの解決策は、ｎビットの変換器をｎ−１ビツトのレベルまでに限って作動させることである。この場合、図５Ａにおいては、８ビツト変換器７ｏは７ビツトまでに限られて作動することになる。もちろん、これは、デジタル−アナログ変換器の半分の能力を犠牲にする。

これは、図６Ａに示すように、変換器７ｏの「Ｘτ出カフ８に直接接続されるように、第２の電流源８０を分割することによって解決される。そのとき、丁ττ 出カフ８は、変換器におけるカウントがすべて１０′からすべてｌ″へ進むとき、ＶＤｏ−２ＲＩからｖｏｏ−Ｒｔまで変わるが、図６Ｂに示されるように、ＤＡＣ出カフ６は、入力がすべて０″からすべて１”へ進むとき％ＶＤＤからＶＤｏ−Ｒ１まで振れる。この手法において、出力パルスを発生するフリップ・フロ、ブのセットおよびリセットに関する交差又はあいまいさはない、また、変換器の全ｎビットの能力が利用される。さらに分離を確実にするため、電流源８２からの主作動電流Ｉ２が電流ｊｆ１８０によって供給されるバイアス電流１．よりわずかに少なくなるように、その２つの電流が少し異なるようにすることもできる。この構成における１つの欠点は、もし他のモード、ＬＥＭまたはＴＥＭの１つが変換器７０て発生されているならば、変換器の半分の能力しか利用できないことである。このことは、単に、ＤＥＭモードの間は、端子８６において電流ｌｉｌ［８ｏを直接ＤＡで出カフ８に接続し、一方、ＬＥＭまたはＤＥＭモードにおいては、電流源８２と電流源８０が並列するように電流源８ｏを端子８８に接続するスイッチング素子８４を用いることによって解決される。

図７に示す高速パルス幅変調システム１ｏｏにおいては、２分周器１１０のクロック信号出力の各半周期の間に、奇数および偶数と称されるすべてのパルスが連続して発生されるように、２つの上述したような変換器１０２および１０４が、３つのモードＤＥＭ％ＬＥＭまたはＴＥＭのどれでも発生することができるパルス・エツジ変調器１０６と合わせて用いられる。パルス・エツジ変調器１０６へは、デジタル−アナログ変換器１０２からの出力ＤＡＣＩおよび「Ｔτｌと１、　デジタル−アナログ変換器１０４からの出力ＤＡＣ２およびＤＡＣ２と、ＲＡＭＰＩおよびＲＡＭＰ２の２つのランプが入力される。この２つのランプは、ライン１１２上の入力クロック信号によって作動可能となる２分周回路１１０によって駆動されるランプ発生器１０８から出力される。パルス・エツジ変調器１０６は、また、２分周回路１１０からの２信号であるＬＡＴＣＨＩおよびＬＡＴＣＨ２も人力される。ＬＡＴＣＨＩは、ＲＡＭＰ２がアクティブの間にロードされ、そして、ＬＡＴＣＨ２は、ＲＡＭＰ　１がアクティブの間にロードされる。ラッチ回路あるいはレジスタ１１４は、ＬＡＴＣＨＩによってイネーブルとされ、ｎビットのＤＡＣワード１１６を受け取る。ｎビットのＤＡＣワード１１６は、変換１１１０２に、ＤＡＣ１および「Ｘτｌのレベルを確立させる。ＬＡＴＣＨＩによつて、また、レジスタ！！４にＳＥＭ／ＤＥＭワード１１８が供給される。このＳＥＭ／ＤＥＭワード１１Ｂは、次のパルスとして、シングル・エツジ変調（ＳＥＭ）またはデュアル・エツジ変調（ＯＥＭ）のどちらが要求されるのかを指示する。同時に、ＬＡＴＣＨＩによつて、レジスタ１１４にＴＥＭ／ＬＥＭワード＋２０が供給される。このＴＥＭ／ＬＥＭワード１２０は、もしＳＥＭ／ＤＥＭワード１１８によってシングル・エツジ変調が要求されている場合、どちらのシングル・エツジ変調が選択されるのかを指示する。従って、パルス・エツジ変調器１０６がＤＥＭ％ＬＥＭおよびＴＥＭのすべての３つのモードを発生する一方、モードセレクタ１２２によつて、ライン１２４上のＳＥＭ／ＤＥＭワード入力およびライン１２６上のＴＥＭ／ＬＥＭワード入力に応答して、ただ１つが選択される。また、ライン１２８を通してＳＥＭ／ＤＥＭワード１１ｇは、シングル・エツジ変調用として供給され、そして、制御部１３０が両方の電ｄｔ　Ｉ　＋および！２を変換器１０２を通して送り出す。もし、ＳＥＭ／ＤＥＭワード１１８がデュアル・エツジ変調を指示するならば、作動電流Ｉ２のみがＤＡＣＩを通して確立され、バイアス電流■、が「Ｔτ１を通して引き込まれる。変換器１０４は、同様にして、すべてＬＡＴＣＨ２信号に応答するＤＡＣ２ワード１３４、Ｓ　ＥＭ／Ｄ　ＥＭワード１３６およびＴＥＭ／ＬＥＭワード１３８を含むレジスタ１３２によって、作動される。ＳＥＭ／ＤＥＭワード１３６およびＴＥＭ／ＬＥＭワード１３ｇは、レジスタ１１４の場合と同様にして、ライン１４０および１４２上でモードセレクタ１２２へ供給される。モードセレクタ１２２は、レジスタ１４４．１３２からの指示のもと、出力すべきモードＤＥＭ％ＴＥＭ、ＬＥＭを選択する。したがって、モードセレクタ１２２は、レジスタ１４４および１３２を含んでいるものとしてみなすことができる。ＳＥＭ／ＤＥＭワード１３６は、ライン１４４上で制御回路１４６へ指示を供給する。この制御回路１４６は、変換器１０２に関して制御部１３０がなしたのと同様の手法で、変換器１０４用の作動電流！４およびバイアス電流！３を制御する。パルス・エツジ発生１１０６は、ＤＡＣ１０２，１０４、レジスタ１１４．１３２ならびに制御部１３０．１４６を含んでいるとみなすことができる。

図７において発生する種々の信号は、図８に示されている。ライン１１２上に現れる入力クロック１５０は、２分周クロブク出力の交互の半周期の間に、ＬＡＴＣＨＩ信号１５２およびＬＡＴＣＨ２信号１５４を発生するために用いられる。

立ち下がりエツジ変調パルスを簡単に発生するため、偶数パルスは、可変するＤＡＣＩレベル１５Ｂおよび固定された基準レベル１６０と合わせてＲＡＭＰ１１５６によって発生される。この基準レベル１６０は、外部から供給してもよいし、または、パルス・エツジ変調器１０６の内部で発生してもよい。ＲＡＭＰｌ　１５６は、ランプ部１５７ａ、ｂ、ｃならびに残りの部分１５７ａｓ、ｂｂ。

ＣＣを含んでいる。奇数パルスは、可変するＤＡＣ２レベル１６４および基準１６６と合わせてＲＡＭＰ２　１６２を用いて発生される。ＲＡＭＰ２　１６２は、ランプ部１６３ａ、ｂ、ｃならびに残りの部分１６３ａａ、ｂｂ％ｃｃを含んでいる。出力されるパルス幅変調されたパルス列は、符号１６８を付した波影の連続で示される。ラッチデータは、ＲＡＭＰＩが作動しているとき、ＬＡＴＣＨ２に捕らえられる。信号ＬＡＴＣＨ２は、ＲＡＭＰＩを開始させ、ＬＡＴＣＨ２をロードする。ＬＡＴＣＨＩは、ＲＡＭＰ２を開始させ、ＬＡＴＣＨＩをロードする。

システム１００のパルス・工１ジ変調器１０６およびモードセレクタ１２２は、より詳細に図９Ａ、ＢおよびＣに分けて示されている。パルス・エツジ変調器１０６は、２組の４個のコンパレータを含んでいる。上の方の組のコンパレータ１８０．１８２．１８４および１８６は、フリアブ・クロックまたはＬＡＴＣＨ１８８および１９０と関連して、立ち下がりエツジ変＄４（ＴＥＭ）を発生するために使用される。下の方の４個のコンパレータ１９２．１９４．１９６および１９８は、ラッチまたはリップ・クロック２００および２０２と関連して、立ち上がりエツジ変ＩＩ（ＬＥＭ）を発生するために使用される。コンパレータ１８０は、ＴＥＭパルスの固定された立ち上がりエツジを確立するため、人力Ｃにおいてフリアブ・フリアブ１８８をセットするように、高基準回路２０４からの基準入力とＲＡＭＰＩを比較する。フリアブ・７０１プ１８８は、コンパレータ１８２からの出力によってＴＥＭパルスの可変立ち下がりエツジを決定するために、入力Ｒにおいてリセットされる。このコンパレータ１８２は、ランプおよびＤＡＣ丁入力に対して応答する。従って、ライン２０６上の７リツプ・フロップ１８８のＱ出力は、奇数−偶数の組における偶数パルスを発生する。フリアブ・フロップ１８８は、ＬＡＴＣＨ２信号がＤ入力でプリセットされるＬＡＴＣＨ２の期間の間にだけ、そのようなパルスを発生することができる。ＤＥＭ用の奇数パルスは、フリアブ・クロック１９０の０人力においてＬＡＴＣＨＩ信号がプリセットされ、また、フリップ・フロアブ１９０がコンパレータ１８６によってセットされるＬＡＴＣＨＩの期間の間に、フリアブ・フリップ１９０によって、ライン２０８上で発生される。このコンパレータＦＩＬＬ６は、基準回路２０４からの高い基準およびＲＡＭＰ２に対して応答する。フリアブ・７０フブ１９０は、ＲＡＭＰ２およびＤＡＣ２信号に対して応答するコンパレータ１８４によってリセットされる。

コンパレータ１９４は、７す１プ・フロップ２００をセットし、かつ偶数パルスの可変する立ち上がりエツジを決定するため、ＲＡＭＰＩおよびＤＡＣＩ信号に対して応答する、一方、コンパレータ１９２は、フリアブ・フリップ２００をリセットするため、低ＭＰ８回路２１０からの低い基準レベルおよびＲＡＭＰ　１に対して応答する。そして、それによって、ライン２１２上に偶数ＬＥＭパルスが定義される。コンパレータ１９６は、ＲＡＭＰ２およびＤＡＣ２に対して応答し、フリアブ・フリアブ２０２をセットし、ライン２１４上でフリアブ・フロップ２０２によって発生されたパルスの可変する立ち上がりエツジを定義する。このライン２１４上の奇数パルスは、７す・１ブ・フロ１ブ２０２がイネーブルである期間の間に発生する。

デュアル・エツジ変調用には、偶数ラッチ２１６および奇数ラッチ２１８が使用される。偶数う１チ２１６は、ライン２２０上に供給される偶数パルスの立ち上がりおよび立ち下がりエツジの可変位置を決定するために、コンパレータ１９４からの出力によってセットされ、また、コンパレータ１８２からの出力によってリセットされる。ラッチ２１ｇは、ライン２２２上のＤＥＭ奇数パルスの可変する立ち上がりおよび立ち下がりエツジを決定するために、コンパレータ１９６の出力によってセットされ、また、コンパレータ１８４の出力によってリセットされる。この手法では、どのようなモードの混合においても選択することができる変調の全３モードを絶えず発生するために、ただ２つのランプが使われる。すなわち、偶数および／または奇数パルス用として、ＬＥＭ％ＴＥＭおよびＤＥＭは、どのような順序でも選択可能であり、また、それらは常に存在しているので、モードセレクタ１２２によってそれらの１つが選択されたときに同期の問題は発生しない。

モードセレクタ１２２は、ＤＥＭラフチ２１６．２１８と関連した２つのＡＮＤゲート２３０および２３２、ＴＥＭラッチ１８８および１９０と関連した４つのＡＮＤゲート２３４．２３８．２４６および２４Ｂ、ならびにＬＥＭラッチ２００および２０２と関連した４つのＡＮＤゲート２４２．２４４．２３６および２４０を含んでいる。これらのＡＮＤゲートの出力は、最終のＯＲゲート２５４へ出力を送り込む２つのＯＲゲート２５０および２５２へ送り込まれる。ＡＮＤあるとき、ライン２２０上の偶数パルスを通過させることができる。これは、デュアル・エツジ変調であり、かつンングルエッジ変調でないものが選択されていることを示している。同様に、ＡＮＤゲート２３２は、レジスタ１３２のワード１３６においてｉパルスが“Ｈ”であるとき、ライン２２２上の奇数パルスを通過させることができる。もし、それらのＡＮＤゲートのどちらか１つがイネーブルならば、それらそれぞれの奇数または偶数パルスは、ＯＲゲート２５０および続いてＯＲゲート２５４を通過する。

もし、対照的に、レジスタ１１４におけるＳＥＭ／ＤＥＭワード１１８のＱ出力がイネーブルならば、ＡＮＤゲート２３４および２３６のぞれぞれに対して出力が供給される。そのとき、これら２つのＡＮＤゲートの１つが、レジスタ１１４において、ワード１２０のηＬＥＭＩまたはＱ　ＴＥＭ１出力が”Ｈ”であるか否かによって、イネーブルになる。もし、ＡＮＤゲート２３６がイネーブルならば、それは、次に、ＡＮＤゲート２４ｏをイネーブルにし、ライン２１２上の偶数パルスを通過させる。もし、その代わりに、ＡＮＤゲート２３４がイネーブルならば、それは、ＡＮＤゲート２３８をイネーブルにし、ライン２０６上の偶数パルスを通過させる。どちらの場合においても、それらのパルスの１つがＯＲゲート２５２に達し、そして、最終のＯＲゲート２５４まで通過する。

同様の手法によって、レジスタ１３２においてワード１３６からのＱ出力は、Ｑ　ＬＥＭ２出力またはＱ　ＴＥＭ２の出力が“Ｈ”であるか否かによって、ＡＮＤゲート２４２および２４６のそれぞれへ出力を供給する。それら２つのゲート２４２または２４６の１つが出力を有する。もし、２４２が出力を有すれば、それは、ＡＮＤゲート２４４にライン２１４上の奇数パルスを通過させる。もし、ＡＮＤゲート２４６が出力を有すれば、それは、ＡＮＤゲート２４８にライン２０８上の奇数パルスを通過させる。どちらの場合においても、信号の１つがＯＲゲート２５２に現れ、そして、ＯＲゲート２５２からＯＲゲート２５４の出力へ伝れられる。

制御部１３０の切り替え機能は、差動スイッチ２６０を用いることによってなされる。ＳＥＭＩ信号は、■、を■２と並列にする。ＤＥＭＩ出力は、変換器１゜２のＤＡＣ１出力によってＩ＋を確立する。同様の手法によフて、変換器１０４と関連した制御部１４６における差動回路２６２は、電流夏３の通路を制御するように作動する。

本発明の特有の特徴は、いくつかの図面に示され、また、その他には示されていないが、これは単に便宜上のものであって、この発明に従つて、他の特徴の一部あるいはすべてと、それぞれの特徴を組み合わせることができる。

他の実施例は、この技術の熟練したものにたいして自明のものであり、また、以下の請求項の中にある。

ＤＥＭ　１０

Claims

【特許請求の範囲】

１．ランプ電圧を発生するランプ発生器と、通常および反転出力を有し、立ち上がりエッジおよび立ち下がりエッジ基準を確立するｎピット・デジタルーアナログ変換器と、それぞれパルスの立ち上がりエッジおよび立ち下がりエッジを定義する前記立ち上がりエッジおよび立ち下がりエッジ基準に対して、ならびに前記ランプに対して応答する比較手段と、該定義された立ち上がりおよび立ち下がりエッジによって決定された幅を有するパルスを発生するパルス発生手段から構成されるデユアル・エッジ・パルス幅変調システム。
２．さらに、前記立ち上がりエッジおよび立ち下がりエッジ基準を交差させることなく、前記デジタルーアナログ変換器によって定義される全ｎピット幅までパルスの発生を可能とするため、前記通常および反転出力の一方において前記立ち上がりおよび立ち下がりエッジ基準の一方を確立するために前記デジタルーアナログ変換器を通して作動電流を供給し、かつ、前記通常および反転出力の他方において前記立ち上がりおよび立ち下がりエッジ基準の他方を確立するために前記作動電流と略等しいバイアス電流をを供給する制御手段を有する請求項１記載のデユアル・エッジ・パルス幅変調システム。
３．前記電流のそれぞれは、前記デジタルーアナログ変換器の全ｎ−ピット能力の略半分と等しい前記出力における電圧のレベルを確立する請求項２記載のデュアル・エッジ・パルス幅変調システム。
４．前記パイアス電流は、前記立ち上がりおよび立ち下がりエッジ基準の同時発生を防止するため、前記作動電流より少し大きい請求項２記載のデュアル・エッジ・パルス幅変調システム。
５．前記制御手段は、作動電流源およびバイアス電流源を含む請求項２記載のデュアル・エッジ・パルス幅変調システム。
６．前記制御手段は、さらに、前記デジタルーアナログ変換器の全ｎ−ピットの能力まで全電流の供給を可能とするため、前記作動電流源と並列に前記バイアス電流源を接続する切り替え手段を含む請求項５記載のデュアル・エッジ・パルス幅変調システム。
７．連続する複数の電圧ランプを発生するランプ発生器と、それぞれが通常および反転出力を有し、複数の立ち上がりエッジおよび立ち下がりエッジ基準を確立する対応する複数のｎ−ピット・デジタルーアナログ変換器と、それぞれ複数のパルスの立ち上がりエッジおよび立ち下がりエッジを定義するため、前記立ち上がりエッジおよび立ち下がりエッジ基準に対してならびに前記ランプに対して応答する比較手段と、該定義された立ち上がりおよび立ち下がりエッジによって決定される、要求された幅を有する複数の連続するパルスを供給するパルス発生手段から構成されるデュアル・エッジ・パルス幅変調システム。
８．さらに、前記立ち上がりエッジおよび立ち下がりエッジ基準を交差させることなく、関連した前記デジタルーアナログ変換器によって定義される全ｎピット幅までパルスの発生を可能とするため、前記通常および反転出力の一方において前記立ち上がりおよび立ち下がりエッジ基準の一方を確立するために各前記デジタルーアナログ変換器を通して前記作動電流を、ならびに前記通常および反転出力の他方において前記立ち上がりおよび立ち下がりエッジ基準の他方を確立するために前記作動電流と略等しいバイアス電流を供給する制御手段を有する請求項７記載のデュアル・エッジ・パルス幅変調システム。
９．２つのランプ、２組の立ち上がりおよび立ち下がりエッジ基準、２つのデジタルーアナログ変換器を有し、交互に連続するパルスを発生する請求項８記載のデュアル・エッジ・パルス幅変調システム。
１０．前記デジタルーアナログ変換器のそれぞれと関連した前記記電流のそれぞれは、前記デジタルーアナログ変換器の全ｎ−ピット能力の約半分に等しい前記出力における電圧レベルを確立することができる請求項８記載のデュアル・エッジ・パルス幅変調システム。
１１．前記バイアス電流は、前記立ち上がりおよび立ち下がりエッジ基準の同時発生を防止するために、前記作動電流より少し大きい請求項８記載のデュアルエッジ・パルス幅変調システム。
１２．前記制御手段は、各前記デジタルーアナログ変換器と関連した作動電流源およびバイアス電流源を含む請求項８記載のデュアル・エッジ・パルス幅変調システム。
１３．前記制御手段は、さらに、前記デジタルーアナログ変換器の全ｎ−ピットの能力まで全電流の供給を可能とするため、前記作動電流源と並列に前記バイアス電流源を接続する、各前記デジタルーアナログ交換器と関連した切り替え手段を含む請求項１２記載のデュアル・エッジ・パルス幅変調システム。
１４．ランプ電圧を発生するランプ発生器と、通常および反転出力を有し、立ち上がりエッジおよび立ち下がりエッジ基準を確立するｎピット・デジタルーアナログ変換器と、それぞれがパルスの立ち上がりエッジおよび立ち下がりエッジを定義する前記立ち上がりエッジおよび立ち下がりエッジ基準に対して、ならびに前記ランプに対して巧答する比較手段と、該定義された立ち上がりおよび立ち下がりエッジによって決定された幅を有するパルスを発生するパルス発生手段と、前記立ち上がりエッジおよび立ち下がりエッジ基準を交差させることなく、前記デジタルーアナログ変換器によって定義される全ｎピット幅までパルスの発生を可能とするため、前記通常および反転出力の一方において前記立ち上がりおよび立ち下がりエッジ基準の一方を確立するために前記デジタルーアナログ変換器を通して作動電流を供給し、かつ、前記通常および反転出力の他方において前記立ち上がりおよび立ち下がりエッジ基準の地方を確立するために前記作動電流と略等しいバイアス電流を供給する制御手段を有するデュアル・エッジ・パルス幅変調システム。
１５．前記電流のそれぞれは、前記デジタルーアナログ変換器の全ｎ−ピット能力の略半分と等しい前記出力において電圧のレベルを確立する請求項１４記載のデュアル・エッジ・パルス幅変調システム。
１６．前記バイアス電流は、前記立ち上がりおよび立ち下がりエッジ基準の同時発生を防止するため、前記作動電流より少し大きい請求項１４記載のデュアル・エッジ・パルス幅変調システム。
１７．前記制御手段は、作動電流源およびバイアス電流源を含む請求項１４記載のデュアル・エッジ・パルス幅変調システム。
１８．前記制御手段は、さらに、前記デジタルーアナログ交換器の全ｎ−ピットの能力まで全電流の供給を可能とするため、前記作動電流源と並列に前記バイアス電流源を接続する切り替え手段を含む請求項１７記載のデュアル・エッジ・パルス幅変調システム。
１９．連続する複数の電圧ランプを発生するランプ発生器と、それぞれが通常および反転出力を有し、複数の立ち上がりエッジおよび立ち下がりエッジ基準を確立する、対応する複数のｎ−ピット・デジタルーアナログ変換器と、それぞれ複数のパルスの立ち上がりエッジおよび立ち下がりエッジを定義するため、前記立ち上がりエッジおよび立ち下がりエッジ基準に対してならびに前記ランプに対して応答する比較手段と、該定義された立ち上がりおよび立ち下がりエッジによって決定された幅を有する複数の連続するパルスを供給するパルス発生手段と、前記立ち上がりエッジおよび立ち下がりエッジ基準を交差させることなく、前記デジタルーアナログ変換器によって定義される全ｎピット幅までパルスの発生を可能とするため、前記通常および反転出力の一方において前記立ち上がりおよび立ち下がりエッジ基準の一方を確立するために、各前記デジタルーアナログ変換器を通して前記作動電流を供給し、ならびに前記通常および反転出力の他方において前記立ち上がりおよび立ち下がりエッジ基準の他方を確立するために前記作動電流と略等しいバイアス電流を供給する制御手段から構成されるデュアル・エッジ・パルス幅変調システム。
２０．２つのランプ、２組の立ち上がりおよび立ち下がりエッジ基準、２つのデジタルーアナログ変換器を有し、交互に連続するパルスを発生する請求項１９記載のデュアル・エッジ・パルス幅変調システム。
２１．前記デジタルーアナログ変換器のそれぞれと関連した前記電流のそれぞれは、前記デジタルーアナログ変換器の全ｎ−ピット能力の約半分に等しい前記出力における電圧レベルを確立することができる請求項１９記載のデュアル・エッジ・パルス幅変調システム。
２２．前記バイアス電流は、前記立ち上がりおよび立ち下がりエッジ基準の同時発生を防止するために、前記作動電流より少し大きい請求項１９記載のデュアル・エッジ・パルス幅変調システム。
２３．前記制御手段は、各前記デジタルーアナログ変換器と関連した作動電流源およびバイアス電流源を含む請求項１９記載のデュアル・エソジ・パルス幅変調システム。
２４．前記制御手段は、さらに、前記デジタルーアナログ変換器の全ｎ−ピットの能力まで全電流の供給を可能とするため、前記作動電流源と並列に前記バイアス電流源を接続する、各前記デジタルーアナログ変換器と関連した切り替え手段を含む請求項２３記載のデュアル・エッジ・パルス幅変調システム。