JPH0748721B2 - ビット同期装置 - Google Patents
ビット同期装置Info
- Publication number
- JPH0748721B2 JPH0748721B2 JP61312086A JP31208686A JPH0748721B2 JP H0748721 B2 JPH0748721 B2 JP H0748721B2 JP 61312086 A JP61312086 A JP 61312086A JP 31208686 A JP31208686 A JP 31208686A JP H0748721 B2 JPH0748721 B2 JP H0748721B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- edge
- signal
- counter value
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、データ伝送システム等で用いられるビット同
期装置に関するものである。
期装置に関するものである。
従来の技術 近年、データ伝送システムが盛んに開発されている。
以下、図面を参照しながら上述した従来のデータ伝送シ
ステムに用いられているビット同期の確立を司るPLL
（位相同期ループ）回路の一例について説明する。第３
図は、従来のPLL回路のブロック図を示すものである。
同図において、21は位相比較器、22は低減フィルタ、23
は電圧制御発振器、24は入力信号、25は出力信号を示
す。
ステムに用いられているビット同期の確立を司るPLL
（位相同期ループ）回路の一例について説明する。第３
図は、従来のPLL回路のブロック図を示すものである。
同図において、21は位相比較器、22は低減フィルタ、23
は電圧制御発振器、24は入力信号、25は出力信号を示
す。
以上のように構成された従来のPLL回路について、以下
その動作を説明する。
その動作を説明する。
位相比較器21は、入力信号24と電圧制御発振器23からの
出力信号25間の位相差を常に比較する。そしてこの位相
差によって生じる位相比較器21の電圧は低域フィルタ22
で平滑され、電圧制御発振器23の制御電圧として働き、
電圧制御発振器23の周波数を一時的に可変にして出力信
号25の位相を入力信号24に一致させる作用、すなわち自
動位相制御の役目を果すものである。
出力信号25間の位相差を常に比較する。そしてこの位相
差によって生じる位相比較器21の電圧は低域フィルタ22
で平滑され、電圧制御発振器23の制御電圧として働き、
電圧制御発振器23の周波数を一時的に可変にして出力信
号25の位相を入力信号24に一致させる作用、すなわち自
動位相制御の役目を果すものである。
発明が解決しようとする問題点 しかしながら、上記の様にハードウェアで構成した場合
には、システムの規模が大きくなり、携帯用機器に適用
するには不便であるという問題点を有していた。
には、システムの規模が大きくなり、携帯用機器に適用
するには不便であるという問題点を有していた。
本発明は、上記問題点を鑑み、データ伝送システムでの
PLL回路の機能つまりビット同期の確立を、周辺回路を
内蔵したマイクロコンピュータ（以降、マイコンと略す
る）を用いて誤り制御や通信プロトコル等のデータ処理
と同時に実現することにより、端末の小型化を提供する
ものである。
PLL回路の機能つまりビット同期の確立を、周辺回路を
内蔵したマイクロコンピュータ（以降、マイコンと略す
る）を用いて誤り制御や通信プロトコル等のデータ処理
と同時に実現することにより、端末の小型化を提供する
ものである。
問題点を解決するための手段 上記問題点を解決するために、本発明のビット同期装置
は、送受信で同一周波数を発生するクロック回路と、ク
ロック信号により時間をカウントするカウンタ回路と、
入力信号のエッジを検出してエッジ検出信号を発生させ
るエッジ検出回路と、エッジ検出信号によりカウンタ回
路のカウンタ値を入力信号のエッジの時間位置としてラ
ッチするラッチ回路と、カウンタ値または他のデータを
格納するメモリ回路と、エッジ検出信号でラッチ回路か
らメモリ回路にカウンタ値を転送する転送回路と、メモ
リ回路の入力波形のエッジの時間位置を示すカウンタ値
からビット同期のパターン検出、内部で発生させた理想
的なビット同期パターンのエッジとの平均誤差、入力信
号のサンプリング点をカウンタ回路でのカウンタ値とし
て求める演算回路と、演算回路で求めたデータサンプリ
ング点（カウンタ値）とカウンタ回路のカウンタ値を比
較し、一致した場合サンプリング信号を発生させる比較
回路を備えて、上記全ての回路をマイクロコンピュータ
で構成するものである。
は、送受信で同一周波数を発生するクロック回路と、ク
ロック信号により時間をカウントするカウンタ回路と、
入力信号のエッジを検出してエッジ検出信号を発生させ
るエッジ検出回路と、エッジ検出信号によりカウンタ回
路のカウンタ値を入力信号のエッジの時間位置としてラ
ッチするラッチ回路と、カウンタ値または他のデータを
格納するメモリ回路と、エッジ検出信号でラッチ回路か
らメモリ回路にカウンタ値を転送する転送回路と、メモ
リ回路の入力波形のエッジの時間位置を示すカウンタ値
からビット同期のパターン検出、内部で発生させた理想
的なビット同期パターンのエッジとの平均誤差、入力信
号のサンプリング点をカウンタ回路でのカウンタ値とし
て求める演算回路と、演算回路で求めたデータサンプリ
ング点（カウンタ値）とカウンタ回路のカウンタ値を比
較し、一致した場合サンプリング信号を発生させる比較
回路を備えて、上記全ての回路をマイクロコンピュータ
で構成するものである。
作用 本発明は上記した構成によって、従来のビット同期を確
立するためにい外付けしていたPLL回路を、誤り制御や
通信プロトコル等のデータ処理を行うマイコンに内蔵さ
れた周辺回路により同時に実現することができるので、
端末機器の小型化を実現することができる。
立するためにい外付けしていたPLL回路を、誤り制御や
通信プロトコル等のデータ処理を行うマイコンに内蔵さ
れた周辺回路により同時に実現することができるので、
端末機器の小型化を実現することができる。
実施例 以下、本発明の一実施例であるデータ伝送システムのビ
ット同期装置について、図面を参照しながら説明する。
第１図は、本発明の実施例におけるビット同期装置のブ
ロック図である。第２図は、ビット同期の演算方法を示
すものである。第１図において、１はエッジ検出回路、
２はクロック回路、３はカウンタ回路、４はラッチ回
路、５は転送回路、６はメモリ回路、７は演算回路、８
はリセット回路、９は比較回路、10は入力信号、11はエ
ッジ検出信号、12はサンプリング信号、13はリセット信
号である。
ット同期装置について、図面を参照しながら説明する。
第１図は、本発明の実施例におけるビット同期装置のブ
ロック図である。第２図は、ビット同期の演算方法を示
すものである。第１図において、１はエッジ検出回路、
２はクロック回路、３はカウンタ回路、４はラッチ回
路、５は転送回路、６はメモリ回路、７は演算回路、８
はリセット回路、９は比較回路、10は入力信号、11はエ
ッジ検出信号、12はサンプリング信号、13はリセット信
号である。
以上のように構成されたビット同期装置について、以
下、第１図及び第２図を用いてその動作を説明する。
下、第１図及び第２図を用いてその動作を説明する。
まず本実施例において、送信側の機器はデータを送信す
るまえにあらかじめ決められたパルス幅のビット同期パ
ターンを送出するものとする。しかし、伝送系において
様々な雑音の影響をうけ、ジッタが現れる。（第２図入
力波形ａ） クロック回路２は送受信で同一周波数を発生させ、カウ
ンタ回路ではこの信号によりカウントを行う。
るまえにあらかじめ決められたパルス幅のビット同期パ
ターンを送出するものとする。しかし、伝送系において
様々な雑音の影響をうけ、ジッタが現れる。（第２図入
力波形ａ） クロック回路２は送受信で同一周波数を発生させ、カウ
ンタ回路ではこの信号によりカウントを行う。
エッジ検出回路１は入力信号10にエッジを検出するとエ
ッジ検出信号11を発生させる。このエッジ検出信号11を
受信すると、ラッチ回路４はカウンタ回路３からのカウ
ンタ値をエッジデータとしてラッチし、転送回路５はラ
ッチ回路４でラッチされたエッジデータをメモリ回路６
に転送する。また演算回路７ではエッジの数をカウント
する。
ッジ検出信号11を発生させる。このエッジ検出信号11を
受信すると、ラッチ回路４はカウンタ回路３からのカウ
ンタ値をエッジデータとしてラッチし、転送回路５はラ
ッチ回路４でラッチされたエッジデータをメモリ回路６
に転送する。また演算回路７ではエッジの数をカウント
する。
上述した動作を繰り返し行い、エッジ数があらかじめ決
められた数（ここではａ個とする）になると、演算回路
７は最新エッジデータta-1とａ個前のエッジデータｔφ
をメモリ回路６から読む出し、 Tp＊（ａ−１）−Ｇ＜ta-1−ｔφ＜TP＊（ａ−１）＋Ｇ Tp:ビット同期のパルス幅 a :サンプルエッジ数 G :ビット同期パターン誤差の許容値（周波数誤差の許
容値） という演算を行う（第２図参照）。上式が満たされてい
れば、入力周波数は一致している（周端数同期確立）、
つまりビット同期パターン検出とみなして、エッジ検出
回路１の動作を停止させる。
められた数（ここではａ個とする）になると、演算回路
７は最新エッジデータta-1とａ個前のエッジデータｔφ
をメモリ回路６から読む出し、 Tp＊（ａ−１）−Ｇ＜ta-1−ｔφ＜TP＊（ａ−１）＋Ｇ Tp:ビット同期のパルス幅 a :サンプルエッジ数 G :ビット同期パターン誤差の許容値（周波数誤差の許
容値） という演算を行う（第２図参照）。上式が満たされてい
れば、入力周波数は一致している（周端数同期確立）、
つまりビット同期パターン検出とみなして、エッジ検出
回路１の動作を停止させる。
もし上式が満たされていなければ、次のエッジのデータ
taを取り込み、上記の操作を上式を満たすまでを繰り返
す。
taを取り込み、上記の操作を上式を満たすまでを繰り返
す。
ビット同期パターンを検出すれば、つぎに位相同期を確
立する。
立する。
まずビット同期パターンを検出した時点をtnとすると、
最古エッジデータtn-(a-1)を仮に基準エッジとし、演算
回路７ではこの基準エッジをもとにして、理想的なビッ
ト同期パターンのエッジデータを次式のようにしてａ−
１個求める（第２図修正前基準波形ｂ）。
最古エッジデータtn-(a-1)を仮に基準エッジとし、演算
回路７ではこの基準エッジをもとにして、理想的なビッ
ト同期パターンのエッジデータを次式のようにしてａ−
１個求める（第２図修正前基準波形ｂ）。
ｔ′n-(a-1)+i＝ｔ′n-a+i＋Ｔ 但しｉ＝１〜ａ−１ ｔ′n-(a-1)＝tn-(a-1) ｔ′n-(a-1):理想的なエッジデータ t n-(a-1):実際の入力エッジデータ 次に演算回路７ではこの理想エッジデータ（第２図修正
前基準波形ｂ）と実際の入力エッジデータ（第２図入力
波形ａ）の誤差を各エッジについてａ−１個求める。
前基準波形ｂ）と実際の入力エッジデータ（第２図入力
波形ａ）の誤差を各エッジについてａ−１個求める。
Δti＝ｔ′n-(a-1)+i−tn-(a-1)+i 但しｉ＝１〜ａ−１ ここで演算回路７では、各エッジの誤差が位相同期の誤
差の許容値の中に入っているかどうかしらべる。
差の許容値の中に入っているかどうかしらべる。
−ｇ＜Δti＜ｇ 但しｉ＝１〜ａ−１ g:各エッジの誤差の許容値（位相同期の誤差の許容値） 各エッジの誤差が位相同期の誤差の許容値の中に入って
いなければ、演算回路７はリセット回路８を起動させ
る。リセット回路８はこの信号により、他のすべての回
路にリセット信号13を発生させて、ビット同期を最初か
ら取り直す。
いなければ、演算回路７はリセット回路８を起動させ
る。リセット回路８はこの信号により、他のすべての回
路にリセット信号13を発生させて、ビット同期を最初か
ら取り直す。
各エッジの誤差が位相同期の誤差の許容値の中に入って
いれば、次に演算回路７では各エッジの誤差の平均を求
める。
いれば、次に演算回路７では各エッジの誤差の平均を求
める。
Ｔ＝Ｔ＋Δti Δｔ＝T/（ａ−１） 但しｉ＝１〜ａ−１ この平均誤差Δｔが、この基準エッジと実際の入力エッ
ジの差であるので、演算回路７では理想的なエッジデー
タｔ′ｎを平均誤差分Δｔだけ移動して基準エッジとす
る（第２図修正後基準波形ｃ）。演算回路７ではこの内
部基準エッジｔ′をもとにして、データサンプリング点
（第２図サンプリング信号ｄ）を求める。
ジの差であるので、演算回路７では理想的なエッジデー
タｔ′ｎを平均誤差分Δｔだけ移動して基準エッジとす
る（第２図修正後基準波形ｃ）。演算回路７ではこの内
部基準エッジｔ′をもとにして、データサンプリング点
（第２図サンプリング信号ｄ）を求める。
以下、演算回路７では、次のサンプリング点のカウンタ
値を求め、その値を比較回路９に書き込む。比較回路９
では、このカウンタ値とカウンタ回路３からのカウンタ
値を比較し、一致すればサンプリング信号12を発生させ
る。
値を求め、その値を比較回路９に書き込む。比較回路９
では、このカウンタ値とカウンタ回路３からのカウンタ
値を比較し、一致すればサンプリング信号12を発生させ
る。
以上のように本実施例は、従来のハードウェアによるPL
L回路のように入力データを取り込むためのサンプリン
グ信号を発生させるだけであるが、サンプリング信号に
より入力データを演算回路、転送回路、メモリ回路等に
取り込むことにより、伝送するデータに関して誤り検出
や誤り訂正等を同時に行うことができる。また、他の通
信プロトコルや機器制御等の通信制御を行っているマイ
コンと一体化することにより一層の小型化、低価格化が
実現できる。なお、本実施例における構成は、タイマを
内蔵したシングルチップマイコン（例えば（株）日立製
作所製HD6301等）により、１チップで実現できる。
L回路のように入力データを取り込むためのサンプリン
グ信号を発生させるだけであるが、サンプリング信号に
より入力データを演算回路、転送回路、メモリ回路等に
取り込むことにより、伝送するデータに関して誤り検出
や誤り訂正等を同時に行うことができる。また、他の通
信プロトコルや機器制御等の通信制御を行っているマイ
コンと一体化することにより一層の小型化、低価格化が
実現できる。なお、本実施例における構成は、タイマを
内蔵したシングルチップマイコン（例えば（株）日立製
作所製HD6301等）により、１チップで実現できる。
発明の効果 以上のように本一実施例によれば、送受信で同一周波数
を発生するクロック回路と、クロック信号により時間を
カウントするカウンタ回路と、入力信号のエッジを検出
してエッジ検出信号を発生させるエッジ検出回路と、エ
ッジ検出信号によりカウンタ回路のカウンタ値を入力信
号のエッジの時間位置としてラッチするラッチ回路と、
カウンタ値または他のデータを格納するメモリ回路と、
エッジ検出信号でラッチ回路からメモリ回路にカウンタ
値を転送する転送回路と、メモリ回路の入力波形のエッ
ジの時間位置を示すカウンタ値からビット同期のパター
ン検出、内部で発生させた理想的なビット同期パターン
のエッジとの平均誤差、入力信号のサンプリング点をカ
ウンタ回路でのカウンタ値として求める演算回路と、演
算回路で求めたデータサンプリング点（カウンタ値）と
カウンタ回路のカウンタ値を比較し、一致した場合サン
プリング信号を発生させる比較回路を備えて、上記全て
の回路をマイクロコンピュータで構成することにより、
ビット同期機能をPLL回路の外付けなしに他の誤り制御
や通信プロトコル処理等の通信制御を行っているマイコ
ンで実現することにより、機器の小型化、低価格化を実
現することができる。
を発生するクロック回路と、クロック信号により時間を
カウントするカウンタ回路と、入力信号のエッジを検出
してエッジ検出信号を発生させるエッジ検出回路と、エ
ッジ検出信号によりカウンタ回路のカウンタ値を入力信
号のエッジの時間位置としてラッチするラッチ回路と、
カウンタ値または他のデータを格納するメモリ回路と、
エッジ検出信号でラッチ回路からメモリ回路にカウンタ
値を転送する転送回路と、メモリ回路の入力波形のエッ
ジの時間位置を示すカウンタ値からビット同期のパター
ン検出、内部で発生させた理想的なビット同期パターン
のエッジとの平均誤差、入力信号のサンプリング点をカ
ウンタ回路でのカウンタ値として求める演算回路と、演
算回路で求めたデータサンプリング点（カウンタ値）と
カウンタ回路のカウンタ値を比較し、一致した場合サン
プリング信号を発生させる比較回路を備えて、上記全て
の回路をマイクロコンピュータで構成することにより、
ビット同期機能をPLL回路の外付けなしに他の誤り制御
や通信プロトコル処理等の通信制御を行っているマイコ
ンで実現することにより、機器の小型化、低価格化を実
現することができる。
第１図は本発明の一実施例におけるビット同期回路のブ
ロック図、第２図はビット同期確立の演算方法を説明す
る説明図、第３図は従来のPLL回路ブロック図である。 １……エッジ検出回路、２……クロック回路、３……カ
ウンタ回路、４……ラッチ回路、５……転送回路、６…
…メモリ回路、７……演算回路、８……リセット回路、
９……比較回路、10……入力信号、11……エッジ検出信
号、12……サンプリング信号、13……リセット信号。
ロック図、第２図はビット同期確立の演算方法を説明す
る説明図、第３図は従来のPLL回路ブロック図である。 １……エッジ検出回路、２……クロック回路、３……カ
ウンタ回路、４……ラッチ回路、５……転送回路、６…
…メモリ回路、７……演算回路、８……リセット回路、
９……比較回路、10……入力信号、11……エッジ検出信
号、12……サンプリング信号、13……リセット信号。
Claims (1)
- 【請求項１】データ伝送システムに必要なビット同期の
確立を、送受信で同一周波数を発生するクロック回路
と、前記クロック信号により時間をカウントするカウン
タ回路と、入力信号のエッジを検出してエッジ検出信号
を発生させるエッジ検出回路と、前記エッジ検出信号に
より前記カウンタ回路のカウンタ値を入力信号のエッジ
の時間位置としてラッチするラッチ回路と、前記カウン
タ値または他のデータを格納するメモリ回路と、前記エ
ッジ検出信号で前記ラッチ回路から前記メモリ回路にカ
ウンタ値を転送する転送回路と、前記メモリ回路の入力
波形のエッジの時間位置を示すカウンタ値からビット同
期のパターン検出、内部で発生させた理想的なビット同
期パターンのエッジとの平均誤差、入力信号のサンプリ
ング点を前記カウンタ回路でのカウンタ値として求める
演算回路と、前記演算回路で求めた内部で発生させた理
想的なビット同期パターンのエッジとの平均誤差がある
規定値より大きい場合に他の全ての回路を初期状態に戻
すためにリセット信号を発生させるリセット回路と、前
記演算回路で求めたデータサンプリング点（カウンタ
値）と前記カウンタ回路のカウンタ値を比較し、一致し
た場合サンプリング信号を発生させる比較回路を備え
て、前記全ての回路をマイクロコンピュータで構成した
ことを特徴とするビット同期装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312086A JPH0748721B2 (ja) | 1986-12-26 | 1986-12-26 | ビット同期装置 |
| US07/119,068 US4868854A (en) | 1986-11-11 | 1987-11-10 | Establishment of bit synchronization in a data transmitting/receiving system |
| EP87309936A EP0271218B1 (en) | 1986-11-11 | 1987-11-10 | Establishment of bit synchronization in a data transmitting/receiving system |
| DE3750159T DE3750159T2 (de) | 1986-11-11 | 1987-11-10 | Bitsynchronisierungseinstellung in einer Daten-Sende/Empfangsanlage. |
| CA000551654A CA1286381C (en) | 1986-11-11 | 1987-11-12 | Establishment of bit synchronization in a data transmitting/receiving system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312086A JPH0748721B2 (ja) | 1986-12-26 | 1986-12-26 | ビット同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164648A JPS63164648A (ja) | 1988-07-08 |
| JPH0748721B2 true JPH0748721B2 (ja) | 1995-05-24 |
Family
ID=18025066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61312086A Expired - Lifetime JPH0748721B2 (ja) | 1986-11-11 | 1986-12-26 | ビット同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748721B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005344743A (ja) | 2004-05-31 | 2005-12-15 | Toyota Motor Corp | ベルト式無段変速機 |
-
1986
- 1986-12-26 JP JP61312086A patent/JPH0748721B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164648A (ja) | 1988-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |