JPH0746977Y2

JPH0746977Y2 - 分岐器

Info

Publication number: JPH0746977Y2
Application number: JP1985138430U
Authority: JP
Inventors: 孝彦仁木
Original assignee: Hochiki Corp
Current assignee: Hochiki Corp
Priority date: 1985-09-10
Filing date: 1985-09-10
Publication date: 1995-10-25
Anticipated expiration: 2000-09-10
Also published as: JPS6247283U

Description

【考案の詳細な説明】（産業上の利用分野）本考案は、CATVシステムに使用される分岐器に関する。

（従来の技術）従来、この種の分岐器としては、例えば第５図に示すも
のが知られている。

第５図において、１は入力端子、２は出力端子、３はハ
イブリッドコイル3a,3b,3cを用いたトランス結合形の方
向性結合回路であり、入出力端子1,2間に設けられ、規
定の信号分配量となる分離出力を得る。４は２分配回路
であり、分配トランス５を備え、方向性結合回路３の分
離出力をマッチングトランス６を介して受け、分岐端子
7,8に２分配する。

このような従来の分岐器にあっては、通常数＋MHzから1
GHz程度の周波数帯で使用され、分岐端子7,8間の端子間
結合損としては、使用周波数帯域について少なくとも−
20dB以上、望ましくは−25dB以上の性能が要求される。

そこで、従来装置においては、分配回路４にマッチング
トランス６を設ける他に、分配トランス５と並列にイン
ダクタンス9,10及び抵抗11を設けて端子間結合損を確保
するようにしている。

（考案が解決しようとする問題点）しかしながら、このような従来の分岐器にあっては、10
0MHz以上の使用帯域で−20dB前後の端子間結合損を確保
できるにとどまり、また10MHzから100MHzとなる低い周
波数帯域においては、周波数が低くなる程端子間結合損
が低下し、特に使用周波数が10MHz程度に下がると−10d
B程度の端子間結合損しか得ることができず、分岐性能
が著しく低下するという問題があった。

（問題点を解決するための手段）本考案は、このような従来の問題点に鑑みてなされたも
ので、簡単な構成で10MHz程度の低い使用周波数は勿論
のこと、1GHz程度の高い周波数までも必要にして充分な
分岐端子の端子間結合損が得られるようにした分岐器を
提供することを目的とする。

この目的を達成するため本考案にあっては、入出力端子
間に設けた信号分離用の方向性結合回路または分配回路
と分岐端子を有する２分配回路との間に、端子間結合損
を補償するための抵抗素子を設け、10MHz程度の低域使
用周波数から1GHz程度の高域使用周波数の全域について
−25dB以上となる分岐端子の端子間結合損を確保するよ
うにしたものである。

（実施例）第１図は本考案の一実施例を示した回路図である。

まず構成を説明すると、１は入力端子、２は出力端子で
あり、それぞれ特性インピーダンス75Ωをもつ同軸ケー
ブルが接続され、例えばヘッドエンド側から入力端子１
に対し10MHz程度から1GHz程度までの周波数帯を持つ伝
送信号が供給される。入出力端子1,2の間には入力端子
１からの伝送信号を分離するための方向性結合回路３が
設けられ、方向性結合回路３はハイブリッドコイル3a,3
b,3cを備えたハイブリッドトランスにより、分岐側への
分離出力を得る。この方向性結合回路３は、通常分岐側
に対する信号分配量が小さく、出力端子２に対する信号
分配量が大きい場合に使用される。

４は方向性結合回路３の分離出力を分岐端子7,8に２分
配するための２分配回路であり、マッチングトランス６
を介して分配トランス５の中間タップに方向性結合回路
３の分離出力を受け、分岐端子7,8に入力信号を等分に
２分配する。また、分配トランス５と並列にはインダク
タンス９、抵抗11及びインダクタンス10の直列回路が並
列接続され、この直列回路は主に200MHz〜600MH帯の端
子間結合損の補償用として設けられている。

このような回路構成は従来の分岐器と同じであるが、こ
れに加えて本考案では方向性結合回路３と２分配回路４
との間に、分岐端子7,8の端子間結合損を補償するため
の抵抗素子12を設けており、抵抗素子12の抵抗値として
は特性インピーダンスZoの約1/3程度の抵抗値とする。
例えば、特性インピーダンスを75Ωとすれば、補償用の
抵抗素子12の抵抗値としては25Ω程度のものを接続すれ
ば良い。

次に第１図の実施例の作用を説明する。

第１図の実施例に示したように、方向性結合回路３と２
分配回路４の間に補償用の抵抗素子12を接続した場合に
は、分岐端子7,8から見たインピーダンスを分岐器の特
性インピーダンスZoに整合させる作用を果たすこととな
る。特に、抵抗素子12を使用したことから低域の使用周
波数に対するインピーダンス整合が改善されることとな
り、その結果、分岐端子7,8間の端子間結合損が大幅に
改善されることになる。

第２図は補償用抵抗素子12を持たない従来の分岐器と、
補償用の抵抗素子12を備えた第１図の実施例の使用周波
数に対する分岐端子7,8の端子間結合損を示した周波数
特性図であり、点線が従来例を示し、実線が本考案の分
岐器を示す。

この端子間結合損の周波数特性から明らかなように従来
の分岐器にあっては、100MHz以上の周波数帯でも−20dB
前後の端子間結合損しか得られず、特に100MHz以下の低
い周波数では周波数の低下にともなって端子間結合損が
大幅に低下しており、10MHz程度では約−10dB程度の端
子間結合損しか得られず、充分な分岐性能が得られてい
ない。

これに対し本考案の分岐器にあっては、端子間結合損を
補償するための抵抗素子12を設けたことにより100MHz以
下の周波数においても−25dB以上の端子間結合損が確保
され、更に100MHz以上の周波数についても全周波数帯域
について約−10dB程度の端子間結合損の改善が見られ、
10MHz程度の低い周波数から800MHz程度までは約−30dB
前後の充分に高い端子間結合損が得られ、800MHz以上に
ついても−20dB以上となる端子間結合損が確保されてい
る。

第３図は本考案の他の実施例を示した回路図であり、入
出力端子1,2の間に分配回路15を設けて２分配回路４に
対し分離出力を取り出すようにしたことを特徴とするも
ので、この分配回路15を用いた分岐器は第１図の実施例
に比べて分岐側に対する信号量が大きく、出力端子２に
対する信号量が少ない場合に使用される。

即ち、分配回路15はコイル15a,15b,15cを備えた分配ト
ランスを有し、中央のコイル15bに対するタップ接続位
置により信号分配量を決めることができる。分配回路15
による分離出力は、２分配回路４内に設けたマッチング
トランス６を介して分配トランス５の中間タップに与え
られ、分配トランス５により分離出力を等分に２分配し
て分岐端子7,8に出力する。また分配トランス５と並列
には、インピーダンス補償用のインダクタンス10aが接
続されている。

このような分配回路15と２分配回路４で成る分岐器につ
いても第１図の実施例と同様に、分配回路15と２分配回
路４との間に分岐端子7,8の端子間結合損を補償するた
めの抵抗素子12が設けられ、補償用の抵抗素子12を設け
ることで第２図の周波数特性図に示したと同様、10MHz
程度の低い周波数から1GHz程度の高い周波数の全域につ
いて充分に高い端子間結合損を得ることができる。

第４図は本考案の他の実施例を示したブロック図であ
り、４分岐を例にとっている。

第４図において、入力端子1,2間には、例えば第１図に
示した同じ方向性結合回路３が設けられ、方向性結合回
路３の分離出力を２分配回路4aに与え、方向性結合回路
３と２分配回路4aの間に端子間結合損を補償するための
抵抗素子12aを接続している。このため２分配回路4aの
分岐端子における端子間結合損の改善が計られる。

更に、２分配器4aの分岐出力には２分配回路4b,4cがそ
れぞれ接続され、それぞれの端子間結合損を補償するた
めの抵抗素子12b,12cが設けられ、２分配回路4bにおけ
る分岐端子16,17の間の端子結合損及び２分配回路4cに
おける分岐端子18,19の端子間結合損の改善を計る。更
に、分岐端子16と18、16と19、17と18及び17と19のそれ
ぞれの間の端子間結合損についても、全く同様に改善効
果が得られる。

この第４図の実施例から明らかなように、第１図または
第３図に示した入出力端子側からの分離出力と２分配回
路の間に、端子間結合損を補償するための抵抗素子を接
続する構成を最小単位とし、分岐数の増加に応じて例え
ば第４図に示すように前段の分岐端子に補償用の抵抗素
子を介して次段の分配器を接続することで最終分岐端子
相互間の端子間結合損を改善することができ、そのため
本考案は分岐数による限定は受けない。

（考案の効果）以上説明してきたように本考案によれば、入出力端子間
に設けた信号分離用の方向性結合回路または分配回路
と、分岐端子を有する２分配回路との間に、端子間結合
損を補償するための抵抗素子を設けるようにしたため、
分岐端子からみたインピーダンス整合の改善により100M
Hzから10MHz程度の低い周波数についても、−25dB以上
となる端子間結合損を確保することができ、低い使用周
波数における分岐性能を大幅に改善すると同時に、100M
Hz以上の使用周波数についても−10dBを越える端子間結
合損の改善が得られ、全周波数帯域につき極めて良好な
分岐性能を実現することができる。

【図面の簡単な説明】

第１図は本考案の一実施例を示した回路図、第２図は本
考案による端子間結合損の周波数特性を示したグラフ
図、第３図は本考案の他の実施例を示した回路図、第４
図は本考案による４分岐を示したブロック図、第５図は
従来例を示した回路図である。 1:入力端子 2:出力端子 3:方向性結合回路 4,4a,4b,4c,:2分配回路 5:分配トランス 6:マッチングトランス 7,8,16,17,18,19:分岐端子 9,10:インダクタンス 12:抵抗素子（補償用） 15:分配回路

Claims

【実用新案登録請求の範囲】

【請求項１】入出力端子間に設けた方向性結合回路また
は分配回路による分離出力を２分配回路により２つの分
岐端子に振り分けてなる分岐器に於いて、前記２つの分岐端子から見たインピーダンスを分岐器の
特性インピーダンスと整合する状態にするための１本の
固定抵抗器で前記方向性結合回路または分配回路の分離
出力と２分配回路との間を接続することにより分岐端子
の端子間結合損を補償することを特徴とする分岐器。