JPH0746902B2 - スイッチ回路 - Google Patents
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- JPH0746902B2 JPH0746902B2 JP1156788A JP15678889A JPH0746902B2 JP H0746902 B2 JPH0746902 B2 JP H0746902B2 JP 1156788 A JP1156788 A JP 1156788A JP 15678889 A JP15678889 A JP 15678889A JP H0746902 B2 JPH0746902 B2 JP H0746902B2
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、DC−DCコンバータ等の変換器に用いられ、特
に変換器を小形化，高効率化するに好適なスイッチ回路
に関する。
に変換器を小形化，高効率化するに好適なスイッチ回路
に関する。
直流電圧源と変圧器の１次巻線とをスイッチ回路を介し
て接続し、スイッチの路内のスイッチ素子のオンオフに
よって変圧器の２次巻線に電圧を誘起させ、変圧器の２
次巻線に接続された整流回路と平滑回路より所定の直流
電圧を出力するDC−DCコンバータにおいては、小形化が
最も重要な課題である。小形化を実現する有効な手段の
一つは回路動作の高周波化であり、高周波化によつて磁
性部品、コンデンサ等の受動部品を小形にすることがで
きる。
て接続し、スイッチの路内のスイッチ素子のオンオフに
よって変圧器の２次巻線に電圧を誘起させ、変圧器の２
次巻線に接続された整流回路と平滑回路より所定の直流
電圧を出力するDC−DCコンバータにおいては、小形化が
最も重要な課題である。小形化を実現する有効な手段の
一つは回路動作の高周波化であり、高周波化によつて磁
性部品、コンデンサ等の受動部品を小形にすることがで
きる。
高周波化小形化を図つたDC−DCコンバータの一例とし
て、第12図に示す方式が既に知られている。同図におい
て、３は直流電圧源、４−1,4−２は電源分割用コンデ
ンサ、５−1,5−２はスイッチ素子で自己しゃ断機能を
有するMOS−FET、19−1,19−２は充放電スナバ、18は変
圧器、９−1,9−２は整流ダイオード、11は出力平滑用
リアクトル、12は出力平滑用コンデンサ、33は負荷であ
る。
て、第12図に示す方式が既に知られている。同図におい
て、３は直流電圧源、４−1,4−２は電源分割用コンデ
ンサ、５−1,5−２はスイッチ素子で自己しゃ断機能を
有するMOS−FET、19−1,19−２は充放電スナバ、18は変
圧器、９−1,9−２は整流ダイオード、11は出力平滑用
リアクトル、12は出力平滑用コンデンサ、33は負荷であ
る。
〔発明が解決しようとする課題〕 以下、DC−DCコンバータの高周波化，小形化を阻害する
要因を述べる。
要因を述べる。
DC−DCコンバータの高周波化，小形化を阻害する第１の
要因は、スイツチング損失の増大である。スイツチング
損失は周波数にほぼ比例して増大する。このため、高周
波になる程、スイツチ素子の冷却フアンが大形化し、コ
ンバータの小形化が困難になる。上記従来技術では、ス
イツチ素子であるMOS−FET5−1,5−２とそれぞれ並列に
抵抗、コンデンサ及びダイオードからなる充放電スナバ
19−1,19−２を接続することによつてスイツチ素子のタ
ーンオフ損失を低減しており、これによつて高周波化，
小形化を実現している。ところが、この一例では、充放
電スナバが無損失でなく、コンデンサに吸収されたエネ
ルギが抵抗で消費された大きな損失を発生しているとい
う問題がある。このため、このスナバ回路を用いたDC−
DCコンバータは、高周波化に伴つて抵抗が大形化し、コ
ンバータの小形化が困難になる。また、電源の効率も低
い。
要因は、スイツチング損失の増大である。スイツチング
損失は周波数にほぼ比例して増大する。このため、高周
波になる程、スイツチ素子の冷却フアンが大形化し、コ
ンバータの小形化が困難になる。上記従来技術では、ス
イツチ素子であるMOS−FET5−1,5−２とそれぞれ並列に
抵抗、コンデンサ及びダイオードからなる充放電スナバ
19−1,19−２を接続することによつてスイツチ素子のタ
ーンオフ損失を低減しており、これによつて高周波化，
小形化を実現している。ところが、この一例では、充放
電スナバが無損失でなく、コンデンサに吸収されたエネ
ルギが抵抗で消費された大きな損失を発生しているとい
う問題がある。このため、このスナバ回路を用いたDC−
DCコンバータは、高周波化に伴つて抵抗が大形化し、コ
ンバータの小形化が困難になる。また、電源の効率も低
い。
次に、DC−DCコンバータの高周波化，小形化を阻害する
第２の要因は、二次側重なり期間による最大の実効オン
時比率の低下である。第12図のように出力平滑回路がチ
ヨーク入力型の構成になつている場合、スイツチ素子を
オンした直後、変圧器の二次側での転流が変圧器の漏れ
インダクタンス、配線インダクタンス等によつて抑制さ
れて緩やかに起こり、ある期間は変圧器の二次側が短絡
されている。この期間が二次側重なり期間と呼ばれる。
この期間では、スイツチ素子がオンしているにもかかわ
らず負荷へ電力が伝達されない。チヨーク入力型の出力
平滑回路を有するDC−DCコンバータでは、高周波になる
程、二次側重なり期間の周期に占める割合が増大し、最
大の実効オン時比率が低下する。このため、最小入力電
圧、最大負荷電流の場合に出力電圧を確保するには、変
圧器の巻数を小さく設定せざるをえない。この結果、負
荷電流の一次側換算値が増加して一次側回路での損失も
増大し、冷却フインの大形化、部品の実装密度の低下を
招き、コンバータの小形化を達成することが困難にな
る。上記従来技術では、この点に関する配慮もなされて
おらず、コンバータの高周波化，小形化が困難となつて
いる。この問題は、高周波になる程、低電圧出力になる
程、また大電流出力になる程、大きくなる。
第２の要因は、二次側重なり期間による最大の実効オン
時比率の低下である。第12図のように出力平滑回路がチ
ヨーク入力型の構成になつている場合、スイツチ素子を
オンした直後、変圧器の二次側での転流が変圧器の漏れ
インダクタンス、配線インダクタンス等によつて抑制さ
れて緩やかに起こり、ある期間は変圧器の二次側が短絡
されている。この期間が二次側重なり期間と呼ばれる。
この期間では、スイツチ素子がオンしているにもかかわ
らず負荷へ電力が伝達されない。チヨーク入力型の出力
平滑回路を有するDC−DCコンバータでは、高周波になる
程、二次側重なり期間の周期に占める割合が増大し、最
大の実効オン時比率が低下する。このため、最小入力電
圧、最大負荷電流の場合に出力電圧を確保するには、変
圧器の巻数を小さく設定せざるをえない。この結果、負
荷電流の一次側換算値が増加して一次側回路での損失も
増大し、冷却フインの大形化、部品の実装密度の低下を
招き、コンバータの小形化を達成することが困難にな
る。上記従来技術では、この点に関する配慮もなされて
おらず、コンバータの高周波化，小形化が困難となつて
いる。この問題は、高周波になる程、低電圧出力になる
程、また大電流出力になる程、大きくなる。
次に、DC−DCコンバータの高周波化，小形化を阻害する
第３の要因は、電源短絡防止用のデツドタイムによる最
大オン時比率の低下である。第12図のように、直流電圧
源と２個のスイツチ素子５−1,5−２だけで閉ループを
構成する場合、スイツチ素子５−1,5−２が同時にオン
になると、電源短絡を生じる。この場合、スイツチ素子
に過大な電流が通流し、素子を破壊に至らしめる恐れが
ある。この電源短絡を防止するため、素子特性を含めた
回路特性のばらつき等を考慮してもスイツチ素子が決し
て同時に導通しないように、２つのオン信号間にデツド
タイムが設けられる。通常、デツドタイムは、素子のタ
ーンオフタイムと同程度の値に設定される。例えば、50
0V,30A級のMOS−FETと場合には、デツドタイムが１μｓ
前後必要になる。この素子を第16図の回路に用いてスイ
ツチング周波数200kHzで動作させる場合、デツドタイム
は、半周期の約40％も占めてしまう。すなわち、最大オ
ン時比率が低下する。このため、最小入力電圧、最大負
荷電流の場合に出力電圧を確保するには、上述したよう
に、変圧器の巻数を小さく設定せざるをえない。この結
果、負荷電流の一次側換算値が増加して一次側回路での
損失も増大し、冷却フインの大形化、部品の実装密度の
低下を招き、コンバータの小形化を達成することが困難
になる。上記従来技術では、この点に関する配慮もなさ
れておらず、コンバータの高周波化，小形化が困難とな
つている。
第３の要因は、電源短絡防止用のデツドタイムによる最
大オン時比率の低下である。第12図のように、直流電圧
源と２個のスイツチ素子５−1,5−２だけで閉ループを
構成する場合、スイツチ素子５−1,5−２が同時にオン
になると、電源短絡を生じる。この場合、スイツチ素子
に過大な電流が通流し、素子を破壊に至らしめる恐れが
ある。この電源短絡を防止するため、素子特性を含めた
回路特性のばらつき等を考慮してもスイツチ素子が決し
て同時に導通しないように、２つのオン信号間にデツド
タイムが設けられる。通常、デツドタイムは、素子のタ
ーンオフタイムと同程度の値に設定される。例えば、50
0V,30A級のMOS−FETと場合には、デツドタイムが１μｓ
前後必要になる。この素子を第16図の回路に用いてスイ
ツチング周波数200kHzで動作させる場合、デツドタイム
は、半周期の約40％も占めてしまう。すなわち、最大オ
ン時比率が低下する。このため、最小入力電圧、最大負
荷電流の場合に出力電圧を確保するには、上述したよう
に、変圧器の巻数を小さく設定せざるをえない。この結
果、負荷電流の一次側換算値が増加して一次側回路での
損失も増大し、冷却フインの大形化、部品の実装密度の
低下を招き、コンバータの小形化を達成することが困難
になる。上記従来技術では、この点に関する配慮もなさ
れておらず、コンバータの高周波化，小形化が困難とな
つている。
以上のように、DC−DCコンバータの高周波小形化を阻害
する主な要因は、スイツチング損失の増大、二次側重な
り期間による最大の実効オン時比率の低下、電源短絡防
止用デツドタイムにより最大オン時比率の低下である。
する主な要因は、スイツチング損失の増大、二次側重な
り期間による最大の実効オン時比率の低下、電源短絡防
止用デツドタイムにより最大オン時比率の低下である。
本発明の目的は、DC−DCコンバータ等の変換器に用いら
れるスイッチ回路において、スイッチング損失の低減す
ることによりスイッチングの高周波化を可能にして小形
化，高効率化を図ることである。
れるスイッチ回路において、スイッチング損失の低減す
ることによりスイッチングの高周波化を可能にして小形
化，高効率化を図ることである。
上記の目的は、スイツチ回路の構成として、第１の自己
しや断素子（スイッチ素子）の陰極と第１のダイオード
の陽極を接続し、第２のダイオードの陰極と第２の自己
しや断素子（スイッチ素子）の陽極を接続し、前記第１
の自己しや断素子の陽極と前記第２のダイオードの陽極
を接続し、前記第１のダイオードの陰極と前記第２の自
己しや断素子の陰極を接続し、前記第１の自己しや断素
子の陰極と第２の自己しや断素子の陽極の間にコンデン
サを接続し、前記第１の自己しや断素子の陽極と前記第
２の自己しや断素子の陰極をそれぞれアームの陽極と陰
極とすることにより達成できる。
しや断素子（スイッチ素子）の陰極と第１のダイオード
の陽極を接続し、第２のダイオードの陰極と第２の自己
しや断素子（スイッチ素子）の陽極を接続し、前記第１
の自己しや断素子の陽極と前記第２のダイオードの陽極
を接続し、前記第１のダイオードの陰極と前記第２の自
己しや断素子の陰極を接続し、前記第１の自己しや断素
子の陰極と第２の自己しや断素子の陽極の間にコンデン
サを接続し、前記第１の自己しや断素子の陽極と前記第
２の自己しや断素子の陰極をそれぞれアームの陽極と陰
極とすることにより達成できる。
第1,第２のスイツチ素子のターンオフ時には、該両スイ
ツチ素子と並列にスナバの役目をするコンデンサが接続
される。これによつて、両スイツチ素子のターンオフ損
失が低減できる。また、このコンデンサに蓄えられたエ
ネルギは、両スイツチ素子のターンオン時に負荷へ伝達
されるので損失にならない。
ツチ素子と並列にスナバの役目をするコンデンサが接続
される。これによつて、両スイツチ素子のターンオフ損
失が低減できる。また、このコンデンサに蓄えられたエ
ネルギは、両スイツチ素子のターンオン時に負荷へ伝達
されるので損失にならない。
このことから、スイッチ回路のスイツチング損失の低減
で高効率化ができるとともに、スイツチング損失の低減
によりスイッチング周波数を高かくできるので回路とし
て小形化ができる。
で高効率化ができるとともに、スイツチング損失の低減
によりスイッチング周波数を高かくできるので回路とし
て小形化ができる。
以下、本発明の実施例の詳細を図面に基づき説明する。
まず第１図〜第３図を用いて本発明の一実施例を説明す
る。
る。
第１図は、本発明のスイッチ回路をDC−DCコンバータに
用いた一実施例の回路構成である。同図において、３は
直流電圧源、４−1,4−２は電源分割用コンデンサ、５
−１〜５−４はMOS−FET、６−１〜６−４はダイオー
ド、７−1,7−２はコンデンサ、８−1,8−２は帰還ダイ
オード、９−1,9−２は整流ダイオード、10−1,10−２
は還流ダイオード、11−1,11−２は出力平滑用リアクト
ル、12は出力平滑用コンデンサ、33は負荷である。ま
た、１−1,1−２はスナバ回路、２−1,2−２はスイツチ
回路、34−1,34−２はそれぞれ電流分割用コンデンサ４
−1,4−２は直流電圧源とする一石フオワードコンバー
タである。２つの一石フオワードコンバータの出力は、
並列になつている。また、２つの一石フオワードコンバ
ータ34−1,34−２は、それぞれ同様な動作を行う。な
お、従来の一石フオワードコンバータでは、スイツチ回
路２−1,2−２がそれぞれ１個のスイツチ素子になつて
いる。
用いた一実施例の回路構成である。同図において、３は
直流電圧源、４−1,4−２は電源分割用コンデンサ、５
−１〜５−４はMOS−FET、６−１〜６−４はダイオー
ド、７−1,7−２はコンデンサ、８−1,8−２は帰還ダイ
オード、９−1,9−２は整流ダイオード、10−1,10−２
は還流ダイオード、11−1,11−２は出力平滑用リアクト
ル、12は出力平滑用コンデンサ、33は負荷である。ま
た、１−1,1−２はスナバ回路、２−1,2−２はスイツチ
回路、34−1,34−２はそれぞれ電流分割用コンデンサ４
−1,4−２は直流電圧源とする一石フオワードコンバー
タである。２つの一石フオワードコンバータの出力は、
並列になつている。また、２つの一石フオワードコンバ
ータ34−1,34−２は、それぞれ同様な動作を行う。な
お、従来の一石フオワードコンバータでは、スイツチ回
路２−1,2−２がそれぞれ１個のスイツチ素子になつて
いる。
第２図は、第１図の回路各部の動作波形である。同図で
は、変圧器の一次巻線の巻線n1とリセツト巻線の巻数n3
が等しく、また、二次側重なり期間を無視した場合を示
している。同図に示すように、一サイクルは状態Ｉ〜VI
からなる。また、同図の電圧電流の記号の定義は、第１
図中に図示してある。
は、変圧器の一次巻線の巻線n1とリセツト巻線の巻数n3
が等しく、また、二次側重なり期間を無視した場合を示
している。同図に示すように、一サイクルは状態Ｉ〜VI
からなる。また、同図の電圧電流の記号の定義は、第１
図中に図示してある。
第３図に第１図の回路の一次側電流の通流経路を示す。
ただし、本図は第１図の一石フオワードコンバータ34−
１の部分を示したものである。第３図において、（ａ）
は第２図の状態Ｉ、（ｂ）は第２図の状態II、（ｃ）は
第２図の状態IIIにおける電流通流経路であり、また、
第１図と同じ要素には同符号を付している。
ただし、本図は第１図の一石フオワードコンバータ34−
１の部分を示したものである。第３図において、（ａ）
は第２図の状態Ｉ、（ｂ）は第２図の状態II、（ｃ）は
第２図の状態IIIにおける電流通流経路であり、また、
第１図と同じ要素には同符号を付している。
以下、第２図，第３図を用いて、第１図の回路動作を説
明する。
明する。
まず、時刻ｔ＝０において、コンデンサ７−１の電圧vc
は、後述するように、電源分割用コンデンサ４−１の電
圧Eiの２倍になつている。ここで、MOS−FET5−1,5−２
を同時にターンオンすると、第３図（ａ）のように、コ
ンデンサ７−１の電圧vcが図示の極性になつているので
ダイオード６−1,6−２がオフであり、一次側電流I0′
はスイツチ回路２−１のなかでMOS−FET5−１、コンデ
ンサ７−１、MOS−FET5−２を通つて流れる。同図に、
コンデンサ７−１は、一次側電流I0′によつて放電して
ゆく。すなわち、コンデンサ７−１に蓄えられたエネル
ギは、負荷に伝達されて損失にならない。ここで、電源
分割用コンデンサ４−１とコンデンサ７−１は、直列に
かつ電圧が加極性になるように接続されている。なお、
一次側電流I0′は、出力平滑用リアクトル11−１に通流
する略一定の電流I0の一次側換算値である。変圧器の一
次巻線の電圧v1は、電源分割用コンデンサ４−１の電圧
Eiとコンデンサ７−１の初期電圧2Eiの和の3Eiから、コ
ンデンサ７−１の放電に伴つて、Eiへと減少してゆく。
二次側では、整流ダイオード９−１がオンし、還流ダイ
オード10−１がオフになつている。次に、時刻ｔ＝t1に
おいて、コンデンサ７−１が完全に放電した後、一次側
電流I0′は、第３図（ｂ）のように、スイツチ回路２−
１のなかで等分に２分岐して流れる。次に、時刻ｔ＝t2
において、MOS−FET5−1,5−２を同時にターンオフする
と、コンデンサ７−１は、一次側電流I0′が第３図
（ｃ）に示すようにスイツチ回路２−１の中でダイオー
ド６−1,コンデンサ７−１及びダイオード６−２を通つ
て流れるために、図示の極性に充電されてゆく。このと
き、コンデンサ７−１は、MOS−FET5−1,5−２と並列に
接続され、これらのスイツチ素子のスナバとして働く。
次に、時刻ｔ＝t3において、コンデンサ７−１の電圧vc
が電流分割用コンデンサ４−１の電圧Eiに達し、同時に
変圧器の一次巻線n1の電圧v1が零になると、整流ダイオ
ード９−１がオフ、還流ダイオード10−１がオンにな
り、変圧器の二次側は短絡される。その後は、今度は、
変圧器の励磁電流によつてコンデンサ７−１が充電され
てゆき、この電圧vcが電源分割用コンデンサ４−１の電
圧Eiの２倍まで上昇する。次に、時刻ｔ＝t4において、
コンデンサ７−１の電圧vcがこの電圧に達すると、帰還
ダイオード８−１がオンになつて変圧器の磁束リセツト
が行われ、vcは2Eiにクランプされる。次に、時刻ｔ＝t
5において、変圧器の磁束リセツトが完了すると、変圧
器の一次巻線n1の電圧v1は零になる。
は、後述するように、電源分割用コンデンサ４−１の電
圧Eiの２倍になつている。ここで、MOS−FET5−1,5−２
を同時にターンオンすると、第３図（ａ）のように、コ
ンデンサ７−１の電圧vcが図示の極性になつているので
ダイオード６−1,6−２がオフであり、一次側電流I0′
はスイツチ回路２−１のなかでMOS−FET5−１、コンデ
ンサ７−１、MOS−FET5−２を通つて流れる。同図に、
コンデンサ７−１は、一次側電流I0′によつて放電して
ゆく。すなわち、コンデンサ７−１に蓄えられたエネル
ギは、負荷に伝達されて損失にならない。ここで、電源
分割用コンデンサ４−１とコンデンサ７−１は、直列に
かつ電圧が加極性になるように接続されている。なお、
一次側電流I0′は、出力平滑用リアクトル11−１に通流
する略一定の電流I0の一次側換算値である。変圧器の一
次巻線の電圧v1は、電源分割用コンデンサ４−１の電圧
Eiとコンデンサ７−１の初期電圧2Eiの和の3Eiから、コ
ンデンサ７−１の放電に伴つて、Eiへと減少してゆく。
二次側では、整流ダイオード９−１がオンし、還流ダイ
オード10−１がオフになつている。次に、時刻ｔ＝t1に
おいて、コンデンサ７−１が完全に放電した後、一次側
電流I0′は、第３図（ｂ）のように、スイツチ回路２−
１のなかで等分に２分岐して流れる。次に、時刻ｔ＝t2
において、MOS−FET5−1,5−２を同時にターンオフする
と、コンデンサ７−１は、一次側電流I0′が第３図
（ｃ）に示すようにスイツチ回路２−１の中でダイオー
ド６−1,コンデンサ７−１及びダイオード６−２を通つ
て流れるために、図示の極性に充電されてゆく。このと
き、コンデンサ７−１は、MOS−FET5−1,5−２と並列に
接続され、これらのスイツチ素子のスナバとして働く。
次に、時刻ｔ＝t3において、コンデンサ７−１の電圧vc
が電流分割用コンデンサ４−１の電圧Eiに達し、同時に
変圧器の一次巻線n1の電圧v1が零になると、整流ダイオ
ード９−１がオフ、還流ダイオード10−１がオンにな
り、変圧器の二次側は短絡される。その後は、今度は、
変圧器の励磁電流によつてコンデンサ７−１が充電され
てゆき、この電圧vcが電源分割用コンデンサ４−１の電
圧Eiの２倍まで上昇する。次に、時刻ｔ＝t4において、
コンデンサ７−１の電圧vcがこの電圧に達すると、帰還
ダイオード８−１がオンになつて変圧器の磁束リセツト
が行われ、vcは2Eiにクランプされる。次に、時刻ｔ＝t
5において、変圧器の磁束リセツトが完了すると、変圧
器の一次巻線n1の電圧v1は零になる。
以上のように、MOS−FET5−1,5−２のターンオフ時に
は、MOS−FET5−1,5−２と並列にコンデンサ７−１が接
続され、それまでMOS−FET5−1,5−２に流れていた電流
がコンデンサ７−１に転流すると共に、コンデンサ７−
１の電圧vcが式（１）の電圧上昇率で緩やかに上昇す
る。
は、MOS−FET5−1,5−２と並列にコンデンサ７−１が接
続され、それまでMOS−FET5−1,5−２に流れていた電流
がコンデンサ７−１に転流すると共に、コンデンサ７−
１の電圧vcが式（１）の電圧上昇率で緩やかに上昇す
る。
dvc/dt＝I0′/c ……（１） ここで、Ｃはコンデンサ７−１の容量である。このた
め、MOS−FET5−1,5−２のターンオフ損失はほとんど発
生しない。また、コンデンサ７−１に蓄えられたエネル
ギは、MOS−FET5−1,5−２のターンオン後に負荷へ伝達
されて損失にならない。すなわち、スイツチ回路２−１
は、無損失のスナバ回路１−１を含む構成になつてい
る。以上から、本実施例では、新たな損失を発生させる
ことなくスイツチング損失を低減できるので、DC−DCコ
ンバータの高周波化，小形化と高効率化を図ることがで
きる効果がある。
め、MOS−FET5−1,5−２のターンオフ損失はほとんど発
生しない。また、コンデンサ７−１に蓄えられたエネル
ギは、MOS−FET5−1,5−２のターンオン後に負荷へ伝達
されて損失にならない。すなわち、スイツチ回路２−１
は、無損失のスナバ回路１−１を含む構成になつてい
る。以上から、本実施例では、新たな損失を発生させる
ことなくスイツチング損失を低減できるので、DC−DCコ
ンバータの高周波化，小形化と高効率化を図ることがで
きる効果がある。
第４図と第５図は、二次側重なり期間を短縮することが
できることを説明する図である。第４図は、第１図の一
石フオワードコンバータ34−１における二次側重なり期
間での等価回路である。ここでは、全ての電圧電流を一
次側換算してある。14は変圧器の等価回路は、15は変圧
器の励磁インダクタンス、16は変圧器の漏れインダクタ
ンス、17は直流電流源である。なお、変圧器の二次側の
配線インダクタンスは、変圧器の漏れインダクタンスと
等価であり、これに含める。同図において、第１図と同
じ要素は同符号を付してある。また、直流電流源17は第
１図の出力平滑用リアクトル11−１を模擬している。第
５図は第４図の回路各部の動作波形である。
できることを説明する図である。第４図は、第１図の一
石フオワードコンバータ34−１における二次側重なり期
間での等価回路である。ここでは、全ての電圧電流を一
次側換算してある。14は変圧器の等価回路は、15は変圧
器の励磁インダクタンス、16は変圧器の漏れインダクタ
ンス、17は直流電流源である。なお、変圧器の二次側の
配線インダクタンスは、変圧器の漏れインダクタンスと
等価であり、これに含める。同図において、第１図と同
じ要素は同符号を付してある。また、直流電流源17は第
１図の出力平滑用リアクトル11−１を模擬している。第
５図は第４図の回路各部の動作波形である。
以下、第５図を用いて、第４図の回路の動作を説明す
る。時刻ｔ＝０において、一次側電流i1は零であり、ま
た、直流電流源17の電流I0′は環流ダイオード10−１を
通つて流れている。ここで、MOSG−FET5−1,5−２をタ
ーンオンすると、一次側電流i1は、第４図に図示した経
路で流れ、式（２）の電流上昇率で零から徐々に増加し
てゆく。
る。時刻ｔ＝０において、一次側電流i1は零であり、ま
た、直流電流源17の電流I0′は環流ダイオード10−１を
通つて流れている。ここで、MOSG−FET5−1,5−２をタ
ーンオンすると、一次側電流i1は、第４図に図示した経
路で流れ、式（２）の電流上昇率で零から徐々に増加し
てゆく。
di1/dt≒3Ei/LI ……（２） ここで、LIは変圧器14の漏れインダクタンス16である。
環流ダイオード10−１は、一次側の電流i1が直流電流源
17の電流I0′に達する時刻ｔ＝t1まで、オンを持続す
る。このため、変圧器の二次側の電圧v2′は、変圧器の
一次巻線の電圧v1が非零にもかかわらず零のままであ
る。この期間が二次側重なり期間Ｔである。ここで、二
次側重なり期間Ｔは、式（３）で表わされる。
環流ダイオード10−１は、一次側の電流i1が直流電流源
17の電流I0′に達する時刻ｔ＝t1まで、オンを持続す
る。このため、変圧器の二次側の電圧v2′は、変圧器の
一次巻線の電圧v1が非零にもかかわらず零のままであ
る。この期間が二次側重なり期間Ｔである。ここで、二
次側重なり期間Ｔは、式（３）で表わされる。
Ｔ＝I0′／（di1/dt） ……（３） ところで、第１図の出力平滑用リアクトル11−１の略一
定の電流I0とこの電流の一次側換算値であるI0′の関係
は、式（４）で表わされる。
定の電流I0とこの電流の一次側換算値であるI0′の関係
は、式（４）で表わされる。
I0′＝I0/a ……（４） ここで、ａは変圧器の巻数比（＝一次巻線n1/二次巻数n
2）である。また、議論を簡単にするために、変圧器の
漏れインダクタンスが零であり、二次側の配線インダク
タンスをＬとすれば、LIとＬの関係は、式（５）で与え
られる。
2）である。また、議論を簡単にするために、変圧器の
漏れインダクタンスが零であり、二次側の配線インダク
タンスをＬとすれば、LIとＬの関係は、式（５）で与え
られる。
LI＝a2L ……（５） 式（２），（４）及び（５）を式（３）式へ代入すれ
ば、次式（６）が得られる。
ば、次式（６）が得られる。
Ｔ≒aI0L/（3Ei） ……（６） 重なり期間Ｔは、式（６）からわかるように、変圧器の
巻数比ａが大きいほど即ち出力電圧が低い程、負荷電流
I0が大きい程、電源電圧が小さい程、長くなる。
巻数比ａが大きいほど即ち出力電圧が低い程、負荷電流
I0が大きい程、電源電圧が小さい程、長くなる。
従来方式の場合、スイツチ回路２−１をMOS−FET1個に
置き換えたものであり、一次側電流i1は、コンデンサ７
−１がないため式（７）の電流上昇率で徐々に増加して
ゆく。
置き換えたものであり、一次側電流i1は、コンデンサ７
−１がないため式（７）の電流上昇率で徐々に増加して
ゆく。
di1/dt＝Ei/LI ……（７） 本方式での重なり期間は、式（７），（２）は比べれ
ば、電源電圧が３倍となつており、二次側重り期間は従
来方式と比べて約1/3にも短縮できることになる。すな
わち、本実施例では、スイツチ素子がターンオンした当
初、電源分割用コンデンサ４−１とコンデンサ７−１の
電圧の和の高電圧を変圧器の一次巻線に印加して一次側
電流の立上りを高速にすることで、重なり期間を短縮し
ている。このため、本実施例では、最大の実効オン時比
率を増加させることができ、DC−DCコンバータの高周波
化，小形化と高効率化を図ることができる効果がある。
この効果は、低電圧大電流出力の電源になる程、大きく
なる。
ば、電源電圧が３倍となつており、二次側重り期間は従
来方式と比べて約1/3にも短縮できることになる。すな
わち、本実施例では、スイツチ素子がターンオンした当
初、電源分割用コンデンサ４−１とコンデンサ７−１の
電圧の和の高電圧を変圧器の一次巻線に印加して一次側
電流の立上りを高速にすることで、重なり期間を短縮し
ている。このため、本実施例では、最大の実効オン時比
率を増加させることができ、DC−DCコンバータの高周波
化，小形化と高効率化を図ることができる効果がある。
この効果は、低電圧大電流出力の電源になる程、大きく
なる。
この二次側重なり期間が特に高周波化，小形化の障害に
なる電源として、低電圧大電流出力の電子計算機用電源
等が挙げられ本方式のDC−DCコンバータを用いることに
より小形化，軽量化を図れる。
なる電源として、低電圧大電流出力の電子計算機用電源
等が挙げられ本方式のDC−DCコンバータを用いることに
より小形化，軽量化を図れる。
次に、第１図の一実施例では、電源短絡が生じないこと
を説明する。同図において、MOS−FET5−１〜５−４の
全てが同時にオンになる場合を考える。直流電圧源３と
MOS−FET5−１〜５−４からなる閉ループには、変圧器
の一次巻線すなわち負荷が必ず挿入されている。このた
め、電源短源が生じない。したがつて、第１図のコンバ
ータでは、MOS−FET5−1,5−２と５−3,5−４の間に電
源短絡防止用のデツドタイムが不要となる。これによつ
て、本実施例では、最大オン時比率を増加させることが
可能になり、DC−DCコンバータの高周波化，小形化と高
効率化を図ることができる効果がある。
を説明する。同図において、MOS−FET5−１〜５−４の
全てが同時にオンになる場合を考える。直流電圧源３と
MOS−FET5−１〜５−４からなる閉ループには、変圧器
の一次巻線すなわち負荷が必ず挿入されている。このた
め、電源短源が生じない。したがつて、第１図のコンバ
ータでは、MOS−FET5−1,5−２と５−3,5−４の間に電
源短絡防止用のデツドタイムが不要となる。これによつ
て、本実施例では、最大オン時比率を増加させることが
可能になり、DC−DCコンバータの高周波化，小形化と高
効率化を図ることができる効果がある。
また、上記では、変圧器の一次巻線の巻数n1リセツト巻
線の巻数n3を等しいとしているが、等しくなくてもよ
い。この場合、n3＞n1とすれば最大オン時比率を50％以
上に増加させることも可能になる。
線の巻数n3を等しいとしているが、等しくなくてもよ
い。この場合、n3＞n1とすれば最大オン時比率を50％以
上に増加させることも可能になる。
なお、スイツチ回路２−１は、ハーフブリッジ、フリブ
リツジ方式等の他のDC−DCコンバータにも適用ができ
る。この場合にも、スイツチング損失の低減と二次側重
なり期間の短縮を図ることができる効果がある。
リツジ方式等の他のDC−DCコンバータにも適用ができ
る。この場合にも、スイツチング損失の低減と二次側重
なり期間の短縮を図ることができる効果がある。
第６図は本発明のスイッチ回路を他の実施例であるDC−
DCコンバータに用いたときの回路構成である。13は負荷
回路である。同図において、第１図と同じ要素には同符
号を付してある。同図の回路は、基本構成がハーフブリ
ツジ方式であり、２個のスイツチ素子の直列体をスイツ
チ回路２として用いたものである。
DCコンバータに用いたときの回路構成である。13は負荷
回路である。同図において、第１図と同じ要素には同符
号を付してある。同図の回路は、基本構成がハーフブリ
ツジ方式であり、２個のスイツチ素子の直列体をスイツ
チ回路２として用いたものである。
第７図は第６図の回路各部の動作波形である。同図の電
圧の記号の定義は、第６図に図示してある。
圧の記号の定義は、第６図に図示してある。
以下、第７図を用いて第６図の回路の動作を説明する。
時刻０の時、コンデンサ７の電圧vcは、後述するよう
に、電源分割用コンデンサ４−１の電圧Eiと等しい値と
なつている。この時点において、MOS−FET5−1,5−２を
同時にターンオンすると、ダイオード６−１がコンデン
サ７の電圧vcによつて逆バイアスされてオフであり、一
次側電流はMOS−FET5−2,コンデンサ７を通つて流れ
る。この時、電源分割用コンデンサ４−１とコンデンサ
７は直列にかつ電圧が加極性になるように接続される。
変圧器の一次巻線n1の電圧v1は、コンデンサ７の放電に
伴つて2EiからEiへ減少する。次に、時刻t1でコンデン
サ７の電圧vcが零になつた以降、一次側電流は、MOS−F
ET5−1,ダイオード６−１を通つて流れる。次に、時刻t
2でMOS−FET5−１をターンオフすると、一次側の電流は
MOS−FET5−2,コンデンサ７を通つて流れる。同時に、
コンデンサ７は充電される。次に時刻t3でコンデンサ７
の電圧vcが−Eiに達した以降、整流ダイオード９−1,9
−２がオフになり、一次側電流は０になる。MOS−FET5
−２のオフ信号は、この時点以降に与える。以上が、時
刻０〜t5までの半サイクルの回路動作である。次の半サ
イクルの動作は、回路の対称性に応じたものになる。
に、電源分割用コンデンサ４−１の電圧Eiと等しい値と
なつている。この時点において、MOS−FET5−1,5−２を
同時にターンオンすると、ダイオード６−１がコンデン
サ７の電圧vcによつて逆バイアスされてオフであり、一
次側電流はMOS−FET5−2,コンデンサ７を通つて流れ
る。この時、電源分割用コンデンサ４−１とコンデンサ
７は直列にかつ電圧が加極性になるように接続される。
変圧器の一次巻線n1の電圧v1は、コンデンサ７の放電に
伴つて2EiからEiへ減少する。次に、時刻t1でコンデン
サ７の電圧vcが零になつた以降、一次側電流は、MOS−F
ET5−1,ダイオード６−１を通つて流れる。次に、時刻t
2でMOS−FET5−１をターンオフすると、一次側の電流は
MOS−FET5−2,コンデンサ７を通つて流れる。同時に、
コンデンサ７は充電される。次に時刻t3でコンデンサ７
の電圧vcが−Eiに達した以降、整流ダイオード９−1,9
−２がオフになり、一次側電流は０になる。MOS−FET5
−２のオフ信号は、この時点以降に与える。以上が、時
刻０〜t5までの半サイクルの回路動作である。次の半サ
イクルの動作は、回路の対称性に応じたものになる。
以上のように、MOS−FET5−１のターンオフ時には、コ
ンデンサ７がこのスイツチ素子と並列に接続されてスナ
バとして働く。MOS−FET5−３のターンオフ時には、コ
ンデンサ７がこのスイツチ素子と並列に接続されてスナ
バとして働く。このため、MOS−FET5−1,5−３では、タ
ーンオフ損失がほとんど生じない。また、MOS−FET5−
２又は５−４では、それぞれのターンオフが零電圧及び
零電流スイツチングになるため、ターンオフ損失がほと
んど発生しない。なお、コンデンサ７に蓄えられたエネ
ルギは、負荷に伝達されて損失にならない。スイツチ回
路２は、構成が簡単な無損失のスナバ回路１を含む構成
になつている。本実施例では、スイツチング損失を低減
できるので、DC−DCコンバータの高周波化，小形化と高
効率化を図ることができる効果がある。
ンデンサ７がこのスイツチ素子と並列に接続されてスナ
バとして働く。MOS−FET5−３のターンオフ時には、コ
ンデンサ７がこのスイツチ素子と並列に接続されてスナ
バとして働く。このため、MOS−FET5−1,5−３では、タ
ーンオフ損失がほとんど生じない。また、MOS−FET5−
２又は５−４では、それぞれのターンオフが零電圧及び
零電流スイツチングになるため、ターンオフ損失がほと
んど発生しない。なお、コンデンサ７に蓄えられたエネ
ルギは、負荷に伝達されて損失にならない。スイツチ回
路２は、構成が簡単な無損失のスナバ回路１を含む構成
になつている。本実施例では、スイツチング損失を低減
できるので、DC−DCコンバータの高周波化，小形化と高
効率化を図ることができる効果がある。
次に、MOS−FET5−１がターンオンした直後には、電源
分割用コンデンサ４−１とコンデンサ７の電圧の和の大
きな電圧が負荷回路13に印加される。MOS−FET5−３が
ターンオンした直後には、電源分割用コンデンサ４−２
とコンデンサ７の電圧の和の大きさ電圧が負荷回路13に
印加される。このことから、本実施例では、変圧器の二
次側重なり期間が短縮でき、DC−DCコンバータの高周波
化，小形化と高効率化を図ることができる効果がある。
分割用コンデンサ４−１とコンデンサ７の電圧の和の大
きな電圧が負荷回路13に印加される。MOS−FET5−３が
ターンオンした直後には、電源分割用コンデンサ４−２
とコンデンサ７の電圧の和の大きさ電圧が負荷回路13に
印加される。このことから、本実施例では、変圧器の二
次側重なり期間が短縮でき、DC−DCコンバータの高周波
化，小形化と高効率化を図ることができる効果がある。
なお、スイツチ回路２を２個用いることによつて、フル
ブリツジ方式へも展開することができる。この場合も、
上述した同様な効果が得られる。
ブリツジ方式へも展開することができる。この場合も、
上述した同様な効果が得られる。
第８図は本発明のスイッチ回路を更に他の実施例である
DC−DCコンバータに用いたときの回路構成である。第６
図と同じ要素には同符号を付してある。
DC−DCコンバータに用いたときの回路構成である。第６
図と同じ要素には同符号を付してある。
第９図は第８図の回路各部の動作波形である。同図の電
圧の記号は、第８図に定義してある。
圧の記号は、第８図に定義してある。
以下、第９図を用いて第８図の回路の動作の説明する。
時刻０の時、コンデンサ７−１の電圧vc1は、電源分割
用コンデンサ４−１の電圧Eiと等しく、一方、コンデン
サ７−２の電圧vc2は零になつている。ここで、MOS−FE
T5−1,5−２を同時にターンオンすると、ダイオード６
−1,6−２がコンデンサ７−１の電圧vc1によつて逆バイ
アスされてオフのため、一次側電流はMOS−FET5−1,コ
ンデンサ７−１を通つて流れる。この時、電源分割用コ
ンデンサ４−１とコンデンサ７−１は直列にかつ電圧が
加極性になるように接続される。同時に、変圧器の一次
巻線n1の電圧v1は、コンデンサ−７−１の放電に伴つ
て、2EiからEiへ減少する。次に、時刻t1のコンデンサ
７−１の電圧vc1が零になつた以降、一次側の電流はMOS
−FET5−1,ダイオード６−１を通つて流れる。次に、時
刻t2でMOS−FET5−１をターンオフすると、一次側の電
流はMOS−FET5−2,ダイオード６−2,コンデンサ７−２
を通つて流れる。同時に、コンデンサ７−２は充電され
る。その後、時刻t3でコンデンサ７−２の電圧vc2がEi
に達した以降、整流ダイオード９−1,9−２がオフにな
り、一次側電流は０になる。以上が、時刻０〜t5までの
半サイクルの回路動作である。次の半サイクルの動作
は、回路の対称性に応じたものになる。
用コンデンサ４−１の電圧Eiと等しく、一方、コンデン
サ７−２の電圧vc2は零になつている。ここで、MOS−FE
T5−1,5−２を同時にターンオンすると、ダイオード６
−1,6−２がコンデンサ７−１の電圧vc1によつて逆バイ
アスされてオフのため、一次側電流はMOS−FET5−1,コ
ンデンサ７−１を通つて流れる。この時、電源分割用コ
ンデンサ４−１とコンデンサ７−１は直列にかつ電圧が
加極性になるように接続される。同時に、変圧器の一次
巻線n1の電圧v1は、コンデンサ−７−１の放電に伴つ
て、2EiからEiへ減少する。次に、時刻t1のコンデンサ
７−１の電圧vc1が零になつた以降、一次側の電流はMOS
−FET5−1,ダイオード６−１を通つて流れる。次に、時
刻t2でMOS−FET5−１をターンオフすると、一次側の電
流はMOS−FET5−2,ダイオード６−2,コンデンサ７−２
を通つて流れる。同時に、コンデンサ７−２は充電され
る。その後、時刻t3でコンデンサ７−２の電圧vc2がEi
に達した以降、整流ダイオード９−1,9−２がオフにな
り、一次側電流は０になる。以上が、時刻０〜t5までの
半サイクルの回路動作である。次の半サイクルの動作
は、回路の対称性に応じたものになる。
以上のように、MOS−FET5−１のターンオフ時には、コ
ンデンサ７−２がこのスイツチ素子と並列に接続されて
スナバとして働く。MOS−FET5−１をターンオフ時に
は、コンデンサ７−１がこのスイツチ素子と並列に接続
されてスナバとして働く。このため、MOS−FET5−1,5−
３では、ターンオフ損失がほとんど発生しない。また、
MOS−FET5−２又は５−４では、ターンオフが零電圧及
び零電流スイツチングになるため、ターンオフ損失がほ
とんど発生しない。なお、コンデンサ７−1,7−２に蓄
えられたエネルギは、負荷に伝達されて損失にならな
い。スイツチ回路２は、構成が簡単な無損失のスナバ回
路１を含む構成になつている。本実施例では、スイツチ
ング損失を低減できるので、DC−DCコンバータの高周波
化，小形化と高効率化を図ることができる効果がある。
ンデンサ７−２がこのスイツチ素子と並列に接続されて
スナバとして働く。MOS−FET5−１をターンオフ時に
は、コンデンサ７−１がこのスイツチ素子と並列に接続
されてスナバとして働く。このため、MOS−FET5−1,5−
３では、ターンオフ損失がほとんど発生しない。また、
MOS−FET5−２又は５−４では、ターンオフが零電圧及
び零電流スイツチングになるため、ターンオフ損失がほ
とんど発生しない。なお、コンデンサ７−1,7−２に蓄
えられたエネルギは、負荷に伝達されて損失にならな
い。スイツチ回路２は、構成が簡単な無損失のスナバ回
路１を含む構成になつている。本実施例では、スイツチ
ング損失を低減できるので、DC−DCコンバータの高周波
化，小形化と高効率化を図ることができる効果がある。
次に、MOS−FET5−１がターンオンした直後には、電源
分割用コンデンサ４−１とコンデンサ７−１の電圧の和
の大きな電圧が負荷回路13に印加される。MOS−FET5−
３がターンオンした直後には、電源分割用コンデンサ４
−２とコンデンサ７−２の電圧の和が大きな電圧が負荷
回路13に印加される。このことから、本実施例では、変
圧器の二次側重なり期間が短縮でき、DC−DCコンバータ
の高周波化，小形化と高効率化を図ることができる効果
がある。
分割用コンデンサ４−１とコンデンサ７−１の電圧の和
の大きな電圧が負荷回路13に印加される。MOS−FET5−
３がターンオンした直後には、電源分割用コンデンサ４
−２とコンデンサ７−２の電圧の和が大きな電圧が負荷
回路13に印加される。このことから、本実施例では、変
圧器の二次側重なり期間が短縮でき、DC−DCコンバータ
の高周波化，小形化と高効率化を図ることができる効果
がある。
なお、スイツチ回路２を２個用することによつて、フル
ブリツジ方式へも展開することができる。この場合も、
上述した同様な効果が得られる。
ブリツジ方式へも展開することができる。この場合も、
上述した同様な効果が得られる。
第１図，第６図及び第８図の回路は、別の見方をすれ
ば、スイツチ素子がターンオンした直後に、負荷回路に
印加される初期電圧が直流電圧源の２倍以上の電圧はな
るという特徴を有する。
ば、スイツチ素子がターンオンした直後に、負荷回路に
印加される初期電圧が直流電圧源の２倍以上の電圧はな
るという特徴を有する。
第10図は本発明のスイッチ回路の一実施例を示す。
（ａ），（ｂ），（ｃ）は、それぞれ第１図のスイツチ
回路2,第６図のスイツチ回路2,第８図のスイツチ回路２
を各々一個のモジユール23にしたものである。スイツチ
回路をこのようなモジユールにすることによつて、小
形，安価なスイツチ回路が提供できる。また、このモジ
ユールを用いることで、第１図，第６図及び第８図等の
本発明のDC−DCコンバータを更に小形，安価にできる。
（ａ），（ｂ），（ｃ）は、それぞれ第１図のスイツチ
回路2,第６図のスイツチ回路2,第８図のスイツチ回路２
を各々一個のモジユール23にしたものである。スイツチ
回路をこのようなモジユールにすることによつて、小
形，安価なスイツチ回路が提供できる。また、このモジ
ユールを用いることで、第１図，第６図及び第８図等の
本発明のDC−DCコンバータを更に小形，安価にできる。
第11図は本発明のスイッチ回路の他の実施例を示す。
第10図に示したモジユールでは、IC回路にする場合、コ
ンデンサを同一基板上に集積することが難しい。また、
コンデンサの容量は、応用によつて異なり、ユーザーが
設定できるようにするのが望ましい。そこで、第11図
は、第10図のモジユールからコンデンサを除外したもの
をIC回路にしたものである。（ａ），（ｂ），（ｃ）
は、それぞれ第１図のスイツチ回路2,第６図のスイツチ
回路2,第８図のスイツチ回路２からコンデンサを除いた
ものを各々IC回路24にしたものである。スイツチ回路の
一部をこのようなIC回路にすることによつて、小形，安
価なスイツチ回路を提供できる。また、このIC回路を用
いることで、第１図，第６図及び第８図等の本発明のDC
−DCコンバータを更に小形，安価にできる。
ンデンサを同一基板上に集積することが難しい。また、
コンデンサの容量は、応用によつて異なり、ユーザーが
設定できるようにするのが望ましい。そこで、第11図
は、第10図のモジユールからコンデンサを除外したもの
をIC回路にしたものである。（ａ），（ｂ），（ｃ）
は、それぞれ第１図のスイツチ回路2,第６図のスイツチ
回路2,第８図のスイツチ回路２からコンデンサを除いた
ものを各々IC回路24にしたものである。スイツチ回路の
一部をこのようなIC回路にすることによつて、小形，安
価なスイツチ回路を提供できる。また、このIC回路を用
いることで、第１図，第６図及び第８図等の本発明のDC
−DCコンバータを更に小形，安価にできる。
以上の様に、本発明によれば、スイッチ回路の第1,第２
のスイツチ素子のターンオフ時には、該両スイツチ素子
と並列にスナバの役目をするコンデンサが接続される。
これによつて、両スイツチ素子のターンオフ損失が低減
でき、また、このコンデンサに蓄えられたエネルギは、
両スイツチ素子のターンオン時に負荷へ伝達されるので
損失にならない。
のスイツチ素子のターンオフ時には、該両スイツチ素子
と並列にスナバの役目をするコンデンサが接続される。
これによつて、両スイツチ素子のターンオフ損失が低減
でき、また、このコンデンサに蓄えられたエネルギは、
両スイツチ素子のターンオン時に負荷へ伝達されるので
損失にならない。
このことから、スイッチ回路のスイツチング損失の低減
で高効率化ができるとともに、スイツチング損失の低減
によりスイッチング周波数を高かくできるので回路とし
て小形化ができるという効果がある。
で高効率化ができるとともに、スイツチング損失の低減
によりスイッチング周波数を高かくできるので回路とし
て小形化ができるという効果がある。
第１図は本発明のスイッチ回路をDC−DCコンバータに用
いた一実施例を示す回路構成、第２図は第１図の回路各
部の動作波形、第３図は第１図の回路における電流の通
流経路、第４図は第１図の回路における二次側重なり期
間での等価回路、第５図は第４図の回路各部の動作波
形、第６図は本発明のスイッチ回路をDC−DCコンバータ
に用いた他の実施例を示す回路構成、第７図は第６図の
回路各部の動作波形、第８図は本発明のスイッチ回路を
DC−DCコンバータに用いた更に他の実施例を示す回路構
成、第９図は第８図の回路各部の動作波形、第10図は本
発明のスイッチ回路の回路構成、第11図は本発明のスイ
ッチ回路の他の実施例を示す回路構成、第12図は本発明
が対象とした従来のDC−DCコンバータの回路構成であ
る。 １……スナバ回路、２……スイツチ回路、３……直流電
圧源、４……電源分割用コンデンサ、５……MOS−FET、
６……ダイオード、７……コンデンサ、８……帰還ダイ
オード、９……整流ダイオード、10……還流ダイオー
ド、11……出力平滑用リアクトル、12……出力平滑用コ
ンデンサ、13……負荷回路、14……変圧器の等価回路、
15……励磁リアクトル、16……漏れリアクトル、17……
直流電流源、18……変圧器、19……充放電スナバ、23…
…モジユール、24……IC回路。
いた一実施例を示す回路構成、第２図は第１図の回路各
部の動作波形、第３図は第１図の回路における電流の通
流経路、第４図は第１図の回路における二次側重なり期
間での等価回路、第５図は第４図の回路各部の動作波
形、第６図は本発明のスイッチ回路をDC−DCコンバータ
に用いた他の実施例を示す回路構成、第７図は第６図の
回路各部の動作波形、第８図は本発明のスイッチ回路を
DC−DCコンバータに用いた更に他の実施例を示す回路構
成、第９図は第８図の回路各部の動作波形、第10図は本
発明のスイッチ回路の回路構成、第11図は本発明のスイ
ッチ回路の他の実施例を示す回路構成、第12図は本発明
が対象とした従来のDC−DCコンバータの回路構成であ
る。 １……スナバ回路、２……スイツチ回路、３……直流電
圧源、４……電源分割用コンデンサ、５……MOS−FET、
６……ダイオード、７……コンデンサ、８……帰還ダイ
オード、９……整流ダイオード、10……還流ダイオー
ド、11……出力平滑用リアクトル、12……出力平滑用コ
ンデンサ、13……負荷回路、14……変圧器の等価回路、
15……励磁リアクトル、16……漏れリアクトル、17……
直流電流源、18……変圧器、19……充放電スナバ、23…
…モジユール、24……IC回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｍ 9184−5Ｊ
Claims (6)
- 【請求項１】第１の自己しや断素子の陰極と第１のダイ
オードの陽極を接続し、第２のダイオードの陰極と第２
の自己しや断素子の陽極を接続し、前記第１の自己しや
断素子の陽極と前記第２のダイオードの陽極を接続し、
前記第１のダイオードの陰極と前記第２の自己しや断素
子の陰極を接続し、前記第１の自己しや断素子の陰極と
第２の自己しや断素子の陽極の間にコンデンサを接続
し、前記第１の自己しや断素子の陽極と前記第２の自己
しや断素子の陰極をそれぞれアームの陽極と陰極とした
ことを特徴とするスイツチ回路。 - 【請求項２】第１の自己しや断素子と第１のダイオード
を接続した第１の直列体と、第２の自己しや断素子と第
２のダイオードを接続した第２の直列体を設け、第１の
直列体の陰極と第２の直列体の陽極を接続し、第３の自
己しや断素子の陰極と第４の自己しや断素子の陽極を接
続し、前記第１の直列体の陽極と前記第３の自己しや断
素子の陽極を接続し、前記第２の直列体の陰極と前記第
４の自己しや断素子の陰極を接続し、前記第１の直列体
の陰極と前記第３の自己しや断素子の陰極の間にコンデ
ンサを接続し、前記第１の直列体の陽極と陰極をそれぞ
れ上アームの陽極と陰極とし、前記第２の直列体の陽極
と陰極をそれぞれ下アームの陽極と陰極としたことを特
徴とするスイツチ回路。 - 【請求項３】第１の自己しや断素子の陰極と第１のダイ
オードの陽極を接続し、前記第１のダイオードの陰極と
第２のダイオードの陽極を接続し、前記第２のダイオー
ドの陰極と第２の自己しや断素子の陽極を接続し、第３
の自己しや断素子と第３のダイオードを接続した第１の
直列体を設け、前記第１の自己しや断素子の陽極と前記
第１の直列体の陽極を接続し、前記第２のダイオードの
陰極と前記第１の直列体の陰極を接続し、第４の自己し
や断素子と第４のダイオードを接続した第２の直列体を
設け、前記第１のダイオードの陽極と前記第２の直列体
の陽極を接続し、前記第２の自己しや断素子の陰極と前
記第２の直列体の陰極を接続し、前記第１のダイオード
と前記第２のダイオードにそれぞれ並列にコンデンサを
接続し、前記第１の自己しや断素子の陽極と前記第１の
ダイオードの陰極をそれぞれ上アームの陽極と陰極と
し、前記第２のダイオードの陽極と前記第２の自己しや
断素子の陰極をそれぞれ下アームの陽極と陰極としたこ
とを特徴とするスイツチ回路。 - 【請求項４】同一極性で第１のダイオードと第１の自己
しや断素子を直列接続した第１の直列体と、同一極性で
第２の自己しや断素子と第２のダイオードを直列接続し
た第２の直列体と、同一極性で前記第１のダイオードと
前記第２のダイオードを直列接続したその接続間にコン
デンサを接続し、前記第１の直列体の陽極と陰極をそれ
ぞれアームの陽極と陰極としたことを特徴とするスイツ
チ回路。 - 【請求項５】請求項１から請求項４のいずれかにおい
て、前記スイツチ回路を一体化し、モジユールとしたこ
とを特徴とするスイツチ回路。 - 【請求項６】請求項１から請求項４のいずれかにおい
て、前記スイツチ回路内のコンデンサを除いた回路をIC
化したことを特徴とするスイツチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156788A JPH0746902B2 (ja) | 1989-06-21 | 1989-06-21 | スイッチ回路 |
| KR1019900007113A KR0175659B1 (ko) | 1989-06-21 | 1990-05-18 | Dc-dc 컨버터와 이를 사용한 전자계산기 |
| US07/540,789 US5088017A (en) | 1989-06-21 | 1990-06-20 | DC-DC converter and a computer using the converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156788A JPH0746902B2 (ja) | 1989-06-21 | 1989-06-21 | スイッチ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23877094A Division JP2616713B2 (ja) | 1994-10-03 | 1994-10-03 | Ｄｃ−ｄｃコンバータとそれを用いた電子計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327772A JPH0327772A (ja) | 1991-02-06 |
| JPH0746902B2 true JPH0746902B2 (ja) | 1995-05-17 |
Family
ID=15635322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156788A Expired - Fee Related JPH0746902B2 (ja) | 1989-06-21 | 1989-06-21 | スイッチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5088017A (ja) |
| JP (1) | JPH0746902B2 (ja) |
| KR (1) | KR0175659B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE467384B (sv) * | 1990-10-24 | 1992-07-06 | Ericsson Telefon Ab L M | Saett och kopplingsanordning foer att vid omriktare balansera ingaangs- och/eller utgaangsspaenningsavvikelser |
| JPH05316721A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 並列制御型ｄｃ／ｄｃコンバータ |
| WO1993024987A1 (en) * | 1992-06-02 | 1993-12-09 | Astec International Limited | Dual active clamp power converter |
| US5295867A (en) * | 1992-12-23 | 1994-03-22 | Itt Corporation | Edge connector shield |
| US5351175A (en) * | 1993-02-05 | 1994-09-27 | The Lincoln Electric Company | Inverter power supply for welding |
| US5563780A (en) * | 1993-12-08 | 1996-10-08 | International Power Systems, Inc. | Power conversion array applying small sequentially switched converters in parallel |
| US5436818A (en) * | 1994-02-14 | 1995-07-25 | Barthold; Fred O. | Full wave buck-boost power converter with buck power converter properties |
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| DE19610762A1 (de) * | 1996-03-19 | 1997-09-25 | Thomson Brandt Gmbh | Schaltnetzteil mit verringerter Oberwellenbelastung des Netzes |
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| EP1047172A3 (en) * | 1999-04-21 | 2001-05-23 | Nagano Japan Radio Co., Ltd. | Energy transfer unit, charge unit, and power supply unit |
| JP3280641B2 (ja) * | 1999-09-08 | 2002-05-13 | 長野日本無線株式会社 | エネルギー移送装置 |
| DE19961382A1 (de) | 1999-07-31 | 2001-02-01 | Alstom Anlagen Und Antriebssys | Elektrische Schaltung, insbesondere für einen Mittelspannungsstromrichter |
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| DE60220560T2 (de) | 2001-01-27 | 2007-10-18 | Sma Technologie Ag | Mittelfrequenz-Energieversorgung für ein Schienenfahrzeug |
| US20030030326A1 (en) * | 2001-08-10 | 2003-02-13 | Shakti Systems, Inc. | Distributed power and supply architecture |
| WO2003041238A2 (en) * | 2001-11-05 | 2003-05-15 | Shakti Systems, Inc. | Monolithic battery charging device |
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| AUPS143902A0 (en) * | 2002-03-28 | 2002-05-09 | Curtin University Of Technology | Power conversion system and method of converting power |
| JP4082248B2 (ja) * | 2003-03-12 | 2008-04-30 | 松下電工株式会社 | 電源装置及び放電灯点灯装置 |
| US7564226B2 (en) * | 2005-07-01 | 2009-07-21 | Apple Inc. | Rapid supply voltage ramp using charged capacitor and switch |
| JP4692155B2 (ja) * | 2005-08-25 | 2011-06-01 | サンケン電気株式会社 | スイッチング電源装置 |
| CA2572046A1 (en) * | 2006-12-22 | 2008-06-22 | Jessie, Darryl | Multiple-primary high frequency transformer inverter |
| US8971058B2 (en) * | 2012-08-23 | 2015-03-03 | Allis Electric Co., Ltd. | High-efficiency high step-up ratio direct current converter with interleaved soft-switching mechanism |
| WO2014155554A1 (ja) * | 2013-03-27 | 2014-10-02 | 三菱電機株式会社 | 逆流防止装置、電力変換装置及び冷凍空気調和装置 |
| JP5838997B2 (ja) * | 2013-05-21 | 2016-01-06 | トヨタ自動車株式会社 | 電力変換装置及び電力補正方法 |
| JP5812040B2 (ja) * | 2013-05-21 | 2015-11-11 | トヨタ自動車株式会社 | 電力変換装置 |
| JP2015202001A (ja) * | 2014-04-09 | 2015-11-12 | トヨタ自動車株式会社 | 電力変換装置及び電力変換方法 |
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|---|---|---|---|---|
| SU612367A1 (ru) * | 1976-08-02 | 1978-06-25 | Предприятие П/Я М-5339 | Инвертор |
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| US4438486A (en) * | 1982-02-22 | 1984-03-20 | General Electric Company | Low loss snubber for power converters |
| US4607322A (en) * | 1984-09-17 | 1986-08-19 | Sundstrand Corporation | Energy recovery snubber |
| US4809148A (en) * | 1987-10-21 | 1989-02-28 | British Columbia Telephone Company | Full-fluxed, single-ended DC converter |
-
1989
- 1989-06-21 JP JP1156788A patent/JPH0746902B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-18 KR KR1019900007113A patent/KR0175659B1/ko not_active IP Right Cessation
- 1990-06-20 US US07/540,789 patent/US5088017A/en not_active Expired - Fee Related
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| US5088017A (en) | 1992-02-11 |
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