JP2616713B2 - Ｄｃ−ｄｃコンバータとそれを用いた電子計算機 - Google Patents
Ｄｃ−ｄｃコンバータとそれを用いた電子計算機Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＣ−ＤＣコンバータ
に係り、特に、高周波化，小形化かつ高効率化を実現す
るのに好適なＤＣ−ＤＣコンバータに関し、かつ前記小
形化を図つたＤＣ−ＤＣコンバータを組み込んで小形軽
量化を実現するのに好適な電子計算機にも関する。
に係り、特に、高周波化，小形化かつ高効率化を実現す
るのに好適なＤＣ−ＤＣコンバータに関し、かつ前記小
形化を図つたＤＣ−ＤＣコンバータを組み込んで小形軽
量化を実現するのに好適な電子計算機にも関する。
【０００２】
【従来の技術】直流電圧源，変圧器の１次巻線及びスイ
ッチ素子が直列に接続され、前記スイッチ素子のオン，
オフによって前記変圧器の２次巻線から負荷に直流電力
を供給するＤＣ−ＤＣコンバータにおいては、小形化が
最も重要な課題である。小形化を実現する有効な手段の
一つは回路動作の高周波化であり、高周波化によって磁
性部品，コンデンサ等の受動部品を小形にすることがで
きる。
ッチ素子が直列に接続され、前記スイッチ素子のオン，
オフによって前記変圧器の２次巻線から負荷に直流電力
を供給するＤＣ−ＤＣコンバータにおいては、小形化が
最も重要な課題である。小形化を実現する有効な手段の
一つは回路動作の高周波化であり、高周波化によって磁
性部品，コンデンサ等の受動部品を小形にすることがで
きる。
【０００３】高周波化小形化を図ったＤＣ−ＤＣコンバ
ータの一例として、図１６に示す方式が既に知られてい
る。同図において、３は直流電圧源、４−１，４−２は
電源分割用コンデンサ、５−１，５−２は自己しゃ断機
能を有するスイッチ素子のＭＯＳ−ＦＥＴ、１９−１，
１９−２は充放電スナバ、１８は変圧器、９−１，９−
２は整流ダイオード、１１は出力平滑用リアクトル、１
２は出力平滑用コンデンサ、３３は負荷である。
ータの一例として、図１６に示す方式が既に知られてい
る。同図において、３は直流電圧源、４−１，４−２は
電源分割用コンデンサ、５−１，５−２は自己しゃ断機
能を有するスイッチ素子のＭＯＳ−ＦＥＴ、１９−１，
１９−２は充放電スナバ、１８は変圧器、９−１，９−
２は整流ダイオード、１１は出力平滑用リアクトル、１
２は出力平滑用コンデンサ、３３は負荷である。
【０００４】
【発明が解決しようとする課題】以下、ＤＣ−ＤＣコン
バータの高周波化，小形化を阻害する要因を述べる。
バータの高周波化，小形化を阻害する要因を述べる。
【０００５】ＤＣ−ＤＣコンバータの高周波化，小形化
を阻害する第１の要因は、スイッチング損失の増大であ
る。スイッチング損失は周波数にほぼ比例して増大す
る。このため、高周波になる程、スイッチ素子の冷却フ
アンが大形化し、コンバータの小形化が困難になる。上
記従来技術では、スイッチ素子であるＭＯＳ−ＦＥＴ５
−１，５−２とそれぞれ並列に抵抗，コンデンサ及びダ
イオードからなる充放電スナバ１９−１，１９−２を接
続することによってスイッチ素子のターンオフ損失を低
減しており、これによって高周波化，小形化を実現して
いる。ところが、この一例では、充放電スナバが無損失
でなく、コンデンサに吸収されたエネルギが抵抗で消費
された大きな損失を発生しているという問題がある。こ
のため、このスナバ回路を用いたＤＣ−ＤＣコンバータ
は、高周波化に伴って抵抗が大形化し、コンバータの小
形化が困難になる。また、電源の効率も低い。
を阻害する第１の要因は、スイッチング損失の増大であ
る。スイッチング損失は周波数にほぼ比例して増大す
る。このため、高周波になる程、スイッチ素子の冷却フ
アンが大形化し、コンバータの小形化が困難になる。上
記従来技術では、スイッチ素子であるＭＯＳ−ＦＥＴ５
−１，５−２とそれぞれ並列に抵抗，コンデンサ及びダ
イオードからなる充放電スナバ１９−１，１９−２を接
続することによってスイッチ素子のターンオフ損失を低
減しており、これによって高周波化，小形化を実現して
いる。ところが、この一例では、充放電スナバが無損失
でなく、コンデンサに吸収されたエネルギが抵抗で消費
された大きな損失を発生しているという問題がある。こ
のため、このスナバ回路を用いたＤＣ−ＤＣコンバータ
は、高周波化に伴って抵抗が大形化し、コンバータの小
形化が困難になる。また、電源の効率も低い。
【０００６】次に、ＤＣ−ＤＣコンバータの高周波化，
小形化を阻害する第２の要因は、２次側重なり期間によ
る最大の実効オン時比率の低下である。図１６のように
出力平滑回路がチョーク入力型の構成になっている場
合、スイッチ素子をオンした直後、変圧器の２次側での
転流が変圧器の漏れインダクタンス，配線インダクタン
ス等によって抑制されて緩やかに起こり、ある期間は変
圧器の２次側が短絡されている。この期間が２次側重な
り期間と呼ばれる。この期間では、スイッチ素子がオン
しているにもかかわらず負荷へ電力が伝達されない。チ
ョーク入力型の出力平滑回路を有するＤＣ−ＤＣコンバ
ータでは、高周波になる程、２次側重なり期間の周期に
占める割合が増大し、最大の実効オン時比率が低下す
る。このため、最小入力電圧，最大負荷電流の場合に出
力電圧を確保するには、変圧器の巻数を小さく設定せざ
るをえない。この結果、負荷電流の１次側換算値が増加
して１次側回路での損失も増大し、冷却フィンの大形
化，部品の実装密度の低下を招き、コンバータの小形化
を達成することが困難になる。上記従来技術では、この
点に関する配慮もなされておらず、コンバータの高周波
化，小形化が困難となっている。この問題は、高周波に
なる程，低電圧出力になる程、また大電流出力になる
程、大きくなる。
小形化を阻害する第２の要因は、２次側重なり期間によ
る最大の実効オン時比率の低下である。図１６のように
出力平滑回路がチョーク入力型の構成になっている場
合、スイッチ素子をオンした直後、変圧器の２次側での
転流が変圧器の漏れインダクタンス，配線インダクタン
ス等によって抑制されて緩やかに起こり、ある期間は変
圧器の２次側が短絡されている。この期間が２次側重な
り期間と呼ばれる。この期間では、スイッチ素子がオン
しているにもかかわらず負荷へ電力が伝達されない。チ
ョーク入力型の出力平滑回路を有するＤＣ−ＤＣコンバ
ータでは、高周波になる程、２次側重なり期間の周期に
占める割合が増大し、最大の実効オン時比率が低下す
る。このため、最小入力電圧，最大負荷電流の場合に出
力電圧を確保するには、変圧器の巻数を小さく設定せざ
るをえない。この結果、負荷電流の１次側換算値が増加
して１次側回路での損失も増大し、冷却フィンの大形
化，部品の実装密度の低下を招き、コンバータの小形化
を達成することが困難になる。上記従来技術では、この
点に関する配慮もなされておらず、コンバータの高周波
化，小形化が困難となっている。この問題は、高周波に
なる程，低電圧出力になる程、また大電流出力になる
程、大きくなる。
【０００７】次に、ＤＣ−ＤＣコンバータの高周波化，
小形化を阻害する第３の要因は、電源短絡防止用のデッ
ドタイムによる最大オン時比率の低下である。図１６の
ように、直流電圧源と２個のスイッチ素子５−１，５−
２だけで閉ループを構成する場合、スイッチ素子５−
１，５−２が同時にオンになると、電源短絡を生じる。
この場合、スイッチ素子に過大な電流が通流し、素子を
破壊に至らしめる恐れがある。この電源短絡を防止する
ため、素子特性を含めた回路特性のばらつき等を考慮し
てもスイッチ素子が決して同時に導通しないように、二
つのオン信号間にデッドタイムが設けられる。通常、デ
ッドタイムは、素子のターンオフタイムと同程度の値に
設定される。例えば、５００Ｖ，３０Ａ級のＭＯＳ−Ｆ
ＥＴの場合には、デッドタイムが１μｓ前後必要にな
る。この素子を図１６の回路に用いてスイッチング周波
数２００ｋＨｚで動作させる場合、デッドタイムは、半
周期の約４０％も占めてしまう。すなわち、最大オン時
比率が低下する。このため、最小入力電圧，最大負荷電
流の場合に出力電圧を確保するには、上述したように、
変圧器の巻数を小さく設定せざるをえない。この結果、
負荷電流の１次側換算値が増加して１次側回路での損失
も増大し、冷却フィンの大形化，部品の実装密度の低下
を招き、コンバータの小形化を達成することが困難にな
る。上記従来技術では、この点に関する配慮もなされて
おらず、コンバータの高周波化，小形化が困難となって
いる。
小形化を阻害する第３の要因は、電源短絡防止用のデッ
ドタイムによる最大オン時比率の低下である。図１６の
ように、直流電圧源と２個のスイッチ素子５−１，５−
２だけで閉ループを構成する場合、スイッチ素子５−
１，５−２が同時にオンになると、電源短絡を生じる。
この場合、スイッチ素子に過大な電流が通流し、素子を
破壊に至らしめる恐れがある。この電源短絡を防止する
ため、素子特性を含めた回路特性のばらつき等を考慮し
てもスイッチ素子が決して同時に導通しないように、二
つのオン信号間にデッドタイムが設けられる。通常、デ
ッドタイムは、素子のターンオフタイムと同程度の値に
設定される。例えば、５００Ｖ，３０Ａ級のＭＯＳ−Ｆ
ＥＴの場合には、デッドタイムが１μｓ前後必要にな
る。この素子を図１６の回路に用いてスイッチング周波
数２００ｋＨｚで動作させる場合、デッドタイムは、半
周期の約４０％も占めてしまう。すなわち、最大オン時
比率が低下する。このため、最小入力電圧，最大負荷電
流の場合に出力電圧を確保するには、上述したように、
変圧器の巻数を小さく設定せざるをえない。この結果、
負荷電流の１次側換算値が増加して１次側回路での損失
も増大し、冷却フィンの大形化，部品の実装密度の低下
を招き、コンバータの小形化を達成することが困難にな
る。上記従来技術では、この点に関する配慮もなされて
おらず、コンバータの高周波化，小形化が困難となって
いる。
【０００８】以上のように、ＤＣ−ＤＣコンバータの高
周波小形化を阻害する主な要因は、スイッチング損失の
増大，２次側重なり期間による最大の実効オン時比率の
低下，電源短絡防止用デッドタイムによる最大オン時比
率の低下である。
周波小形化を阻害する主な要因は、スイッチング損失の
増大，２次側重なり期間による最大の実効オン時比率の
低下，電源短絡防止用デッドタイムによる最大オン時比
率の低下である。
【０００９】本発明の目的は、スイッチング損失の低
減，２次側重なり期間の短縮，電源短絡防止用デッドタ
イムの削除を図り、高周波化，小形化と高効率化を実現
したＤＣ−ＤＣコンバータを提供することである。
減，２次側重なり期間の短縮，電源短絡防止用デッドタ
イムの削除を図り、高周波化，小形化と高効率化を実現
したＤＣ−ＤＣコンバータを提供することである。
【００１０】
【課題を解決するための手段】上記の目的は、直流電圧
源に２個以上のコンデンサの直列接続体を並列に接続
し、各コンデンサを直流電圧源として動作するように各
々のコンデンサに、該コンデンサと変圧器の１次巻線と
スイッチ素子が直列に接続されスイッチ素子のオンオフ
によって該変圧器の２次巻線から負荷に電力を供給する
一石フォワードコンバータを接続し、前記一石フォワー
ドコンバータでは、スイッチ素子のターンオフ時には該
スイッチ素子と並列にスナバコンデンサを接続し、該ス
イッチ素子のターンオン時には前記コンデンサと前記ス
ナバコンデンサを直列にかつ各々の電圧が加極性になる
ように接続することで達成できる。
源に２個以上のコンデンサの直列接続体を並列に接続
し、各コンデンサを直流電圧源として動作するように各
々のコンデンサに、該コンデンサと変圧器の１次巻線と
スイッチ素子が直列に接続されスイッチ素子のオンオフ
によって該変圧器の２次巻線から負荷に電力を供給する
一石フォワードコンバータを接続し、前記一石フォワー
ドコンバータでは、スイッチ素子のターンオフ時には該
スイッチ素子と並列にスナバコンデンサを接続し、該ス
イッチ素子のターンオン時には前記コンデンサと前記ス
ナバコンデンサを直列にかつ各々の電圧が加極性になる
ように接続することで達成できる。
【００１１】
【作用】スイッチ素子のターンオフ時には、該スイッチ
素子と並列にスナバコンデンサが接続される。これによ
って、スイッチ素子のターンオフ損失が低減できる。ま
た、このスナバコンデンサに蓄えられたエネルギは、ス
イッチ素子のターンオン時に負荷へ伝達されるので損失
にならない。
素子と並列にスナバコンデンサが接続される。これによ
って、スイッチ素子のターンオフ損失が低減できる。ま
た、このスナバコンデンサに蓄えられたエネルギは、ス
イッチ素子のターンオン時に負荷へ伝達されるので損失
にならない。
【００１２】また、スイッチ素子のターンオン時の当初
には、直流電圧源とみなせるコンデンサとスナバコンデ
ンサの電圧の和の高電圧が、一石フォワードコンバータ
の変圧器の１次側巻線の両端に印加される。これによっ
て、１次側電流の電流上昇率が大きくなって２次側での
転流が加速され、変圧器の２次側重なり期間が短縮でき
る。
には、直流電圧源とみなせるコンデンサとスナバコンデ
ンサの電圧の和の高電圧が、一石フォワードコンバータ
の変圧器の１次側巻線の両端に印加される。これによっ
て、１次側電流の電流上昇率が大きくなって２次側での
転流が加速され、変圧器の２次側重なり期間が短縮でき
る。
【００１３】次に、直流電圧源に２個以上のコンデンサ
の直列接続体が並列に接続され、各コンデンサを直流電
圧源として動作するように夫々のコンデンサに一石フォ
ワードコンバータが接続されている。ここで、各々の一
石フォワードコンバータのスイッチ素子を同時にオンさ
せたとしても、直流電圧源と各スイッチ素子からなる閉
ループには負荷が挿入されているので、電源短絡が生じ
ることは無い。このため、電源短絡防止用のデッドタイ
ムは不要になる。
の直列接続体が並列に接続され、各コンデンサを直流電
圧源として動作するように夫々のコンデンサに一石フォ
ワードコンバータが接続されている。ここで、各々の一
石フォワードコンバータのスイッチ素子を同時にオンさ
せたとしても、直流電圧源と各スイッチ素子からなる閉
ループには負荷が挿入されているので、電源短絡が生じ
ることは無い。このため、電源短絡防止用のデッドタイ
ムは不要になる。
【００１４】以上から、スイッチング損失の低減，２次
側重なり期間の短縮および電源短絡防止用のデッドタイ
ムの削除を図ることができ、高周波小形でかつ高効率の
ＤＣ−ＤＣコンバータを実現できる。
側重なり期間の短縮および電源短絡防止用のデッドタイ
ムの削除を図ることができ、高周波小形でかつ高効率の
ＤＣ−ＤＣコンバータを実現できる。
【００１５】
【実施例】以下、本発明の実施例の詳細を図面に基づき
説明する。
説明する。
【００１６】まず図１〜図３を用いて本発明の一実施例
を説明する。
を説明する。
【００１７】図１は、本発明のＤＣ−ＤＣコンバータの
一実施例の回路構成である。同図において、３は直流電
圧源、４−１，４−２は電源分割用コンデンサ、５−１
〜５−４はＭＯＳ−ＦＥＴ、６−１〜６−４はダイオー
ド、７−１，７−２はコンデンサ、８−１，８−２は帰
還ダイオード、９−１，９−２は整流ダイオード、１０
−１，１０−２は環流ダイオード、１１−１，１１−２
は出力平滑用リアクトル、１２は出力平滑用コンデン
サ、３３は負荷である。また、１−１，１−２はスナバ
回路、２−１，２−２はスイッチ回路、３４−１，３４
−２はそれぞれ電源分割用コンデンサ、４−１，４−２
は直流電圧源とする一石フォワードコンバータである。
二つの一石フォワードコンバータの出力は、並列になっ
ている。また、二つの一石フォワードコンバータ３４−
１，３４−２は、それぞれ同様な動作を行う。なお、従
来の一石フォワードコンバータでは、スイッチ回路２−
１，２−２がそれぞれ１個のスイッチ素子になってい
る。
一実施例の回路構成である。同図において、３は直流電
圧源、４−１，４−２は電源分割用コンデンサ、５−１
〜５−４はＭＯＳ−ＦＥＴ、６−１〜６−４はダイオー
ド、７−１，７−２はコンデンサ、８−１，８−２は帰
還ダイオード、９−１，９−２は整流ダイオード、１０
−１，１０−２は環流ダイオード、１１−１，１１−２
は出力平滑用リアクトル、１２は出力平滑用コンデン
サ、３３は負荷である。また、１−１，１−２はスナバ
回路、２−１，２−２はスイッチ回路、３４−１，３４
−２はそれぞれ電源分割用コンデンサ、４−１，４−２
は直流電圧源とする一石フォワードコンバータである。
二つの一石フォワードコンバータの出力は、並列になっ
ている。また、二つの一石フォワードコンバータ３４−
１，３４−２は、それぞれ同様な動作を行う。なお、従
来の一石フォワードコンバータでは、スイッチ回路２−
１，２−２がそれぞれ１個のスイッチ素子になってい
る。
【００１８】図２は、図１の回路各部の動作波形であ
る。同図では、変圧器の１次巻線の巻線ｎ1 とリセット
巻線の巻数ｎ3 が等しく、また、２次側重なり期間を無
視した場合を示している。同図に示すように、一サイク
ルは状態Ｉ〜VIからなる。また、同図の電圧電流の記号
の定義は、図１中に図示してある。
る。同図では、変圧器の１次巻線の巻線ｎ1 とリセット
巻線の巻数ｎ3 が等しく、また、２次側重なり期間を無
視した場合を示している。同図に示すように、一サイク
ルは状態Ｉ〜VIからなる。また、同図の電圧電流の記号
の定義は、図１中に図示してある。
【００１９】図３に図１の回路の１次側電流の通流経路
を示す。ただし、本図は図１の一石フォワードコンバー
タ３４−１の部分を示したものである。図３において、
(ａ)は図２の状態Ｉ、(ｂ)は図２の状態II、(ｃ)は図２
の状態III における電流通流経路であり、また、図１と
同じ要素には同符号を付している。
を示す。ただし、本図は図１の一石フォワードコンバー
タ３４−１の部分を示したものである。図３において、
(ａ)は図２の状態Ｉ、(ｂ)は図２の状態II、(ｃ)は図２
の状態III における電流通流経路であり、また、図１と
同じ要素には同符号を付している。
【００２０】以下、図２，図３を用いて、図１の回路動
作を説明する。
作を説明する。
【００２１】まず、時刻ｔ＝０において、コンデンサ７
−１の電圧ｖC は、後述するように、電源分割用コンデ
ンサ４−１の電圧Ｅi の２倍になっている。ここで、Ｍ
ＯＳ−ＦＥＴ５−１，５−２を同時にターンオンする
と、図３(ａ)のように、コンデンサ７−１の電圧ｖC が
図示の極性になっているのでダイオード６−１，６−２
がオフであり、１次側電流Ｉ0′ はスイッチ回路２−１
のなかでＭＯＳ−ＦＥＴ５−１、コンデンサ７−１、Ｍ
ＯＳ−ＦＥＴ５−２を通って流れる。同時に、コンデン
サ７−１は、１次側電流Ｉ0′ によって放電してゆく。
すなわち、コンデンサ７−１に蓄えられたエネルギは、
負荷に伝達されて損失にならない。ここで、電源分割用
コンデンサ４−１とコンデンサ７−１は、直列にかつ電
圧が加極性になるように接続されている。なお、１次側
電流Ｉ0′ は、出力平滑用リアクトル１１−１に通流す
る略一定の電流Ｉ0 の１次側換算値である。
−１の電圧ｖC は、後述するように、電源分割用コンデ
ンサ４−１の電圧Ｅi の２倍になっている。ここで、Ｍ
ＯＳ−ＦＥＴ５−１，５−２を同時にターンオンする
と、図３(ａ)のように、コンデンサ７−１の電圧ｖC が
図示の極性になっているのでダイオード６−１，６−２
がオフであり、１次側電流Ｉ0′ はスイッチ回路２−１
のなかでＭＯＳ−ＦＥＴ５−１、コンデンサ７−１、Ｍ
ＯＳ−ＦＥＴ５−２を通って流れる。同時に、コンデン
サ７−１は、１次側電流Ｉ0′ によって放電してゆく。
すなわち、コンデンサ７−１に蓄えられたエネルギは、
負荷に伝達されて損失にならない。ここで、電源分割用
コンデンサ４−１とコンデンサ７−１は、直列にかつ電
圧が加極性になるように接続されている。なお、１次側
電流Ｉ0′ は、出力平滑用リアクトル１１−１に通流す
る略一定の電流Ｉ0 の１次側換算値である。
【００２２】変圧器の１次巻線の電圧ｖ1 は、電源分割
用コンデンサ４−１の電圧Ｅi とコンデンサ７−１の初
期電圧２Ｅi の和の３Ｅi から、コンデンサ７−１の放
電に伴って、Ｅi へと減少してゆく。２次側では、整流
ダイオード９−１がオンし、環流ダイオード１０−１が
オフになっている。次に、時刻ｔ＝ｔ1 において、コン
デンサ７−１が完全に放電した後、１次側電流Ｉ0′
は、図３(ｂ)のように、スイッチ回路２−１のなかで等
分に２分岐して流れる。次に、時刻ｔ＝ｔ2 において、
ＭＯＳ−ＦＥＴ５−１，５−２を同時にターンオフする
と、コンデンサ７−１は、１次側電流Ｉ0′ が図３(ｃ)
に示すようにスイッチ回路２−１の中でダイオード６−
１，コンデンサ７−１及びダイオード６−２を通って流
れるために、図示の極性に充電されてゆく。このとき、
コンデンサ７−１は、ＭＯＳ−ＦＥＴ５−１，５−２と
並列に接続され、これらのスイッチ素子のスナバとして
働く。次に、時刻ｔ＝ｔ2 において、コンデンサ７−１
の電圧ｖC が電源分割用コンデンサ４−１の電圧Ｅi に
達し、同時に変圧器の１次巻線ｎ1 の電圧ｖ1 が零にな
ると、整流ダイオード９−１がオフ，環流ダイオード１
０−１がオンになり、変圧器の２次側は短絡される。そ
の後、今度は、変圧器の励磁電流によってコンデンサ７
−１が充電されてゆき、この電圧ｖC が電源分割用コン
デンサ４−１の電圧Ｅi の２倍まで上昇する。
用コンデンサ４−１の電圧Ｅi とコンデンサ７−１の初
期電圧２Ｅi の和の３Ｅi から、コンデンサ７−１の放
電に伴って、Ｅi へと減少してゆく。２次側では、整流
ダイオード９−１がオンし、環流ダイオード１０−１が
オフになっている。次に、時刻ｔ＝ｔ1 において、コン
デンサ７−１が完全に放電した後、１次側電流Ｉ0′
は、図３(ｂ)のように、スイッチ回路２−１のなかで等
分に２分岐して流れる。次に、時刻ｔ＝ｔ2 において、
ＭＯＳ−ＦＥＴ５−１，５−２を同時にターンオフする
と、コンデンサ７−１は、１次側電流Ｉ0′ が図３(ｃ)
に示すようにスイッチ回路２−１の中でダイオード６−
１，コンデンサ７−１及びダイオード６−２を通って流
れるために、図示の極性に充電されてゆく。このとき、
コンデンサ７−１は、ＭＯＳ−ＦＥＴ５−１，５−２と
並列に接続され、これらのスイッチ素子のスナバとして
働く。次に、時刻ｔ＝ｔ2 において、コンデンサ７−１
の電圧ｖC が電源分割用コンデンサ４−１の電圧Ｅi に
達し、同時に変圧器の１次巻線ｎ1 の電圧ｖ1 が零にな
ると、整流ダイオード９−１がオフ，環流ダイオード１
０−１がオンになり、変圧器の２次側は短絡される。そ
の後、今度は、変圧器の励磁電流によってコンデンサ７
−１が充電されてゆき、この電圧ｖC が電源分割用コン
デンサ４−１の電圧Ｅi の２倍まで上昇する。
【００２３】次に、時刻ｔ＝ｔ4 において、コンデンサ
７−１の電圧ｖC がこの電圧に達すると、帰還ダイオー
ド８−１がオンになって変圧器の磁束リセットが行わ
れ、ｖC は２Ｅi にクランプされる。次に、時刻ｔ＝ｔ
5 において、変圧器の磁束リセットが完了すると、変圧
器の１次巻線ｎ1 の電圧ｖ1 は零になる。
７−１の電圧ｖC がこの電圧に達すると、帰還ダイオー
ド８−１がオンになって変圧器の磁束リセットが行わ
れ、ｖC は２Ｅi にクランプされる。次に、時刻ｔ＝ｔ
5 において、変圧器の磁束リセットが完了すると、変圧
器の１次巻線ｎ1 の電圧ｖ1 は零になる。
【００２４】以上のように、ＭＯＳ−ＦＥＴ５−１，５
−２のターンオフ時には、ＭＯＳ−ＦＥＴ５−１，５−
２と並列にコンデンサ７−１が接続され、それまでＭＯ
Ｓ−ＦＥＴ５−１，５−２に流れていた電流がコンデン
サ７−１に転流すると共に、コンデンサ７−１の電圧ｖ
C が式（１）の電圧上昇率で緩やかに上昇する。
−２のターンオフ時には、ＭＯＳ−ＦＥＴ５−１，５−
２と並列にコンデンサ７−１が接続され、それまでＭＯ
Ｓ−ＦＥＴ５−１，５−２に流れていた電流がコンデン
サ７−１に転流すると共に、コンデンサ７−１の電圧ｖ
C が式（１）の電圧上昇率で緩やかに上昇する。
【００２５】 ｄｖC／ｄｔ＝Ｉ0′／Ｃ …（１） ここで、Ｃはコンデンサ７−１の容量である。このた
め、ＭＯＳ−ＦＥＴ５−１，５−２のターンオフ損失は
ほとんど発生しない。また、コンデンサ７−１に蓄えら
れたエネルギは、ＭＯＳ−ＦＥＴ５−１，５−２のター
ンオン後に負荷へ伝達されて損失にならない。すなわ
ち、スイッチ回路２−１は、無損失のスナバ回路１−１
を含む構成になっている。
め、ＭＯＳ−ＦＥＴ５−１，５−２のターンオフ損失は
ほとんど発生しない。また、コンデンサ７−１に蓄えら
れたエネルギは、ＭＯＳ−ＦＥＴ５−１，５−２のター
ンオン後に負荷へ伝達されて損失にならない。すなわ
ち、スイッチ回路２−１は、無損失のスナバ回路１−１
を含む構成になっている。
【００２６】以上から、本実施例では、新たな損失を発
生させることなくスイッチング損失を低減できるので、
ＤＣ−ＤＣコンバータの高周波化，小形化と高効率化を
図ることができる効果がある。
生させることなくスイッチング損失を低減できるので、
ＤＣ−ＤＣコンバータの高周波化，小形化と高効率化を
図ることができる効果がある。
【００２７】図４と図５は、２次側重なり期間を短縮す
ることができることを説明する図である。図４は、図１
の一石フォワードコンバータ３４−１における２次側重
なり期間での等価回路である。ここでは、全ての電圧電
流を１次側換算してある。１４は変圧器の等価回路、１
５は変圧器の励磁インダクタンス、１６は変圧器の漏れ
インダクタンス、１７は直流電流源である。なお、変圧
器の２次側の配線インダクタンスは、変圧器の漏れイン
ダクタンスと等価であり、これに含める。同図におい
て、図１と同じ要素は同符号を付してある。また、直流
電流源１７は図１の出力平滑用リアクトル１１−１を模
擬している。図５は図４の回路各部の動作波形である。
ることができることを説明する図である。図４は、図１
の一石フォワードコンバータ３４−１における２次側重
なり期間での等価回路である。ここでは、全ての電圧電
流を１次側換算してある。１４は変圧器の等価回路、１
５は変圧器の励磁インダクタンス、１６は変圧器の漏れ
インダクタンス、１７は直流電流源である。なお、変圧
器の２次側の配線インダクタンスは、変圧器の漏れイン
ダクタンスと等価であり、これに含める。同図におい
て、図１と同じ要素は同符号を付してある。また、直流
電流源１７は図１の出力平滑用リアクトル１１−１を模
擬している。図５は図４の回路各部の動作波形である。
【００２８】以下、図５を用いて、図４の回路の動作を
説明する。時刻ｔ＝０において、１次側電流ｉ1 は零で
あり、また、直流電流源１７の電流Ｉ0′ は環流ダイオ
ード１０−１を通って流れている。ここで、ＭＯＳ−Ｆ
ＥＴ５−１，５−２をターンオンすると、１次側電流ｉ
1 は、図４に図示した経路で流れ、式（２）の電流上昇
率で零から徐々に増加してゆく。
説明する。時刻ｔ＝０において、１次側電流ｉ1 は零で
あり、また、直流電流源１７の電流Ｉ0′ は環流ダイオ
ード１０−１を通って流れている。ここで、ＭＯＳ−Ｆ
ＥＴ５−１，５−２をターンオンすると、１次側電流ｉ
1 は、図４に図示した経路で流れ、式（２）の電流上昇
率で零から徐々に増加してゆく。
【００２９】 ｄｉ1／ｄｔ≒３Ｅi／ＬI …（２） ここで、ＬI は変圧器１４の漏れインダクタンス１６で
ある。環流ダイオード１０−１は、１次側の電流ｉ1 が
直流電流源１７の電流Ｉ0′ に達する時刻ｔ＝ｔ1 ま
で、オンを持続する。このため、変圧器の２次側の電圧
ｖ2′ は、変圧器の１次巻線の電圧ｖ1 が非零にもかか
わらず零のままである。この期間が２次側重なり期間Ｔ
である。ここで、２次側重なり期間Ｔは、式（３）で表
わされる。 Ｔ＝Ｉ0′／(ｄｉ1／ｄｔ) …（３） ところで、図１の出力平滑用リアクトル１１−１の略一
定の電流Ｉ0 とこの電流の１次側換算値であるＩ0′ の
関係は、式（４）で表わされる。
ある。環流ダイオード１０−１は、１次側の電流ｉ1 が
直流電流源１７の電流Ｉ0′ に達する時刻ｔ＝ｔ1 ま
で、オンを持続する。このため、変圧器の２次側の電圧
ｖ2′ は、変圧器の１次巻線の電圧ｖ1 が非零にもかか
わらず零のままである。この期間が２次側重なり期間Ｔ
である。ここで、２次側重なり期間Ｔは、式（３）で表
わされる。 Ｔ＝Ｉ0′／(ｄｉ1／ｄｔ) …（３） ところで、図１の出力平滑用リアクトル１１−１の略一
定の電流Ｉ0 とこの電流の１次側換算値であるＩ0′ の
関係は、式（４）で表わされる。
【００３０】 Ｉ0′＝Ｉ0／ａ …（４） ここで、ａは変圧器の巻数比（＝１次巻線ｎ1／２次巻
数ｎ2）である。また、議論を簡単にするために、変圧
器の漏れインダクタンスが零であり、２次側の配線イン
ダクタンスをＬとすれば、ＬI とＬの関係は、式（５）
で与えられる。
数ｎ2）である。また、議論を簡単にするために、変圧
器の漏れインダクタンスが零であり、２次側の配線イン
ダクタンスをＬとすれば、ＬI とＬの関係は、式（５）
で与えられる。
【００３１】 ＬI＝ａ・ａ・Ｌ …（５） 式（２)，(４）及び（５）を式（３）式へ代入すれば、
次式（６）が得られる。
次式（６）が得られる。
【００３２】 Ｔ≒ａＩ0Ｌ／(３Ｅi） …（６） 重なり期間Ｔは、式（６）からわかるように、変圧器の
巻数比ａが大きいほど即ち出力電圧が低い程，負荷電流
Ｉ0 が大きい程，電源電圧が小さい程，長くなる。
巻数比ａが大きいほど即ち出力電圧が低い程，負荷電流
Ｉ0 が大きい程，電源電圧が小さい程，長くなる。
【００３３】従来方式の場合、スイッチ回路２−１をＭ
ＯＳ−ＦＥＴ１個に置き換えたものであり、１次側電流
ｉ1 は、コンデンサ７−１がないために式（７）の電流
上昇率で徐々に増加してゆく。
ＯＳ−ＦＥＴ１個に置き換えたものであり、１次側電流
ｉ1 は、コンデンサ７−１がないために式（７）の電流
上昇率で徐々に増加してゆく。
【００３４】 ｄｉ1／ｄｔ＝Ｅi／ＬI …（７） 本方式での重なり期間は、式（７)，(２）を比べれば、
電源電圧が３倍となっており、２次側重り期間は従来方
式と比べて約１／３にも短縮できることになる。すなわ
ち、本実施例では、スイッチ素子がターンオンした当
初、電源分割用コンデンサ４−１とコンデンサ７−１の
電圧の和の高電圧を変圧器の１次巻線に印加して１次側
電流の立上りを高速にすることで、重なり期間を短縮し
ている。このため、本実施例では、最大の実効オン時比
率を増加させることができ、ＤＣ−ＤＣコンバータの高
周波化，小形化と高効率化を図ることができる効果があ
る。この効果は、低電圧大電流出力の電源になる程、大
きくなる。
電源電圧が３倍となっており、２次側重り期間は従来方
式と比べて約１／３にも短縮できることになる。すなわ
ち、本実施例では、スイッチ素子がターンオンした当
初、電源分割用コンデンサ４−１とコンデンサ７−１の
電圧の和の高電圧を変圧器の１次巻線に印加して１次側
電流の立上りを高速にすることで、重なり期間を短縮し
ている。このため、本実施例では、最大の実効オン時比
率を増加させることができ、ＤＣ−ＤＣコンバータの高
周波化，小形化と高効率化を図ることができる効果があ
る。この効果は、低電圧大電流出力の電源になる程、大
きくなる。
【００３５】この２次側重なり期間が特に高周波化，小
形化の障害になる電源として、低電圧大電流出力の電子
計算機用電源等が挙げられ本方式のＤＣ−ＤＣコンバー
タを用いることにより小形化，軽量化を図れる。
形化の障害になる電源として、低電圧大電流出力の電子
計算機用電源等が挙げられ本方式のＤＣ−ＤＣコンバー
タを用いることにより小形化，軽量化を図れる。
【００３６】次に、図１の一実施例では、電源短絡が生
じないことを説明する。同図において、ＭＯＳ−ＦＥＴ
５−１〜５−４の全てが同時にオンになる場合を考え
る。直流電圧源３とＭＯＳ−ＦＥＴ５−１〜５−４から
なる閉ループには、変圧器の１次巻線すなわち負荷が必
ず挿入されている。このため、電源短源が生じない。し
たがつて、図１のコンバータでは、ＭＯＳ−ＦＥＴ５−
１，５−２と５−３，５−４の間に電源短絡防止用のデ
ッドタイムが不要となる。これによって、本実施例で
は、最大オン時比率を増加させることが可能になり、Ｄ
Ｃ−ＤＣコンバータの高周波化，小形化と高効率化を図
ることができる効果がある。
じないことを説明する。同図において、ＭＯＳ−ＦＥＴ
５−１〜５−４の全てが同時にオンになる場合を考え
る。直流電圧源３とＭＯＳ−ＦＥＴ５−１〜５−４から
なる閉ループには、変圧器の１次巻線すなわち負荷が必
ず挿入されている。このため、電源短源が生じない。し
たがつて、図１のコンバータでは、ＭＯＳ−ＦＥＴ５−
１，５−２と５−３，５−４の間に電源短絡防止用のデ
ッドタイムが不要となる。これによって、本実施例で
は、最大オン時比率を増加させることが可能になり、Ｄ
Ｃ−ＤＣコンバータの高周波化，小形化と高効率化を図
ることができる効果がある。
【００３７】また、上記では、変圧器の１次巻線の巻数
ｎ1 とリセット巻線の巻数ｎ3 を等しいとしているが、
等しくなくてもよい。この場合、ｎ3＞ｎ1とすれば最大
オン時比率を５０％以上に増加させることも可能にな
る。
ｎ1 とリセット巻線の巻数ｎ3 を等しいとしているが、
等しくなくてもよい。この場合、ｎ3＞ｎ1とすれば最大
オン時比率を５０％以上に増加させることも可能にな
る。
【００３８】なお、スイッチ回路２−１は、ハーフブリ
ッジ，フリブリッジ方式等の他のＤＣ−ＤＣコンバータ
にも適用ができる。この場合にも、スイッチング損失の
低減と２次側重なり期間の短縮を図ることができる効果
がある。
ッジ，フリブリッジ方式等の他のＤＣ−ＤＣコンバータ
にも適用ができる。この場合にも、スイッチング損失の
低減と２次側重なり期間の短縮を図ることができる効果
がある。
【００３９】図６は本発明の他の一実施例を示すＤＣ−
ＤＣコンバータの回路構成である。１３は負荷回路であ
る。同図において、図１と同じ要素には同符号を付して
ある。同図の回路は、基本構成がハーフブリッジ方式で
あり、２個のスイッチ素子の直列体をスイッチ回路２と
して用いたものである。
ＤＣコンバータの回路構成である。１３は負荷回路であ
る。同図において、図１と同じ要素には同符号を付して
ある。同図の回路は、基本構成がハーフブリッジ方式で
あり、２個のスイッチ素子の直列体をスイッチ回路２と
して用いたものである。
【００４０】図７は図６の回路各部の動作波形である。
同図の電圧の記号の定義は、図６に図示してある。
同図の電圧の記号の定義は、図６に図示してある。
【００４１】以下、図７を用いて図６の回路の動作を説
明する。
明する。
【００４２】時刻０の時、コンデンサ７の電圧ｖC は、
後述するように、電源分割用コンデンサ４−１の電圧Ｅ
i と等しい値となっている。この時点において、ＭＯＳ
−ＦＥＴ５−１，５−２を同時にターンオンすると、ダ
イオード６−１がコンデンサ７の電圧ｖC によって逆バ
イアスされてオフであり、１次側電流はＭＯＳ−ＦＥＴ
５−２，コンデンサ７を通って流れる。この時、電源分
割用コンデンサ４−１とコンデンサ７は直列にかつ電圧
が加極性になるように接続される。変圧器の１次巻線ｎ
1 の電圧ｖ1は、コンデンサ７の放電に伴って２Ｅiから
Ｅi へ減少する。次に、時刻ｔ1 でコンデンサ７の電圧
ｖC が零になった以降、１次側電流は、ＭＯＳ−ＦＥＴ
５−１，ダイオード６−１を通って流れる。次に、時刻
ｔ２でＭＯＳ−ＦＥＴ５−１をターンオフすると、１次
側の電流はＭＯＳ−ＦＥＴ５−２，コンデンサ７を通っ
て流れる。同時に、コンデンサ７は充電される。次に時
刻ｔ３ でコンデンサ７の電圧ｖC が−Ｅi に達した以
降、整流ダイオード９−１，９−２がオフになり、１次
側電流は０になる。ＭＯＳ−ＦＥＴ５−２のオフ信号
は、この時点以降に与える。以上が、時刻０〜ｔ5 まで
の半サイクルの回路動作である。次の半サイクルの動作
は、回路の対称性に応じたものになる。
後述するように、電源分割用コンデンサ４−１の電圧Ｅ
i と等しい値となっている。この時点において、ＭＯＳ
−ＦＥＴ５−１，５−２を同時にターンオンすると、ダ
イオード６−１がコンデンサ７の電圧ｖC によって逆バ
イアスされてオフであり、１次側電流はＭＯＳ−ＦＥＴ
５−２，コンデンサ７を通って流れる。この時、電源分
割用コンデンサ４−１とコンデンサ７は直列にかつ電圧
が加極性になるように接続される。変圧器の１次巻線ｎ
1 の電圧ｖ1は、コンデンサ７の放電に伴って２Ｅiから
Ｅi へ減少する。次に、時刻ｔ1 でコンデンサ７の電圧
ｖC が零になった以降、１次側電流は、ＭＯＳ−ＦＥＴ
５−１，ダイオード６−１を通って流れる。次に、時刻
ｔ２でＭＯＳ−ＦＥＴ５−１をターンオフすると、１次
側の電流はＭＯＳ−ＦＥＴ５−２，コンデンサ７を通っ
て流れる。同時に、コンデンサ７は充電される。次に時
刻ｔ３ でコンデンサ７の電圧ｖC が−Ｅi に達した以
降、整流ダイオード９−１，９−２がオフになり、１次
側電流は０になる。ＭＯＳ−ＦＥＴ５−２のオフ信号
は、この時点以降に与える。以上が、時刻０〜ｔ5 まで
の半サイクルの回路動作である。次の半サイクルの動作
は、回路の対称性に応じたものになる。
【００４３】以上のように、ＭＯＳ−ＦＥＴ５−１のタ
ーンオフ時には、コンデンサ７がこのスイッチ素子と並
列に接続されてスナバとして働く。ＭＯＳ−ＦＥＴ５−
３のターンオフ時には、コンデンサ７がこのスイッチ素
子と並列に接続されてスナバとして働く。このため、Ｍ
ＯＳ−ＦＥＴ５−１，５−３では、ターンオフ損失がほ
とんど生じない。また、ＭＯＳ−ＦＥＴ５−２又は５−
４では、それぞれのターンオフが零電圧及び零電流スイ
ッチングになるため、ターンオフ損失がほとんど発生し
ない。なお、コンデンサ７に蓄えられたエネルギは、負
荷に伝達されて損失にならない。スイッチ回路２は、構
成が簡単な無損失のスナバ回路１を含む構成になってい
る。本実施例では、スイッチング損失を低減できるの
で、ＤＣ−ＤＣコンバータの高周波化，小形化と高効率
化を図ることができる効果がある。次に、ＭＯＳ−ＦＥ
Ｔ５−１がターンオンした直後には、電源分割用コンデ
ンサ４−１とコンデンサ７の電圧の和の大きな電圧が負
荷回路１３に印加される。ＭＯＳ−ＦＥＴ５−３がター
ンオンした直後には、電源分割用コンデンサ４−２とコ
ンデンサ７の電圧の和の大きな電圧が負荷回路１３に印
加される。このことから、本実施例では、変圧器の２次
側重なり期間が短縮でき、ＤＣ−ＤＣコンバータの高周
波化，小形化と高効率化を図ることができる効果があ
る。
ーンオフ時には、コンデンサ７がこのスイッチ素子と並
列に接続されてスナバとして働く。ＭＯＳ−ＦＥＴ５−
３のターンオフ時には、コンデンサ７がこのスイッチ素
子と並列に接続されてスナバとして働く。このため、Ｍ
ＯＳ−ＦＥＴ５−１，５−３では、ターンオフ損失がほ
とんど生じない。また、ＭＯＳ−ＦＥＴ５−２又は５−
４では、それぞれのターンオフが零電圧及び零電流スイ
ッチングになるため、ターンオフ損失がほとんど発生し
ない。なお、コンデンサ７に蓄えられたエネルギは、負
荷に伝達されて損失にならない。スイッチ回路２は、構
成が簡単な無損失のスナバ回路１を含む構成になってい
る。本実施例では、スイッチング損失を低減できるの
で、ＤＣ−ＤＣコンバータの高周波化，小形化と高効率
化を図ることができる効果がある。次に、ＭＯＳ−ＦＥ
Ｔ５−１がターンオンした直後には、電源分割用コンデ
ンサ４−１とコンデンサ７の電圧の和の大きな電圧が負
荷回路１３に印加される。ＭＯＳ−ＦＥＴ５−３がター
ンオンした直後には、電源分割用コンデンサ４−２とコ
ンデンサ７の電圧の和の大きな電圧が負荷回路１３に印
加される。このことから、本実施例では、変圧器の２次
側重なり期間が短縮でき、ＤＣ−ＤＣコンバータの高周
波化，小形化と高効率化を図ることができる効果があ
る。
【００４４】なお、スイッチ回路２を２個用いることに
よって、フルブリッジ方式へも展開することができる。
この場合も、上述した同様な効果が得られる。
よって、フルブリッジ方式へも展開することができる。
この場合も、上述した同様な効果が得られる。
【００４５】図８は本発明の更に他の一実施例を示すＤ
Ｃ−ＤＣコンバータの回路構成である。図６と同じ要素
には同符号を付してある。
Ｃ−ＤＣコンバータの回路構成である。図６と同じ要素
には同符号を付してある。
【００４６】図９は図８の回路各部の動作波形である。
同図の電圧の記号は、図８に定義してある。
同図の電圧の記号は、図８に定義してある。
【００４７】以下、図９を用いて図８の回路の動作を説
明する。
明する。
【００４８】時刻０の時、コンデンサ７−１の電圧ｖC1
は、電源分割用コンデンサ４−１の電圧Ｅi と等しく、
一方、コンデンサ７−２の電圧ｖC2は零になっている。
ここで、ＭＯＳ−ＦＥＴ５−１，５−２を同時にターン
オンすると、ダイオード６−１，６−２がコンデンサ７
−１の電圧ｖC1によって逆バイアスされてオフのため、
１次側電流はＭＯＳ−ＦＥＴ５−１，コンデンサ７−１
を通って流れる。この時、電源分割用コンデンサ４−１
とコンデンサ７−１は直列にかつ電圧が加極性になるよ
うに接続される。同時に、変圧器の１次巻線ｎ1 の電圧
ｖ1 は、コンデンサ７−１の放電に伴って、２Ｅi から
Ｅi へ減少する。次に、時刻ｔ1 のコンデンサ７−１の
電圧ｖC1が零になった以降、１次側の電流はＭＯＳ−Ｆ
ＥＴ５−１，ダイオード６−１を通って流れる。
は、電源分割用コンデンサ４−１の電圧Ｅi と等しく、
一方、コンデンサ７−２の電圧ｖC2は零になっている。
ここで、ＭＯＳ−ＦＥＴ５−１，５−２を同時にターン
オンすると、ダイオード６−１，６−２がコンデンサ７
−１の電圧ｖC1によって逆バイアスされてオフのため、
１次側電流はＭＯＳ−ＦＥＴ５−１，コンデンサ７−１
を通って流れる。この時、電源分割用コンデンサ４−１
とコンデンサ７−１は直列にかつ電圧が加極性になるよ
うに接続される。同時に、変圧器の１次巻線ｎ1 の電圧
ｖ1 は、コンデンサ７−１の放電に伴って、２Ｅi から
Ｅi へ減少する。次に、時刻ｔ1 のコンデンサ７−１の
電圧ｖC1が零になった以降、１次側の電流はＭＯＳ−Ｆ
ＥＴ５−１，ダイオード６−１を通って流れる。
【００４９】次に、時刻ｔ2 でＭＯＳ−ＦＥＴ５−１を
ターンオフすると、１次側の電流はＭＯＳ−ＦＥＴ５−
２，ダイオード６−２，コンデンサ７−２を通って流れ
る。同時に、コンデンサ７−２は充電される。その後、
時刻ｔ3 でコンデンサ７−２の電圧ｖC2がＥi に達した
以降、整流ダイオード９−１，９−２がオフになり、１
次側電流は０になる。以上が、時刻０〜ｔ5 までの半サ
イクルの回路動作である。次の半サイクルの動作は、回
路の対称性に応じたものになる。
ターンオフすると、１次側の電流はＭＯＳ−ＦＥＴ５−
２，ダイオード６−２，コンデンサ７−２を通って流れ
る。同時に、コンデンサ７−２は充電される。その後、
時刻ｔ3 でコンデンサ７−２の電圧ｖC2がＥi に達した
以降、整流ダイオード９−１，９−２がオフになり、１
次側電流は０になる。以上が、時刻０〜ｔ5 までの半サ
イクルの回路動作である。次の半サイクルの動作は、回
路の対称性に応じたものになる。
【００５０】以上のように、ＭＯＳ−ＦＥＴ５−１のタ
ーンオフ時には、コンデンサ７−２がこのスイッチ素子
と並列に接続されてスナバとして働く。ＭＯＳ−ＦＥＴ
５−１をターンオフ時には、コンデンサ７−１がこのス
イッチ素子と並列に接続されてスナバとして働く。この
ため、ＭＯＳ−ＦＥＴ５−１，５−３では、ターンオフ
損失がほとんど発生しない。また、ＭＯＳ−ＦＥＴ５−
２又は５−４では、ターンオフが零電圧及び零電流スイ
ッチングになるため、ターンオフ損失がほとんど発生し
ない。なお、コンデンサ７−１，７−２に蓄えられたエ
ネルギは、負荷に伝達されて損失にならない。スイッチ
回路２は、構成が簡単な無損失のスナバ回路１を含む構
成になっている。本実施例では、スイッチング損失を低
減できるので、ＤＣ−ＤＣコンバータの高周波化，小形
化と高効率化を図ることができる効果がある。
ーンオフ時には、コンデンサ７−２がこのスイッチ素子
と並列に接続されてスナバとして働く。ＭＯＳ−ＦＥＴ
５−１をターンオフ時には、コンデンサ７−１がこのス
イッチ素子と並列に接続されてスナバとして働く。この
ため、ＭＯＳ−ＦＥＴ５−１，５−３では、ターンオフ
損失がほとんど発生しない。また、ＭＯＳ−ＦＥＴ５−
２又は５−４では、ターンオフが零電圧及び零電流スイ
ッチングになるため、ターンオフ損失がほとんど発生し
ない。なお、コンデンサ７−１，７−２に蓄えられたエ
ネルギは、負荷に伝達されて損失にならない。スイッチ
回路２は、構成が簡単な無損失のスナバ回路１を含む構
成になっている。本実施例では、スイッチング損失を低
減できるので、ＤＣ−ＤＣコンバータの高周波化，小形
化と高効率化を図ることができる効果がある。
【００５１】次に、ＭＯＳ−ＦＥＴ５−１がターンオン
した直後には、電源分割用コンデンサ４−１とコンデン
サ７−１の電圧の和の大きな電圧が負荷回路１３に印加
される。ＭＯＳ−ＦＥＴ５−３がターンオンした直後に
は、電源分割用コンデンサ４−２とコンデンサ７−２の
電圧の和が大きな電圧が負荷回路１３に印加される。こ
のことから、本実施例では、変圧器の２次側重なり期間
が短縮でき、ＤＣ−ＤＣコンバータの高周波化，小形化
と高効率化を図ることができる効果がある。なお、スイ
ッチ回路２を２個用することによって、フルブリッジ方
式へも展開することができる。この場合も、上述した同
様な効果が得られる。
した直後には、電源分割用コンデンサ４−１とコンデン
サ７−１の電圧の和の大きな電圧が負荷回路１３に印加
される。ＭＯＳ−ＦＥＴ５−３がターンオンした直後に
は、電源分割用コンデンサ４−２とコンデンサ７−２の
電圧の和が大きな電圧が負荷回路１３に印加される。こ
のことから、本実施例では、変圧器の２次側重なり期間
が短縮でき、ＤＣ−ＤＣコンバータの高周波化，小形化
と高効率化を図ることができる効果がある。なお、スイ
ッチ回路２を２個用することによって、フルブリッジ方
式へも展開することができる。この場合も、上述した同
様な効果が得られる。
【００５２】図１，図６及び図８の回路は、別の見方を
すれば、スイッチ素子がターンオンした直後に、負荷回
路に印加される初期電圧が直流電圧源の２倍以上の電圧
になるという特徴を有する。
すれば、スイッチ素子がターンオンした直後に、負荷回
路に印加される初期電圧が直流電圧源の２倍以上の電圧
になるという特徴を有する。
【００５３】図１０は、負荷回路の一構成例を示してい
る。(ａ)は、負荷回路１３が少なくとも整流回路，チョ
ーク入力型出力平滑回路及び負荷からなる一例である。
この場合、２次側の転流は、配線インダクタンスによっ
て抑制される。また、(ｂ)は、負荷回路１３が少なくと
も変圧器，整流回路，チョーク入力型出力平滑回路及び
負荷からなる一例である。この場合、２次側の転流は、
変圧器の漏れインダクタンスと配線インダクタンスによ
って抑制される。いずれの負荷回路の構成であつても、
図１，図６および図８等の一実施例のコンバータを適用
することによって、スイッチング損失の低減と２次側重
なり期間の短縮を図ることができる。
る。(ａ)は、負荷回路１３が少なくとも整流回路，チョ
ーク入力型出力平滑回路及び負荷からなる一例である。
この場合、２次側の転流は、配線インダクタンスによっ
て抑制される。また、(ｂ)は、負荷回路１３が少なくと
も変圧器，整流回路，チョーク入力型出力平滑回路及び
負荷からなる一例である。この場合、２次側の転流は、
変圧器の漏れインダクタンスと配線インダクタンスによ
って抑制される。いずれの負荷回路の構成であつても、
図１，図６および図８等の一実施例のコンバータを適用
することによって、スイッチング損失の低減と２次側重
なり期間の短縮を図ることができる。
【００５４】次に、２次側重なり期間を短縮した効果を
定量的に述べる。ここでは、図１のＤＣ−ＤＣコンバー
タを取り上げて考える。２次側重なり期間Ｔは、式
（６）から変圧器の巻線比が大きい程，すなわち入力電
圧が高く出力電圧が低い程、長くなる。ここで、入力電
圧が交流１００Ｖを整流した後の電圧であり、出力電圧
がＴＴＬの電源として必要な５Ｖであり、負荷電流を総
計３００Ａとし、変圧器の漏れインダクタンスが零であ
り、変圧器の２次巻線の引出線を非常に短く６cmとした
場合を考える。すると、式（６）中のパラメータは、お
およそ次の値になる。
定量的に述べる。ここでは、図１のＤＣ−ＤＣコンバー
タを取り上げて考える。２次側重なり期間Ｔは、式
（６）から変圧器の巻線比が大きい程，すなわち入力電
圧が高く出力電圧が低い程、長くなる。ここで、入力電
圧が交流１００Ｖを整流した後の電圧であり、出力電圧
がＴＴＬの電源として必要な５Ｖであり、負荷電流を総
計３００Ａとし、変圧器の漏れインダクタンスが零であ
り、変圧器の２次巻線の引出線を非常に短く６cmとした
場合を考える。すると、式（６）中のパラメータは、お
およそ次の値になる。
【００５５】 Ｉ0＝１５０Ａ ａ ＝６ Ｌ ＝０.０６μＨ Ｅi＝７０Ｖ これらの値を用いると、２次側重なり期間Ｔは約０.２
６μｓ となる。一方、従来方式では２次側重なり期間
Ｔが約０.７７μｓ となる。動作周波数が２００ｋＨｚ
の場合、これらの値は、前者が周期の５.２％ と小さい
のに対し、後者が周期の１５.４％ と大きい。これは、
本発明の他の実施例にもあてはまる。言い替えれば、直
流電圧源の電圧が少なくとも交流１００Ｖ以上の電圧を
整流した後に得られる値であり、動作周波数が２００ｋ
Ｈｚ以上で、出力電圧が５Ｖ以下のコンバータにおい
て、２次側の重なり期間を周期の１０％以下にすること
が可能なのは、図１，図６および図８のような実施例の
コンバータのみである。
６μｓ となる。一方、従来方式では２次側重なり期間
Ｔが約０.７７μｓ となる。動作周波数が２００ｋＨｚ
の場合、これらの値は、前者が周期の５.２％ と小さい
のに対し、後者が周期の１５.４％ と大きい。これは、
本発明の他の実施例にもあてはまる。言い替えれば、直
流電圧源の電圧が少なくとも交流１００Ｖ以上の電圧を
整流した後に得られる値であり、動作周波数が２００ｋ
Ｈｚ以上で、出力電圧が５Ｖ以下のコンバータにおい
て、２次側の重なり期間を周期の１０％以下にすること
が可能なのは、図１，図６および図８のような実施例の
コンバータのみである。
【００５６】図１１は、本発明の更に他の一実施例を示
す。
す。
【００５７】ＤＣ−ＤＣコンバータの回路構成を示して
いる。直流電圧源３に複数の電源分割用コンデンサＣ1
〜Ｃn の直列接続体が並列に接続され、各コンデンサを
直流電圧源として動作するように、夫々のコンデンサに
コンバータが接続されている。ここでは、出力を多出力
にしている。各コンバータには、前述した一実施例のい
ずれかを使用する。各コンバータは、上述したように、
高周波化，小形化かつ高効率化を達成できる。このよう
な構成にすることで、全体のＤＣ−ＤＣコンバータの小
形軽量化を図ることができる効果がある。また、各コン
バータのスイッチ素子の耐圧を軽減することができる効
果も生まれる。
いる。直流電圧源３に複数の電源分割用コンデンサＣ1
〜Ｃn の直列接続体が並列に接続され、各コンデンサを
直流電圧源として動作するように、夫々のコンデンサに
コンバータが接続されている。ここでは、出力を多出力
にしている。各コンバータには、前述した一実施例のい
ずれかを使用する。各コンバータは、上述したように、
高周波化，小形化かつ高効率化を達成できる。このよう
な構成にすることで、全体のＤＣ−ＤＣコンバータの小
形軽量化を図ることができる効果がある。また、各コン
バータのスイッチ素子の耐圧を軽減することができる効
果も生まれる。
【００５８】図１１では多出力としたが、単出力とする
こともできる。図１２はコンバータの並列接続方法を示
している。同図(ａ)，(ｂ)において、３０−１〜３０−
ｎはインバータ、１８−１〜１８−ｎは変圧器、３１−
１〜３１−ｎは整流回路、３２−１〜３２−ｎは出力平
滑用回路、３３は負荷である。直流電圧源３と電源分割
用コンデンサＣ1〜Ｃnの構成は、図１１と同様なもので
ある。(ａ)では、出力平滑用回路３２−１〜３２−ｎの
後段で出力を並列にとつている。この場合、出力平滑用
回路のコンデンサを共通にしてもよい。また、各コンバ
ータは、どのような位相で動作させてもよい。(ｂ)は、
出力平滑用回路３２の前段で出力を並列にとつている場
合を示している。この場合、各コンバータは、コンバー
タの並列数をｎとすれば、２π／ｎの位相差を設けて動
作させるのが望ましい。各コンバータには、前述した一
実施例のいずれかを使用する。
こともできる。図１２はコンバータの並列接続方法を示
している。同図(ａ)，(ｂ)において、３０−１〜３０−
ｎはインバータ、１８−１〜１８−ｎは変圧器、３１−
１〜３１−ｎは整流回路、３２−１〜３２−ｎは出力平
滑用回路、３３は負荷である。直流電圧源３と電源分割
用コンデンサＣ1〜Ｃnの構成は、図１１と同様なもので
ある。(ａ)では、出力平滑用回路３２−１〜３２−ｎの
後段で出力を並列にとつている。この場合、出力平滑用
回路のコンデンサを共通にしてもよい。また、各コンバ
ータは、どのような位相で動作させてもよい。(ｂ)は、
出力平滑用回路３２の前段で出力を並列にとつている場
合を示している。この場合、各コンバータは、コンバー
タの並列数をｎとすれば、２π／ｎの位相差を設けて動
作させるのが望ましい。各コンバータには、前述した一
実施例のいずれかを使用する。
【００５９】各コンバータは、上述したように、高周波
化，小形化かつ高効率化を達成できる。このような構成
にすることで、全体のＤＣ−ＤＣコンバータの小形軽量
化を図ることができる効果がある。また、各コンバータ
のスイッチ素子の耐圧を軽減することができる効果も生
まれる。
化，小形化かつ高効率化を達成できる。このような構成
にすることで、全体のＤＣ−ＤＣコンバータの小形軽量
化を図ることができる効果がある。また、各コンバータ
のスイッチ素子の耐圧を軽減することができる効果も生
まれる。
【００６０】図１３は本発明の更に他の一実施例を示
す。上述したように、本発明のＤＣ−ＤＣコンバータ
は、低電圧大電流出力のものほど高周波小形化と高効率
化の効果が大きい。このような電源の最たるものが電子
計算機用電源である。(ａ)は、商用ラインから電力を受
電し、少なくともＣＶＣＦ（Constant Voltage Constan
tFrequency)，ＡＣ−ＤＣコンバータ，ＤＣ−ＤＣコン
バータ、そして５Ｖ以下の直流電圧を受給する論理回路
を直列に接続した電子計算機を示している。この構成
は、大規模な電子計算機に用いられる。(ｂ)は、(ａ)か
らＣＶＣＦを除外した構成であり、小規模な電子計算機
に用いられる。(ａ)，(ｂ)において、ＤＣ−ＤＣコンバ
ータとして上述した図１，図６，図８，図１１及び図１
２等の本発明のコンバータのいずれかを用いれば、電子
計算機の小形軽量化を図ることができる効果がある。
す。上述したように、本発明のＤＣ−ＤＣコンバータ
は、低電圧大電流出力のものほど高周波小形化と高効率
化の効果が大きい。このような電源の最たるものが電子
計算機用電源である。(ａ)は、商用ラインから電力を受
電し、少なくともＣＶＣＦ（Constant Voltage Constan
tFrequency)，ＡＣ−ＤＣコンバータ，ＤＣ−ＤＣコン
バータ、そして５Ｖ以下の直流電圧を受給する論理回路
を直列に接続した電子計算機を示している。この構成
は、大規模な電子計算機に用いられる。(ｂ)は、(ａ)か
らＣＶＣＦを除外した構成であり、小規模な電子計算機
に用いられる。(ａ)，(ｂ)において、ＤＣ−ＤＣコンバ
ータとして上述した図１，図６，図８，図１１及び図１
２等の本発明のコンバータのいずれかを用いれば、電子
計算機の小形軽量化を図ることができる効果がある。
【００６１】図１４は本発明の更に他の一実施例を示
す。(ａ)，(ｂ)，(ｃ)は、それぞれ図１のスイッチ回路
２，図６のスイッチ回路２，図８のスイッチ回路２を各
々一個のモジュール２３にしたものである。スイッチ回
路をこのようなモジュールにすることによって、小形，
安価なスイッチ回路が提供できる。また、このモジュー
ルを用いることで、図１，図６及び図８等の本発明のＤ
Ｃ−ＤＣコンバータを更に小形，安価にできる。
す。(ａ)，(ｂ)，(ｃ)は、それぞれ図１のスイッチ回路
２，図６のスイッチ回路２，図８のスイッチ回路２を各
々一個のモジュール２３にしたものである。スイッチ回
路をこのようなモジュールにすることによって、小形，
安価なスイッチ回路が提供できる。また、このモジュー
ルを用いることで、図１，図６及び図８等の本発明のＤ
Ｃ−ＤＣコンバータを更に小形，安価にできる。
【００６２】図１５は本発明の更に他の一実施例を示
す。図１４に示したモジュールでは、ＩＣ回路にする場
合、コンデンサを同一基板上に集積することが難しい。
また、コンデンサの容量は、応用によって異なり、ユー
ザーが設定できるようにするのが望ましい。そこで、図
１５は、図１４のモジュールからコンデンサを除外した
ものをＩＣ回路にしたものである。(ａ)，(ｂ)，(ｃ)
は、それぞれ図１のスイッチ回路２，図６のスイッチ回
路２，図８のスイッチ回路２からコンデンサを除いたも
のを各々ＩＣ回路２４にしたものである。スイッチ回路
の一部をこのようなＩＣ回路にすることによって、小
形，安価なスイッチ回路を提供できる。また、このＩＣ
回路を用いることで、図１，図６及び図８等の本発明の
ＤＣ−ＤＣコンバータを更に小形，安価にできる。
す。図１４に示したモジュールでは、ＩＣ回路にする場
合、コンデンサを同一基板上に集積することが難しい。
また、コンデンサの容量は、応用によって異なり、ユー
ザーが設定できるようにするのが望ましい。そこで、図
１５は、図１４のモジュールからコンデンサを除外した
ものをＩＣ回路にしたものである。(ａ)，(ｂ)，(ｃ)
は、それぞれ図１のスイッチ回路２，図６のスイッチ回
路２，図８のスイッチ回路２からコンデンサを除いたも
のを各々ＩＣ回路２４にしたものである。スイッチ回路
の一部をこのようなＩＣ回路にすることによって、小
形，安価なスイッチ回路を提供できる。また、このＩＣ
回路を用いることで、図１，図６及び図８等の本発明の
ＤＣ−ＤＣコンバータを更に小形，安価にできる。
【００６３】
【発明の効果】以上の様に、本発明によればスイッチン
グ損失の低減，２次側重なり期間の低減および電源短絡
防止用デッドタイムの削除を図ることができる。この結
果、ＤＣ−ＤＣコンバータの高周波化，小形化，高効率
化が容易に実現できる。
グ損失の低減，２次側重なり期間の低減および電源短絡
防止用デッドタイムの削除を図ることができる。この結
果、ＤＣ−ＤＣコンバータの高周波化，小形化，高効率
化が容易に実現できる。
【００６４】また、本発明のＤＣ−ＤＣコンバータを電
子計算機に用いることにより計算機の小形化が図れると
いう効果が得られる。
子計算機に用いることにより計算機の小形化が図れると
いう効果が得られる。
【図１】本発明の一実施例を示す回路構成図。
【図２】図１の回路各部の動作波形図。
【図３】図１の回路における電流の通流経路図。
【図４】図１の回路における２次側重なり期間での等価
回路図。
回路図。
【図５】図４の回路各部の動作波形図。
【図６】本発明の他の一実施例を示す回路構成図。
【図７】図６の回路各部の動作波形図。
【図８】本発明の他の一実施例を示す回路構成図。
【図９】図８の回路における各部の動作波形図。
【図１０】負荷回路の一実施例を示す回路構成図。
【図１１】本発明の他の一実施例を示す回路構成図。
【図１２】コンバータの並列接続方法を示す回路構成
図。
図。
【図１３】本発明の他の一実施例を示す回路構成図。
【図１４】本発明の他の一実施例を示す回路構成図。
【図１５】本発明の他の一実施例を示す回路構成図。
【図１６】従来のＤＣ−ＤＣコンバ−タの回路構成図。
１…スナバ回路、２…スイッチ回路、３…直流電圧源、
４−１〜４−２…電源分割用コンデンサ、５−１〜５−
４…ＭＯＳ−ＦＥＴ、６−１〜６−４…ダイオード、７
−１〜７−２…コンデンサ、８−１〜８−２…帰還ダイ
オード、９−１〜９−２…整流ダイオード、１０…環流
ダイオード、１１…出力平滑用リアクトル、１２…出力
平滑用コンデンサ、１３…負荷回路、１４…変圧器の等
価回路、１５…励磁インダクタンス、１６…漏れインダ
クタンス、１７…直流電流源、１８…変圧器、１９…充
放電スナバ、２３…モジュール、２４…ＩＣ回路、３０
…インバータ、３１…整流回路、３２…出力平滑回路、
３３…負荷、３４…一石フォワードコンバータ。
４−１〜４−２…電源分割用コンデンサ、５−１〜５−
４…ＭＯＳ−ＦＥＴ、６−１〜６−４…ダイオード、７
−１〜７−２…コンデンサ、８−１〜８−２…帰還ダイ
オード、９−１〜９−２…整流ダイオード、１０…環流
ダイオード、１１…出力平滑用リアクトル、１２…出力
平滑用コンデンサ、１３…負荷回路、１４…変圧器の等
価回路、１５…励磁インダクタンス、１６…漏れインダ
クタンス、１７…直流電流源、１８…変圧器、１９…充
放電スナバ、２３…モジュール、２４…ＩＣ回路、３０
…インバータ、３１…整流回路、３２…出力平滑回路、
３３…負荷、３４…一石フォワードコンバータ。
Claims (6)
- 【請求項１】直流電圧源，変圧器の１次巻線及びスイッ
チ回路が直列に接続され、前記スイッチ回路のスイッチ
ング動作によって前記変圧器の２次巻線から負荷に直流
電力を供給するＤＣ−ＤＣコンバータにおいて、 前記スイッチ回路は少なくとも２個のスイッチ素子と２
個の整流素子とコンデンサとを備え、 前記スイッチ素子のターンオフ時には、前記コンデンサ
は前記直流電圧源と直列に接続され、かつ前記スイッチ
素子と並列に接続される回路構成となり、 前記スイッチ素子のターンオン時には、前記コンデンサ
と前記直流電圧源と前記スイッチ素子とが直列に接続さ
れる回路構成となり、かつ前記コンデンサの充電電圧が
前記直流電圧源の電圧と加極性になることを特徴とする
ＤＣ−ＤＣコンバータ。 - 【請求項２】請求項第１項に記載のＤＣ−ＤＣコンバー
タにおいて、前記変圧器の２次巻線側には、少なくとも
整流回路とチョーク入力型出力平滑用回路と負荷が接続
されることを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項３】請求項第１項に記載のＤＣ−ＤＣコンバー
タであって、前記直流電圧源の電圧が少なくとも交流１
００Ｖ以上の電圧を整流した後に得られる値であり、前
記スイッチ素子(主スイッチ素子)が２００ｋＨｚ以上の
周波数で動作し、負荷に５Ｖ以下の直流電圧を供給する
ＤＣ−ＤＣコンバータにおいて、前記スイッチ素子（主
スイッチ素子）がターンオンした直後に生じる変圧器の
２次側転流期間を前記動作周波数の周期の１０％以下と
したことを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項４】直流電源と２個以上の分圧コンデンサの直
列接続体が並列に接続され、前記各分圧コンデンサを直
流電圧源として動作するように夫々の分圧コンデンサに
請求項１から請求項３記載のＤＣ−ＤＣコンバータのう
ちの少なくとも一つのコンバ ータが接続されたものにお
いて、前記各コンバータでは前記スイッチ素子（主スイ
ッチ素子）がターンオンした直後に、前記直流電圧源と
コンバータ内の前記コンデンサとが直列に接続される回
路を形成することにより、前記変圧器の１次巻線に前記
直流電圧源の電圧値の２倍以上の電圧が印加されるよう
にしたことを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項５】直流電圧源と変圧器の１次巻線とスイッチ
回路が直列に接続され、該スイッチ回路に含まれるスイ
ッチ素子のオンオフによって該変圧器の２次巻線から負
荷に直流電力を供給するＤＣ−ＤＣコンバータにおい
て、 該スイッチ回路の構成は、第１の自己しゃ断素子の陰極
と第１のダイオードの陽極を接続し、第２のダイオード
の陰極と第２の自己しゃ断素子の陽極を接続し、前記第
１の自己しゃ断素子の陽極と前記第２のダイオードの陽
極を接続し、前記第１のダイオードの陰極と前記第２の
自己しゃ断素子の陰極を接続し、前記第１の自己しゃ断
素子の陰極と第２の自己しゃ断素子の陽極の間にスナバ
コンデンサを接続し、前記第１の自己しゃ断素子の陽極
と前記第２の自己しゃ断素子の陰極をそれぞれスイッチ
回路の陽極と陰極としたことを特徴とするＤＣ−ＤＣコ
ンバータ。 - 【請求項６】直流電圧を入力し、所定の直流電圧を出力
して論理回路に直流電力を供給するＤＣ−ＤＣコンバー
タを内蔵した電子計算機において、前記ＤＣ−ＤＣコン
バータは、少なくとも請求項１から請求項５のいずれか
より構成されてなることを特徴とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23877094A JP2616713B2 (ja) | 1994-10-03 | 1994-10-03 | Ｄｃ−ｄｃコンバータとそれを用いた電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23877094A JP2616713B2 (ja) | 1994-10-03 | 1994-10-03 | Ｄｃ−ｄｃコンバータとそれを用いた電子計算機 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156788A Division JPH0746902B2 (ja) | 1989-06-21 | 1989-06-21 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154967A JPH07154967A (ja) | 1995-06-16 |
| JP2616713B2 true JP2616713B2 (ja) | 1997-06-04 |
Family
ID=17035018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23877094A Expired - Fee Related JP2616713B2 (ja) | 1994-10-03 | 1994-10-03 | Ｄｃ−ｄｃコンバータとそれを用いた電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616713B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009144784A1 (ja) | 2008-05-27 | 2009-12-03 | 富士通メディアデバイス株式会社 | スイッチ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE20115475U1 (de) * | 2001-09-19 | 2003-02-20 | Biester Klaus | Gleichspannungs-Wandlervorrichtung |
| JP2008148477A (ja) * | 2006-12-12 | 2008-06-26 | Toyota Industries Corp | 電源回路 |
| JP4962105B2 (ja) | 2007-04-09 | 2012-06-27 | Ｔｄｋ株式会社 | Ｄｃ／ｄｃコンバータ |
| JP5112359B2 (ja) * | 2009-02-18 | 2013-01-09 | オリジン電気株式会社 | 電力変換装置 |
| JP5303030B2 (ja) * | 2009-06-02 | 2013-10-02 | トヨタ自動車株式会社 | 電圧変換装置の制御装置、それを搭載した車両および電圧変換装置の制御方法 |
| JP2011205752A (ja) * | 2010-03-25 | 2011-10-13 | Fujitsu Telecom Networks Ltd | フォワード型スイッチング電源装置とフォワード型スイッチング電源装置の駆動方法 |
| US9929662B2 (en) | 2014-09-08 | 2018-03-27 | Infineon Technologies Austria Ag | Alternating average power in a multi-cell power converter |
| US9584034B2 (en) | 2014-09-08 | 2017-02-28 | Infineon Technologies Austria Ag | Power converter circuit and method with asymmetrical half bridge |
| US20160072395A1 (en) * | 2014-09-08 | 2016-03-10 | Infineon Technologies Austria Ag | Multi-cell power conversion method and multi-cell power converter |
| US9837921B2 (en) | 2014-09-08 | 2017-12-05 | Infineon Technologies Austria Ag | Multi-cell power conversion method and multi-cell power converter |
| US9762134B2 (en) | 2014-09-08 | 2017-09-12 | Infineon Technologies Austria Ag | Multi-cell power conversion method and multi-cell power converter |
-
1994
- 1994-10-03 JP JP23877094A patent/JP2616713B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009144784A1 (ja) | 2008-05-27 | 2009-12-03 | 富士通メディアデバイス株式会社 | スイッチ回路 |
| US8350415B2 (en) | 2008-05-27 | 2013-01-08 | Fujitsu Limited | Switch circuit with inductive load and capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07154967A (ja) | 1995-06-16 |
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