JPH0746774B2 - 差分変調器 - Google Patents
差分変調器Info
- Publication number
- JPH0746774B2 JPH0746774B2 JP7949684A JP7949684A JPH0746774B2 JP H0746774 B2 JPH0746774 B2 JP H0746774B2 JP 7949684 A JP7949684 A JP 7949684A JP 7949684 A JP7949684 A JP 7949684A JP H0746774 B2 JPH0746774 B2 JP H0746774B2
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- JP
- Japan
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- voltage
- output
- charge
- input
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は低周波のアナログ信号を比較的高速のディジタ
ル信号に符号化する装置に関する。
ル信号に符号化する装置に関する。
（従来技術とその問題点） 従来低周波のアナログ信号をディジタル信号に変換する
とき、被変換アナログ信号の最大周波数の２倍から３倍
程度のサンプリング周波数で、分解能の高いA/D変換を
行うのが通常であった。このときサンプリング周波数の
1/2以上の周波数を有する信号は雑音としてディジタル
信号に混入するため、変換に際してあらかじめ高精度の
帯域制限フィルタをとうしてサンプリング周波数の1/2
以上の信号を充分減衰させてからA/D変換が行われてき
た。しかしこの帯域制限フィルタを精度よく作ることは
非常に困難である。そこで近年簡単なA/D変換器で信号
周波数より充分高いサンプリング周波数でA/D変換した
後ディジタルフィルタによって信号成分だけを抽出する
方法が検討されている。ディジタルフィルタはクロック
周波数が安定であれば精度もよく、再現性も非常によ
い。このためのA/D変換方式としてデルタシグマ変調が
ある。デルタシグマ変調は第１図にブロック図で示され
るように、アナログ加算器２、積分器３、電圧比較器
４、リファレンス電圧発生器６を直列に接続してループ
を構成することにより実現される。ここでリファレンス
電圧発生器６は端子５のコード出力が“1"のときはリフ
ァレンス電圧として入力信号の最小電圧値として設計し
た電圧を発生し、コード出力が“0"のときは入力信号の
最大値として設計した電圧を発生する。その動作は、入
力端１から入力される電圧とリファレンス電圧発生器６
により出力される電圧を加え、それまで積分器３により
積算されてきた電圧と累算した結果を電圧比較器４によ
り比較し、正であれば“1"を出力し、負であれば“0"を
出力する。このようにして１ビットの符号化が行われ
る。この符号化方式によれば、例えば3.4KHzの電話信号
を12ビット精度で符号化するためには数MHz以上のサン
プリングが必要となり、非常な高速動作が要求される。
とき、被変換アナログ信号の最大周波数の２倍から３倍
程度のサンプリング周波数で、分解能の高いA/D変換を
行うのが通常であった。このときサンプリング周波数の
1/2以上の周波数を有する信号は雑音としてディジタル
信号に混入するため、変換に際してあらかじめ高精度の
帯域制限フィルタをとうしてサンプリング周波数の1/2
以上の信号を充分減衰させてからA/D変換が行われてき
た。しかしこの帯域制限フィルタを精度よく作ることは
非常に困難である。そこで近年簡単なA/D変換器で信号
周波数より充分高いサンプリング周波数でA/D変換した
後ディジタルフィルタによって信号成分だけを抽出する
方法が検討されている。ディジタルフィルタはクロック
周波数が安定であれば精度もよく、再現性も非常によ
い。このためのA/D変換方式としてデルタシグマ変調が
ある。デルタシグマ変調は第１図にブロック図で示され
るように、アナログ加算器２、積分器３、電圧比較器
４、リファレンス電圧発生器６を直列に接続してループ
を構成することにより実現される。ここでリファレンス
電圧発生器６は端子５のコード出力が“1"のときはリフ
ァレンス電圧として入力信号の最小電圧値として設計し
た電圧を発生し、コード出力が“0"のときは入力信号の
最大値として設計した電圧を発生する。その動作は、入
力端１から入力される電圧とリファレンス電圧発生器６
により出力される電圧を加え、それまで積分器３により
積算されてきた電圧と累算した結果を電圧比較器４によ
り比較し、正であれば“1"を出力し、負であれば“0"を
出力する。このようにして１ビットの符号化が行われ
る。この符号化方式によれば、例えば3.4KHzの電話信号
を12ビット精度で符号化するためには数MHz以上のサン
プリングが必要となり、非常な高速動作が要求される。
（発明の目的） 本発明の第一の目的は少ない付加素子により、この高す
ぎて実現困難なクロック周波数を に減少せしめる手段を提供するものである。このことは
集積回路の回路設計を容易ならしめると供に一般にクロ
ック周波数に比例して増大する消費電力も に減少せしめる効果をあわせ持つ。
ぎて実現困難なクロック周波数を に減少せしめる手段を提供するものである。このことは
集積回路の回路設計を容易ならしめると供に一般にクロ
ック周波数に比例して増大する消費電力も に減少せしめる効果をあわせ持つ。
本発明の第二の目的は集積回路化に適した回路構成を提
供することである。
供することである。
（発明の構成） 本発明は、被変調信号を入力してこの入力に比例した電
荷に変換する手段と、この被変調信号の変換を行おうと
する電圧範囲の最大値と最小値の差に相当する電荷量と
等しく、各々正および負１単位の電荷を供給する手段
と、この３つの電荷をそれまで蓄えられていた電荷と積
分加算して蓄えるとともにその結果を電圧に変換する手
段と、前記１単位の正の電荷量だけが前記積分加算する
手段に供給されたとき出力される電圧の1/2の電圧を発
生する手段と、前記１単位の負の電荷量だけが前記積分
加算する手段に供給されたとき出力される電圧の1/2の
電圧を発生する手段と、前記積分手段の出力と前記正の
1/2の電圧を比較し結果を外部に出力する手段と、前記
積分手段の出力と前記負の1/2の電圧を比較し結果を外
部に出力する手段と、この２つの比較を行う手段からの
出力結果により前記正負１単位の電荷を加算するか否か
を制御する手段とを有し、入力および積分加算されてい
た電荷および前回の比較結果により決まる正又は負の電
荷を積分加算し、この積分加算された電荷に比例した出
力電圧を比較することにより動作することを特徴とする
差分変調器にある。
荷に変換する手段と、この被変調信号の変換を行おうと
する電圧範囲の最大値と最小値の差に相当する電荷量と
等しく、各々正および負１単位の電荷を供給する手段
と、この３つの電荷をそれまで蓄えられていた電荷と積
分加算して蓄えるとともにその結果を電圧に変換する手
段と、前記１単位の正の電荷量だけが前記積分加算する
手段に供給されたとき出力される電圧の1/2の電圧を発
生する手段と、前記１単位の負の電荷量だけが前記積分
加算する手段に供給されたとき出力される電圧の1/2の
電圧を発生する手段と、前記積分手段の出力と前記正の
1/2の電圧を比較し結果を外部に出力する手段と、前記
積分手段の出力と前記負の1/2の電圧を比較し結果を外
部に出力する手段と、この２つの比較を行う手段からの
出力結果により前記正負１単位の電荷を加算するか否か
を制御する手段とを有し、入力および積分加算されてい
た電荷および前回の比較結果により決まる正又は負の電
荷を積分加算し、この積分加算された電荷に比例した出
力電圧を比較することにより動作することを特徴とする
差分変調器にある。
（構成の詳細な説明） 本発明の基本的動作を第２図を用いて説明する。入力端
子11により入力された電圧信号は電圧を電荷に変換する
第１の装置18により電荷の形で加算器12に印加される。
一方第１比較器14−１および第２比較器14−２の出力に
より制御される最大入力信号振幅の1/2の電圧に対応し
た正負の電荷を発生する電圧を電荷に変換する第２の装
置16−１および電圧を電荷に変換する第３の装置16−２
から供給される電荷も加算器12に印加される。この加算
結果は積分器13によりそれまで貯えられていた電荷と加
算され、結果を電圧として第１比較器14−１および第２
比較器14−２に供給される。第１比較器14−１は積分器
13の出力電圧が入力の最大振幅の中心を零とし、最大値
をVp最小値を−Vpとしたとき 以上であるか否かを判別して以上であれば“1"を出力
し、以下であれば“0"を出力する。第１端子17−１はこ
のVp/2を発生する手段に接続される。また、第２比較器
14−２は、積分器13の出力電圧が 以下であるか否かを判別して以下であれば“1"を出力
し、以上であれば“0"を出力する。この第１比較器14−
１および第２比較器14−２の出力は、第１出力端子15−
１および第２出力端子15−２よりディジタル信号処理用
の符号として出力されると供にそれぞれ前記負および正
の電荷を発生する電圧を電荷に変換する第２の装置16−
１および電圧を電荷に変換する第３の装置16−２に供給
される。したがって積分器13の出力が1/2Vpを越えた場
合には−Vpに相当する電荷が加算器12に加えられ、−1/
2Vp以下になったときは＋Vpに相当する電荷が加算器に
加えられる。そして出力が−1/2Vpから1/2Vpでは入力信
号だけが積分器13に供給される。このようにしてこのフ
ィードバックループは積分器13の出力で±1/2Vpを越え
ないように動作する。従来回路によるとこれが±Vpであ
るので変換出力の雑音電圧が1/2に減少することが期待
できる。一般にデルタシグマ変調器の単位帯域幅あたり
の雑音電圧は、最大入力電圧を一定としたときサンプリ
ング周波数fcに対し、 に比例することが知られている。したがって本方式によ
れば同一雑音レベルを得るのにクロック周波数を に減ずることができる。
子11により入力された電圧信号は電圧を電荷に変換する
第１の装置18により電荷の形で加算器12に印加される。
一方第１比較器14−１および第２比較器14−２の出力に
より制御される最大入力信号振幅の1/2の電圧に対応し
た正負の電荷を発生する電圧を電荷に変換する第２の装
置16−１および電圧を電荷に変換する第３の装置16−２
から供給される電荷も加算器12に印加される。この加算
結果は積分器13によりそれまで貯えられていた電荷と加
算され、結果を電圧として第１比較器14−１および第２
比較器14−２に供給される。第１比較器14−１は積分器
13の出力電圧が入力の最大振幅の中心を零とし、最大値
をVp最小値を−Vpとしたとき 以上であるか否かを判別して以上であれば“1"を出力
し、以下であれば“0"を出力する。第１端子17−１はこ
のVp/2を発生する手段に接続される。また、第２比較器
14−２は、積分器13の出力電圧が 以下であるか否かを判別して以下であれば“1"を出力
し、以上であれば“0"を出力する。この第１比較器14−
１および第２比較器14−２の出力は、第１出力端子15−
１および第２出力端子15−２よりディジタル信号処理用
の符号として出力されると供にそれぞれ前記負および正
の電荷を発生する電圧を電荷に変換する第２の装置16−
１および電圧を電荷に変換する第３の装置16−２に供給
される。したがって積分器13の出力が1/2Vpを越えた場
合には−Vpに相当する電荷が加算器12に加えられ、−1/
2Vp以下になったときは＋Vpに相当する電荷が加算器に
加えられる。そして出力が−1/2Vpから1/2Vpでは入力信
号だけが積分器13に供給される。このようにしてこのフ
ィードバックループは積分器13の出力で±1/2Vpを越え
ないように動作する。従来回路によるとこれが±Vpであ
るので変換出力の雑音電圧が1/2に減少することが期待
できる。一般にデルタシグマ変調器の単位帯域幅あたり
の雑音電圧は、最大入力電圧を一定としたときサンプリ
ング周波数fcに対し、 に比例することが知られている。したがって本方式によ
れば同一雑音レベルを得るのにクロック周波数を に減ずることができる。
（実施例） 本発明を集積回路化する、より詳しい回路例を第３図に
示す。本図中S1からS12はスイッチ素子でφ１とφ２な
るお互いに同時には導通しない逆位相のクロックで駆動
される。信号は端子21から入力されφ１で21と接続され
φ２で接地されるスイッチS2をとうして蓄電器C1の片方
の電極に至る。C1のもう片方の電極はφ１で接地されφ
２で演算増幅器23の負入力端子に接続されるスイッチS1
と接続されることにより入力電圧に比例した電荷に変換
する手段が構成される。２つの比較器24−1,24−２の出
力25−１および25−２はそれぞれ論理積ゲート40および
41により端子37にφ２を入力することにより論理積をと
り、その出力35および36によりそれぞれS3,S4およびS
5、S6の対を駆動する。φ１においてはS3,S4,S5は接地
されS6はリファレンス電源に接続される端子38に接続さ
れる。ここでS3,S4間には蓄電器C2が接続され、S5,S6の
間にはC2と等しい値の蓄電器C3が接続され、このC2，
C3,S3,S4,S5,S6によって最大電圧振幅に相当する電荷量
の1/2で正および負の電荷を供給する手段が形成され
る。S3およびS5はそれぞれ出力35および36が論理１とな
ったとき演算増幅回路の入力端に接続される。この時S
4,S6はそれぞれリファレンス電圧源およびグラウンドと
接続される。演算増幅器23およびC4は積分手段を構成す
ると供にC1，C2，C3の電荷をS1，S3，S5がそれぞれ導通
したときC4上に加算する役割も果たす。ここでC1，C2，
C3により31に充電される電荷量は入力電圧をV1，リファ
レンス電圧をVRとするとそれぞれ−C1V1，C2VR，−C3VR
で表わされる。一方積分回路の電荷Ｑの変化があったと
き節点32にあらわれる出力電圧の変化はΔV0＝−Q/C4で
表わされる。次に節点32の出力電圧がVp/2を越えたか判
定するには、比較器24−１の入力に直列に接続されたC5
およびS7およびS9の２組を接続し、φ１のサイクルにお
いてS7が接地、S9が前記リファレンス電圧を供給する手
段に接続される端子39に接続されている。比較を行うφ
２においてはS7は前記演算増幅器23と接続し、S9を接地
側に接続すると、比較器の入力Viは入力容量をCi演算増
幅器の出力をV0とすると、 Vi＝（C5V0−C7VR）／（C5＋C7＋Ci）なる電圧となる。
C2又はC3の電荷が１回にΔV0として伝達される電圧はΔ
V0＝（C2／C4）・VRであるからC5とC7の比は1:（C2・C5
/2・C4）にとれば第２図の説明でいうVp/2の比較が行え
る。−Vp/2の比較はVp/2の場合の構造とほぼ同じである
が丁度S9に相当するS10がφ１のとき接地φ２でVRと接
続することにより達せられる。この比較はφ２のサイク
ルの終りで状態決定がなされ、その結果は外部へ出力さ
れるとともに論理積ゲートへ供給される。
示す。本図中S1からS12はスイッチ素子でφ１とφ２な
るお互いに同時には導通しない逆位相のクロックで駆動
される。信号は端子21から入力されφ１で21と接続され
φ２で接地されるスイッチS2をとうして蓄電器C1の片方
の電極に至る。C1のもう片方の電極はφ１で接地されφ
２で演算増幅器23の負入力端子に接続されるスイッチS1
と接続されることにより入力電圧に比例した電荷に変換
する手段が構成される。２つの比較器24−1,24−２の出
力25−１および25−２はそれぞれ論理積ゲート40および
41により端子37にφ２を入力することにより論理積をと
り、その出力35および36によりそれぞれS3,S4およびS
5、S6の対を駆動する。φ１においてはS3,S4,S5は接地
されS6はリファレンス電源に接続される端子38に接続さ
れる。ここでS3,S4間には蓄電器C2が接続され、S5,S6の
間にはC2と等しい値の蓄電器C3が接続され、このC2，
C3,S3,S4,S5,S6によって最大電圧振幅に相当する電荷量
の1/2で正および負の電荷を供給する手段が形成され
る。S3およびS5はそれぞれ出力35および36が論理１とな
ったとき演算増幅回路の入力端に接続される。この時S
4,S6はそれぞれリファレンス電圧源およびグラウンドと
接続される。演算増幅器23およびC4は積分手段を構成す
ると供にC1，C2，C3の電荷をS1，S3，S5がそれぞれ導通
したときC4上に加算する役割も果たす。ここでC1，C2，
C3により31に充電される電荷量は入力電圧をV1，リファ
レンス電圧をVRとするとそれぞれ−C1V1，C2VR，−C3VR
で表わされる。一方積分回路の電荷Ｑの変化があったと
き節点32にあらわれる出力電圧の変化はΔV0＝−Q/C4で
表わされる。次に節点32の出力電圧がVp/2を越えたか判
定するには、比較器24−１の入力に直列に接続されたC5
およびS7およびS9の２組を接続し、φ１のサイクルにお
いてS7が接地、S9が前記リファレンス電圧を供給する手
段に接続される端子39に接続されている。比較を行うφ
２においてはS7は前記演算増幅器23と接続し、S9を接地
側に接続すると、比較器の入力Viは入力容量をCi演算増
幅器の出力をV0とすると、 Vi＝（C5V0−C7VR）／（C5＋C7＋Ci）なる電圧となる。
C2又はC3の電荷が１回にΔV0として伝達される電圧はΔ
V0＝（C2／C4）・VRであるからC5とC7の比は1:（C2・C5
/2・C4）にとれば第２図の説明でいうVp/2の比較が行え
る。−Vp/2の比較はVp/2の場合の構造とほぼ同じである
が丁度S9に相当するS10がφ１のとき接地φ２でVRと接
続することにより達せられる。この比較はφ２のサイク
ルの終りで状態決定がなされ、その結果は外部へ出力さ
れるとともに論理積ゲートへ供給される。
（発明の効果） 以上述べたように本発明によれば同一雑音レベルを得る
のにクロック周波数を にできしかも非常に簡単な構造により信号の符号化装置
が構成でき、集積回路化にも向いている。
のにクロック周波数を にできしかも非常に簡単な構造により信号の符号化装置
が構成でき、集積回路化にも向いている。
第１図は従来のデルタシグマ変調器のブロック図。２は
アナログ加算器、３は積分器、４は電圧比較器、６はリ
ファレンス電圧発生器。第２図は本発明による回路で、
11は入力端子、18は電圧を電荷に変換する第１の装置、
16−１は電圧を電荷に変換する第２の装置、16−２は電
圧を電荷に変換する第３の装置、12は加算器、13は積分
器、14−１は第１比較器、14−２は第２比較器、15−１
は第１出力端子、15−２は第２出力端子。第３図は第２
図の回路を具体化した本発明の実施例の回路図。
アナログ加算器、３は積分器、４は電圧比較器、６はリ
ファレンス電圧発生器。第２図は本発明による回路で、
11は入力端子、18は電圧を電荷に変換する第１の装置、
16−１は電圧を電荷に変換する第２の装置、16−２は電
圧を電荷に変換する第３の装置、12は加算器、13は積分
器、14−１は第１比較器、14−２は第２比較器、15−１
は第１出力端子、15−２は第２出力端子。第３図は第２
図の回路を具体化した本発明の実施例の回路図。
Claims (1)
- 【請求項１】被変調信号を入力してこの入力に比例した
電荷に変換する手段と、この被変調信号の変換を行おう
とする電圧範囲の最大値と最小値の差に相当する電荷量
と等しく、各々正および負１単位の電荷を供給する手段
と、この３つの電荷をそれまで蓄えられていた電荷と積
分加算して蓄えるとともにその結果を電圧に変換する手
段と、前記１単位の正の電荷量だけが前記積分加算する
手段に供給されたとき出力される電圧の1/2の電圧を発
生する手段と、前記１単位の負の電荷量だけが前記積分
加算する手段に供給されたとき出力される電圧の1/2の
電圧を発生する手段と、前記積分手段の出力と前記正の
1/2の電圧を比較し結果を外部に出力する手段と、前記
積分手段の出力と前記負の1/2の電圧を比較し結果を外
部に出力する手段と、この２つの比較を行う手段からの
出力結果により前記正負１単位の電荷を加算するか否か
を制御する手段とを有し、入力および積分加算されてい
た電荷および前回の比較結果により決まる正又は負の電
荷を積分加算し、この積分加算された電荷に比例した出
力電圧を比較することにより動作することを特徴とする
差分変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7949684A JPH0746774B2 (ja) | 1984-04-20 | 1984-04-20 | 差分変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7949684A JPH0746774B2 (ja) | 1984-04-20 | 1984-04-20 | 差分変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223331A JPS60223331A (ja) | 1985-11-07 |
| JPH0746774B2 true JPH0746774B2 (ja) | 1995-05-17 |
Family
ID=13691522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7949684A Expired - Lifetime JPH0746774B2 (ja) | 1984-04-20 | 1984-04-20 | 差分変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746774B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194726A (ja) * | 1987-10-07 | 1989-04-13 | Matsushita Electric Ind Co Ltd | オーバーサンプル形アナログ・ディジタル変換器の入力回路 |
-
1984
- 1984-04-20 JP JP7949684A patent/JPH0746774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60223331A (ja) | 1985-11-07 |
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