JPH0194726A - オーバーサンプル形アナログ・ディジタル変換器の入力回路 - Google Patents
オーバーサンプル形アナログ・ディジタル変換器の入力回路Info
- Publication number
- JPH0194726A JPH0194726A JP25289387A JP25289387A JPH0194726A JP H0194726 A JPH0194726 A JP H0194726A JP 25289387 A JP25289387 A JP 25289387A JP 25289387 A JP25289387 A JP 25289387A JP H0194726 A JPH0194726 A JP H0194726A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- converter
- type
- circuit
- oversampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000013139 quantization Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はオーバーサンプル形アナログ・ディジタル変換
器（以下オーバーサンプル形Ａ／Ｄ変換器と称す）に係
り、特に出力高調波歪を小さくしたオーバーサンプル形
Ａ／Ｄ変換器の入力回路に関するものである。
器（以下オーバーサンプル形Ａ／Ｄ変換器と称す）に係
り、特に出力高調波歪を小さくしたオーバーサンプル形
Ａ／Ｄ変換器の入力回路に関するものである。
従来の技術
近年、デジタル信号処理技術の進歩によシ、Ａ／Ｄ変換
器の重要性は益々高くなっている。従来よシ用いられて
いる逐次比較形Ａ／Ｄ変換機に比べ、サンプリング周波
数（ｆｓ）を信号周波数帯域（ｆＢｙ）の２倍よシ高い
周波数に設定することによって変換精度の向上を図った
オーバーサンプル形Ａ／Ｄ変換器が主流となシつつある
。
器の重要性は益々高くなっている。従来よシ用いられて
いる逐次比較形Ａ／Ｄ変換機に比べ、サンプリング周波
数（ｆｓ）を信号周波数帯域（ｆＢｙ）の２倍よシ高い
周波数に設定することによって変換精度の向上を図った
オーバーサンプル形Ａ／Ｄ変換器が主流となシつつある
。
つぎに、Δ−Σ形オーバーサンプル形Ａ／Ｄ変換器と呼
ばれる構成のものを第４図に示す（例えば、特開昭６１
−１７７８１８号公報及び「アイイーイーイー ジャー
ナル オプ ソリッドステイト？−キｙ ） Ｊ （Ｉ
ＥＥＥ ＴＯＵＲＮＡＬ ｏｆ ５ＯＬＩＤ−８ＴＡ
ＴＥ ＣＩＲＣＵＩＴ！３ ＡＵＧＵＳＴ １９８１
ＶＯＬ−８０−１６＆４． Ｔ 、Ｍｉｓａｗａ、’Ｓ
ｉｎｇｌｅ−Ｃｈｉｐ ｐｅｒＣｈａｎｎｅｌ Ｃｏｄ
ｅａ ｗｉｔｈ Ｆｉｌｔｅｒｓ Ｕｔｉｌｉｚｉｕｇ
Δ−ΣＭｏｄｕ ｌ ａ ｔ ｉ ｏｎ”ＰＰ３３３−
３４１ ））。
ばれる構成のものを第４図に示す（例えば、特開昭６１
−１７７８１８号公報及び「アイイーイーイー ジャー
ナル オプ ソリッドステイト？−キｙ ） Ｊ （Ｉ
ＥＥＥ ＴＯＵＲＮＡＬ ｏｆ ５ＯＬＩＤ−８ＴＡ
ＴＥ ＣＩＲＣＵＩＴ！３ ＡＵＧＵＳＴ １９８１
ＶＯＬ−８０−１６＆４． Ｔ 、Ｍｉｓａｗａ、’Ｓ
ｉｎｇｌｅ−Ｃｈｉｐ ｐｅｒＣｈａｎｎｅｌ Ｃｏｄ
ｅａ ｗｉｔｈ Ｆｉｌｔｅｒｓ Ｕｔｉｌｉｚｉｕｇ
Δ−ΣＭｏｄｕ ｌ ａ ｔ ｉ ｏｎ”ＰＰ３３３−
３４１ ））。
この第４図において、１は信号入力端子、２は信号出力
端子、３は量子化器、４はディジタル・アナログ変換回
路（以下、Ｄ／Ａ変換回路と略称する）、６は積分回路
、６ａはこの積分回路６を構成する積分器、６は加算器
、７は量子化器３の出力端とＤ／Ａ変換回路４との間に
挿入された遅延回路で、？ ＝ １ ／ｆ Ｂの遅延時
間をもっている。また、太線部分はディジタル信号であ
ることを示しておシ、量子化器３の出力をＤ／Ａ変換回
路４によってアナログ値に復元している。そして、量子
化器３の発生する量子化雑音電圧をＶ９Ｎ 、積分回路
６の伝達特性をＨ（ｚ）とした場合の信号出力端子２に
現われる雑音電圧ＶＴＮは第（１）式の２関数で表現さ
れる。
端子、３は量子化器、４はディジタル・アナログ変換回
路（以下、Ｄ／Ａ変換回路と略称する）、６は積分回路
、６ａはこの積分回路６を構成する積分器、６は加算器
、７は量子化器３の出力端とＤ／Ａ変換回路４との間に
挿入された遅延回路で、？ ＝ １ ／ｆ Ｂの遅延時
間をもっている。また、太線部分はディジタル信号であ
ることを示しておシ、量子化器３の出力をＤ／Ａ変換回
路４によってアナログ値に復元している。そして、量子
化器３の発生する量子化雑音電圧をＶ９Ｎ 、積分回路
６の伝達特性をＨ（ｚ）とした場合の信号出力端子２に
現われる雑音電圧ＶＴＮは第（１）式の２関数で表現さ
れる。
ＶＴＲ”Ｖ Ｎ／（１＋ ｒ’ −Ｈ（ｚ） ）
”’ ”・””（１）但しｚ−１＝ｅ−ト、ω＝２π
ｆ、Ｔ＝１／ｆｓである。
”’ ”・””（１）但しｚ−１＝ｅ−ト、ω＝２π
ｆ、Ｔ＝１／ｆｓである。
ここで、雑音電圧■ＴＮが第４図に示すＡ／Ｄ変換器の
変換誤差によって生じる雑音電圧である。そして積分回
路５．の伝達特性Ｈ（ｚ）はＨ（ｚ） ＝ １／（１−
Ｚ−’ ）であるから、第（１）式に代入すると雑音電
圧ｖＴＮはＶＴＮ＝Ｖ９Ｎ −（１−２−’ ）
・・・−・・・−（２）で求められる。（１−Ｚ−’
）の周波数特性は（３）式で求められる。
変換誤差によって生じる雑音電圧である。そして積分回
路５．の伝達特性Ｈ（ｚ）はＨ（ｚ） ＝ １／（１−
Ｚ−’ ）であるから、第（１）式に代入すると雑音電
圧ｖＴＮはＶＴＮ＝Ｖ９Ｎ −（１−２−’ ）
・・・−・・・−（２）で求められる。（１−Ｚ−’
）の周波数特性は（３）式で求められる。
（１−Ｚ−）−１−ｅ−声＝２ｓｉｎ （ｔｒｆ／ｆＢ
） ・” ”（３）そして、量子化雑音電圧ｖ９Ｎは
、ｆ５／２の帯域内に一様のレベル分布する白色雑音で
あるから、第（３）式の周波数特性から明らかなように
雑音電圧−Ｗの低い周波数成分はどレベルが低いことが
わかる。
） ・” ”（３）そして、量子化雑音電圧ｖ９Ｎは
、ｆ５／２の帯域内に一様のレベル分布する白色雑音で
あるから、第（３）式の周波数特性から明らかなように
雑音電圧−Ｗの低い周波数成分はどレベルが低いことが
わかる。
サンプリング周波数（ｆｓ）を高めたことによって量子
化雑音ｖ９Ｎが広帯域に分散して雑音レベルが低下する
のに加えて、第（２）式の示す周波数特性で低周波の雑
音レベルは低下することがわかる。
化雑音ｖ９Ｎが広帯域に分散して雑音レベルが低下する
のに加えて、第（２）式の示す周波数特性で低周波の雑
音レベルは低下することがわかる。
具体的には第４図に示す構成では、ｆ ＢＷ＝ １６Ｋ
Ｈｚ、ｆＢ＝２０４８ＫＨｚ とすると第（２）式よ
シ帯域内雑音レベルは約３１ｄＢ減衰する。また、量子
化雑音が広帯域に分散することによるＳ／Ｎ改善効果１
ａｄＢと合わせると第４図に示す構成ではａ ９ ｄＢ
のＳハ改善されたＡ／Ｄ変換器となる。
Ｈｚ、ｆＢ＝２０４８ＫＨｚ とすると第（２）式よ
シ帯域内雑音レベルは約３１ｄＢ減衰する。また、量子
化雑音が広帯域に分散することによるＳ／Ｎ改善効果１
ａｄＢと合わせると第４図に示す構成ではａ ９ ｄＢ
のＳハ改善されたＡ／Ｄ変換器となる。
発明が解決しようとする問題点
しかしながら上記した構成では、非常に簡単な構成で、
高精度なアナログ・デジタル変換のできるＡ／Ｄ変換器
であるが、入力積分回路がスイソチド・キャパシタフィ
ルタ（以下ＳＣＦと称す）で構成されているため、ＳＣ
Ｆ極性切換パルスがＳＣＦを構成するトランジスタの極
間容量を介してトランジスタのもつ２次歪を付加して入
力端子に漏れる雑音電圧信号（以下キックパックノイズ
と称す）と信号周波数との間で混変調歪を発生する問題
点があった。
高精度なアナログ・デジタル変換のできるＡ／Ｄ変換器
であるが、入力積分回路がスイソチド・キャパシタフィ
ルタ（以下ＳＣＦと称す）で構成されているため、ＳＣ
Ｆ極性切換パルスがＳＣＦを構成するトランジスタの極
間容量を介してトランジスタのもつ２次歪を付加して入
力端子に漏れる雑音電圧信号（以下キックパックノイズ
と称す）と信号周波数との間で混変調歪を発生する問題
点があった。
本発明は上記の問題点に鑑み、混変調歪の発生原因であ
るキックパックノイズを吸収できるオーバーサンプル形
アナログ・ディジタル変換器の入力回路を提供するもの
である。
るキックパックノイズを吸収できるオーバーサンプル形
アナログ・ディジタル変換器の入力回路を提供するもの
である。
問題点を解決するための手段
上記問題点を解決するため本発明によるオーバーサンプ
ル形アナログ・ディジタル変換器の入力回路は、信号源
から抵抗を介して入力端子に接続し、この入力端子とＳ
ＣＦＣ積形器を構成する演算増幅器同相入力端子とを容
量を介して接続したものである。
ル形アナログ・ディジタル変換器の入力回路は、信号源
から抵抗を介して入力端子に接続し、この入力端子とＳ
ＣＦＣ積形器を構成する演算増幅器同相入力端子とを容
量を介して接続したものである。
作 用
本発明は上記した構成によシ通常のオーバーサンプル形
Ａ／Ｄ変換器の入力端子に漏れるキック・パックノイズ
を、容量を介してＳＣＦＣ積形器の演算増幅器同相入力
端子に印加することにより、キック・パックノイズが有
する２ｎｄ歪成分を演算増幅器の同相除去作用によシ打
ち消すものである。
Ａ／Ｄ変換器の入力端子に漏れるキック・パックノイズ
を、容量を介してＳＣＦＣ積形器の演算増幅器同相入力
端子に印加することにより、キック・パックノイズが有
する２ｎｄ歪成分を演算増幅器の同相除去作用によシ打
ち消すものである。
実施例
以下図面に基づき本発明の実施例について説明を行う。
第１図は本発明によるオーバーサンプル形Ａ／Ｄ変換器
の入力回路の一実施例を示すもので、第２図は第１図の
円Ａの詳細を示すブロック図である。破線内１４は第４
図に示す構成の動作と同じ働きをする。
の入力回路の一実施例を示すもので、第２図は第１図の
円Ａの詳細を示すブロック図である。破線内１４は第４
図に示す構成の動作と同じ働きをする。
信号源２２からの信号は、抵抗２０を介してオーバーサ
ンプル形Ａ／Ｄ変換器の入力端子１に導かれ、アナログ
スイッチ１０ａ、１ ｏｂ、１０ｃ。
ンプル形Ａ／Ｄ変換器の入力端子１に導かれ、アナログ
スイッチ１０ａ、１ ｏｂ、１０ｃ。
１ｏｄと容量１１．１３及び演算増幅器１２で構成され
るＳＣＦＣ積形器６（１点鎖線内）に導かれ、量子化３
．遅延回路ｙ、Ｄ／Ａ変換回路４を経て一一Σ形オーバ
ーサンプルＡ／Ｄ変換器の動作が行なわれる。第２図は
第１図円Ａ内を拡大、詳細化した図面であるアナログス
イッチ１０ａを構成するインバータ１ｓ、Ｐａｈ ト
ランジスタ１６゜Ｎｃｈ）ランジスタ１７において極性
切換パルスがｔ ＝ １ ／ｆ Ｂで印加された場合、
Ｐｃｈ）ランジスタ１６、Ｎｃｈ）ランジスタ１７のゲ
ート−ドレイン間の極間容量によシ、入力端子１には極
性切換パルスを微分したキック・バックノイズが発生す
る０ 入力端子１におけるスペクトラムを第３図に示す。
るＳＣＦＣ積形器６（１点鎖線内）に導かれ、量子化３
．遅延回路ｙ、Ｄ／Ａ変換回路４を経て一一Σ形オーバ
ーサンプルＡ／Ｄ変換器の動作が行なわれる。第２図は
第１図円Ａ内を拡大、詳細化した図面であるアナログス
イッチ１０ａを構成するインバータ１ｓ、Ｐａｈ ト
ランジスタ１６゜Ｎｃｈ）ランジスタ１７において極性
切換パルスがｔ ＝ １ ／ｆ Ｂで印加された場合、
Ｐｃｈ）ランジスタ１６、Ｎｃｈ）ランジスタ１７のゲ
ート−ドレイン間の極間容量によシ、入力端子１には極
性切換パルスを微分したキック・バックノイズが発生す
る０ 入力端子１におけるスペクトラムを第３図に示す。
第３図において、ｆｌは信号周波数、ｆｓは極性切換パ
ルスの周波数、ｆＢ ”ｆｌ 、ｆＢ−ｆ、は各々極性
切換パルスｆｓ と信号周波数ｆ、による混変調成分
、ｆ３ ＋２ｆ 、 ｆｓ−２ｆは信号周波数ｆ１がゲ
ート、ソース間の電位変動を与えることによシ発生する
周波数酸゛分である。
ルスの周波数、ｆＢ ”ｆｌ 、ｆＢ−ｆ、は各々極性
切換パルスｆｓ と信号周波数ｆ、による混変調成分
、ｆ３ ＋２ｆ 、 ｆｓ−２ｆは信号周波数ｆ１がゲ
ート、ソース間の電位変動を与えることによシ発生する
周波数酸゛分である。
ここで、ナイキスト・レートよシ高いｆＢ ＋ ２ ｆ
、。
、。
ｆ５−２ｆ、の周波数が量子化されると、折シ返しによ
り２ｆ、なる信号が発生し、２次高調波歪となるＯ そこで、第１図における容量２１を入力端子１とＳＣＦ
形積形量分器１６成する演算増幅器１２の同相入力端子
に接続することによシ、−ｆｓ＋２ｆ、。
り２ｆ、なる信号が発生し、２次高調波歪となるＯ そこで、第１図における容量２１を入力端子１とＳＣＦ
形積形量分器１６成する演算増幅器１２の同相入力端子
に接続することによシ、−ｆｓ＋２ｆ、。
ｆｓ−２ｆ、の信号成分は同相除去されるが信号ｆ。
は容量２１の容量値を選ぶ事によシ、同相除去されない
。また信号源２２と入力端子１０間に挿入された抵抗２
ｏは、キック・バックノイズによシ信号源２２の動作点
が影響を受けるのを防止するための抵抗であシ信号源イ
ンピーダンスを見掛上大きくしている。
。また信号源２２と入力端子１０間に挿入された抵抗２
ｏは、キック・バックノイズによシ信号源２２の動作点
が影響を受けるのを防止するための抵抗であシ信号源イ
ンピーダンスを見掛上大きくしている。
発明の効果
本発明は、信号源を抵抗を介して入力端子に接続し、前
記入力端子とＳＣＦ形積外積分器成する演算増幅器同相
入力端子を容量を介して接続することによシ、キックバ
ックノイズに起因する２次高調波歪のみを除去できる、
オーバーサンプル形アナログ・ディジタル変換器の入力
回路を実現できるものである。
記入力端子とＳＣＦ形積外積分器成する演算増幅器同相
入力端子を容量を介して接続することによシ、キックバ
ックノイズに起因する２次高調波歪のみを除去できる、
オーバーサンプル形アナログ・ディジタル変換器の入力
回路を実現できるものである。
第１図は本発明の一実施例によるオーバーサンプル形ア
ナログΦディジタル変換器入力回路のブロック図、第２
図は第１図の入力端子付近の詳細な構成を示すブロック
図、第３図は入力端子におけるスペクトラムを示す特性
図、第４図はΔ−Σ形オーバーサンプルＡ／Ｄ変換器の
説明のためのブロック図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・量子化器、４・・・・・・Ｄ／Ａ変換回路
、６・・・・・・積分器、６・・・・・・加算器、７・
・・・・・遅延器、１０ａ〜１０ｄ・・・・・・アナロ
グスイッチ、１１，１３．２１・・・・・・容量、１２
・・・・・・演算増幅器、１５・・・・・・インバータ
、１６・・・・・・Ｐｃｈ）ランジスタ、１７・・・・
・・Ｎｃｈ）ランジスタ、２ｏ・・・・・・抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （ｌ
ナログΦディジタル変換器入力回路のブロック図、第２
図は第１図の入力端子付近の詳細な構成を示すブロック
図、第３図は入力端子におけるスペクトラムを示す特性
図、第４図はΔ−Σ形オーバーサンプルＡ／Ｄ変換器の
説明のためのブロック図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・量子化器、４・・・・・・Ｄ／Ａ変換回路
、６・・・・・・積分器、６・・・・・・加算器、７・
・・・・・遅延器、１０ａ〜１０ｄ・・・・・・アナロ
グスイッチ、１１，１３．２１・・・・・・容量、１２
・・・・・・演算増幅器、１５・・・・・・インバータ
、１６・・・・・・Ｐｃｈ）ランジスタ、１７・・・・
・・Ｎｃｈ）ランジスタ、２ｏ・・・・・・抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （ｌ
Claims (1)
- 信号源から抵抗を介して入力端子に接続し、スイッチド
キャパシター形積分器を構成する演算増幅器同相入力端
子と前記入力端子とを容量を介して接続したことを特徴
とするオーバーサンプル形アナログ・ディジタル変換器
の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25289387A JPH0194726A (ja) | 1987-10-07 | 1987-10-07 | オーバーサンプル形アナログ・ディジタル変換器の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25289387A JPH0194726A (ja) | 1987-10-07 | 1987-10-07 | オーバーサンプル形アナログ・ディジタル変換器の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194726A true JPH0194726A (ja) | 1989-04-13 |
Family
ID=17243633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25289387A Pending JPH0194726A (ja) | 1987-10-07 | 1987-10-07 | オーバーサンプル形アナログ・ディジタル変換器の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604956B2 (en) | 2008-09-30 | 2013-12-10 | Panasonic Corporation | Resonator and oversampling A/D converter |
| CN107332563A (zh) * | 2017-05-31 | 2017-11-07 | 苏州真感微电子科技有限公司 | 降低开关电容输入电流的电路及开关电容的采样方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223331A (ja) * | 1984-04-20 | 1985-11-07 | Nec Corp | 差分変調器 |
-
1987
- 1987-10-07 JP JP25289387A patent/JPH0194726A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223331A (ja) * | 1984-04-20 | 1985-11-07 | Nec Corp | 差分変調器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604956B2 (en) | 2008-09-30 | 2013-12-10 | Panasonic Corporation | Resonator and oversampling A/D converter |
| US8981978B2 (en) | 2008-09-30 | 2015-03-17 | Panasonic Intellectual Property Management Co., Ltd. | Resonator and oversampling A/D converter |
| CN107332563A (zh) * | 2017-05-31 | 2017-11-07 | 苏州真感微电子科技有限公司 | 降低开关电容输入电流的电路及开关电容的采样方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Naus et al. | A CMOS stereo 16-bit D/A converter for digital audio | |
| US5495200A (en) | Double sampled biquad switched capacitor filter | |
| US6111531A (en) | Parallel architecture for a bandpass sigma-delta modulator | |
| US20030146786A1 (en) | ADC having chopper offset cancellation | |
| EP0520617B1 (en) | Sigma-delta analogue-to-digital converter with improved stability. | |
| GB2281828A (en) | Analogue-to-digital converters and digital modulators | |
| JPH07162270A (ja) | 倍速度標本化信号積分器 | |
| JP2008160843A (ja) | オフセットエラー修正およびそれに同一のものを使用するシステムを用いるサンプル＆ホールド回路および方法 | |
| JPH11168353A (ja) | 二重サンプリングアナログ低域通過フィルタ | |
| JP2004040764A (ja) | 最小位相変動連続時間積分フィルタおよび当該フィルタを使用した帯域通過σδ変調器 | |
| JPH06232754A (ja) | アナログ−デジタル変換器 | |
| JPS6351571B2 (ja) | ||
| JPH0194726A (ja) | オーバーサンプル形アナログ・ディジタル変換器の入力回路 | |
| JP3483565B2 (ja) | 複数の入力信号を積分する方法および装置 | |
| JPS61276411A (ja) | 除去フイルタ | |
| GB2256331A (en) | Analogue-to-digital converters | |
| JPS63167523A (ja) | Ｄ／ａ変換回路 | |
| US11133820B1 (en) | Overload recovery method in sigma delta modulators | |
| JP3290873B2 (ja) | １ビットｄ／ａ変換器およびｄ／ａ変換器 | |
| Iwakura | Realization of tapped delay lines using switched-capacitor LDI ladders and application to FIR filter design | |
| JPH01101027A (ja) | 量子化器 | |
| Huang | Mixed analog/digital, FIR/IIR realization of a linear-phase lowpass filter | |
| JPS58198918A (ja) | フイルタ回路 | |
| Finck | High performance stereo bit-stream DAC with digital filter | |
| JPS61198911A (ja) | スイツチトキヤパシタフイルタ |