JPH0746074Y2 - ブリツジ回路のスイツチング素子保護回路 - Google Patents
ブリツジ回路のスイツチング素子保護回路Info
- Publication number
- JPH0746074Y2 JPH0746074Y2 JP1986131266U JP13126686U JPH0746074Y2 JP H0746074 Y2 JPH0746074 Y2 JP H0746074Y2 JP 1986131266 U JP1986131266 U JP 1986131266U JP 13126686 U JP13126686 U JP 13126686U JP H0746074 Y2 JPH0746074 Y2 JP H0746074Y2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- switching elements
- switching
- clock pulse
- Prior art date
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- Expired - Lifetime
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Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は、直流を交流に変換するインバータや、直流電
動機制御用のブリッジ回路を制御する制御回路などに用
いられるもので、電源に後列接続された２つのスイッチ
ング素子を交互にオン・オフして負荷電流・電圧を制御
するブリッジ回路のスイッチング素子保護回路に関する
ものである。
動機制御用のブリッジ回路を制御する制御回路などに用
いられるもので、電源に後列接続された２つのスイッチ
ング素子を交互にオン・オフして負荷電流・電圧を制御
するブリッジ回路のスイッチング素子保護回路に関する
ものである。
（考案の背景） 直流を交流に変換するインバータ、あるいは直流電動機
制御用ブリッジ回路によって負荷電流・電圧を制御する
制御回路などにおいては、多数のスイッチング素子をオ
ン・オフ制御して負荷電流・電圧を制御している。
制御用ブリッジ回路によって負荷電流・電圧を制御する
制御回路などにおいては、多数のスイッチング素子をオ
ン・オフ制御して負荷電流・電圧を制御している。
第３図は従来のこの種のブリッジ回路の一例を示す回路
図、第４図はその各部出力波形図である。直流電源１に
は、スイッチング素子2,3からなる直列回路４と、スイ
ッチング素子5,6からなる直列回路７とが並列接続され
ている。ここにスイッチング素子2,3,5,6はNPNトランジ
スタで形成される。そして各直列回路4,7の各スイッチ
ング素子2,3間と5,6間とに負荷８、例えば直流モータが
接続されて、主回路が形成される。
図、第４図はその各部出力波形図である。直流電源１に
は、スイッチング素子2,3からなる直列回路４と、スイ
ッチング素子5,6からなる直列回路７とが並列接続され
ている。ここにスイッチング素子2,3,5,6はNPNトランジ
スタで形成される。そして各直列回路4,7の各スイッチ
ング素子2,3間と5,6間とに負荷８、例えば直流モータが
接続されて、主回路が形成される。
ここで対角位置にあるスイッチング素子2,6と3,5とをそ
れぞれ交互にオン・オフしそれぞれのオン・オフ時間を
制御すれば、負荷８に印加される平均電圧を制御するこ
とができる。これらのスイッチング素子2,3および5,6は
従来同時にオンとなる事の無いように制御され、またこ
れら素子自身の動作遅れにより同時にオンすることを防
止するため次のように制御いしていた。すなわち抵抗9,
10およびコンデンサ11,12からなる遅延回路13,14と、し
きい値を持つ増幅器15,16とを備え、矩形波制御信号ａ
を一方の遅延回路13には直接、他方の遅延回路14には反
転回路17を経て入力しし、各遅延回路13,14の出力を増
幅器15,16で増幅してそれぞれスイッチング素子3,6およ
び2,5をオン・オフ制御するものであった。
れぞれ交互にオン・オフしそれぞれのオン・オフ時間を
制御すれば、負荷８に印加される平均電圧を制御するこ
とができる。これらのスイッチング素子2,3および5,6は
従来同時にオンとなる事の無いように制御され、またこ
れら素子自身の動作遅れにより同時にオンすることを防
止するため次のように制御いしていた。すなわち抵抗9,
10およびコンデンサ11,12からなる遅延回路13,14と、し
きい値を持つ増幅器15,16とを備え、矩形波制御信号ａ
を一方の遅延回路13には直接、他方の遅延回路14には反
転回路17を経て入力しし、各遅延回路13,14の出力を増
幅器15,16で増幅してそれぞれスイッチング素子3,6およ
び2,5をオン・オフ制御するものであった。
この場合制御信号ａは第４図に示すように遅延回路13で
遅延信号ｂとされる一方、他方の遅延回路で遅延信号ｃ
とされる。そしてこれら各信号b,cが増幅器15,16のしき
い値Vt1，Vt2に達すると増幅器15,16の出力信号d,eはＨ
レベルに変化する。この結果第４図に示すようにスイッ
チング素子3,6および2,5はそれぞれこの出力信号d,eに
よってオン・オフされる。この第４図から明らかなよう
に両出力信号d,eの間には休止時間T1，T2が存在し、こ
の休止時間T1，T2がスイッチング素子3,6および2,5が同
時にオンとなることによる電源の短絡を防止している。
遅延信号ｂとされる一方、他方の遅延回路で遅延信号ｃ
とされる。そしてこれら各信号b,cが増幅器15,16のしき
い値Vt1，Vt2に達すると増幅器15,16の出力信号d,eはＨ
レベルに変化する。この結果第４図に示すようにスイッ
チング素子3,6および2,5はそれぞれこの出力信号d,eに
よってオン・オフされる。この第４図から明らかなよう
に両出力信号d,eの間には休止時間T1，T2が存在し、こ
の休止時間T1，T2がスイッチング素子3,6および2,5が同
時にオンとなることによる電源の短絡を防止している。
しかしこの休止時間T1，T2は抵抗9,10やコンデンサ11,1
2のバラツキや増幅器15,16のしきい値Vt1，Vt2などによ
り変化するから、設計どうりの休止時間を保つことが非
常に困難であった。
2のバラツキや増幅器15,16のしきい値Vt1，Vt2などによ
り変化するから、設計どうりの休止時間を保つことが非
常に困難であった。
（考案の目的） 本考案はこのような事情に鑑みてなされたものであり、
安定した設計通りの休止時間を得ることができ、スイッ
チング回路の動作安定性を向上させることができるスイ
ッチング回路を提供することを目的とする。
安定した設計通りの休止時間を得ることができ、スイッ
チング回路の動作安定性を向上させることができるスイ
ッチング回路を提供することを目的とする。
（考案の構成） 本考案によればこの目的は、電源に直列接続された２つ
のスイッチング素子を矩形波制御信号に基いて交互にオ
ン・オフして負荷電流・電圧を制御するブリッジ回路に
おいて、前記矩形波入力信号をクロックパルスに同期し
て読込みクロックパルス間隔の整数倍の時間差をもって
２つのQ1およびQ2出力とする１つのシフトレジスタと、
前記Q1およびQ2出力が入力されるAND回路およびNOR回路
とを備え、前記AND回路およびNOR回路の出力によって前
記２つのスイッチング素子をそれぞれオン・オフ制御す
ることを特徴とするブリッジ回路のスイッチング素子保
護回路により達成される。
のスイッチング素子を矩形波制御信号に基いて交互にオ
ン・オフして負荷電流・電圧を制御するブリッジ回路に
おいて、前記矩形波入力信号をクロックパルスに同期し
て読込みクロックパルス間隔の整数倍の時間差をもって
２つのQ1およびQ2出力とする１つのシフトレジスタと、
前記Q1およびQ2出力が入力されるAND回路およびNOR回路
とを備え、前記AND回路およびNOR回路の出力によって前
記２つのスイッチング素子をそれぞれオン・オフ制御す
ることを特徴とするブリッジ回路のスイッチング素子保
護回路により達成される。
（実施例） 第１図は本考案の１実施例を示す回路図、第２図はその
各部出力波形図である。
各部出力波形図である。
第１図で主回路は第３図と同一なので同一部分には同一
符号を付し、その説明は繰り返さない。
符号を付し、その説明は繰り返さない。
この図において20はシフトレジスタである。このシフト
レジスタ20は、矩形波制御信号ａとしてのＤ入力を、ク
ロックパルスclの立上りに同期して一時記憶し、その時
の信号ａの状態（ＨまたはＬ）がQ1出力とされる。そし
て次のクロックパルスclによってこのQ1出力はQ2出力に
移送される。すなわちQ2出力はクロックパルスclの間隔
だけQ1出力から遅れた波形となる。
レジスタ20は、矩形波制御信号ａとしてのＤ入力を、ク
ロックパルスclの立上りに同期して一時記憶し、その時
の信号ａの状態（ＨまたはＬ）がQ1出力とされる。そし
て次のクロックパルスclによってこのQ1出力はQ2出力に
移送される。すなわちQ2出力はクロックパルスclの間隔
だけQ1出力から遅れた波形となる。
22はAND回路、24はNOR回路であり、これら各回路22,24
にはそれぞれQ1，Q2出力が入力され、それらの出力信号
A,Bは、それぞれ増幅器26、28を介してスイッチング素
子2,6および3,5の制御入力端（ベース）に入力される。
にはそれぞれQ1，Q2出力が入力され、それらの出力信号
A,Bは、それぞれ増幅器26、28を介してスイッチング素
子2,6および3,5の制御入力端（ベース）に入力される。
この結果出力信号A,Bはクロックパルスclの間隔だけの
休止時間T3を持った矩形波となり一義的に決るものであ
るから安定する。
休止時間T3を持った矩形波となり一義的に決るものであ
るから安定する。
本実施例では、シフトレジスタは１つのクロックパルス
間隔を持ってQ1，Q2を出力するが、本発明におけるシフ
トレジスタは複数のクロックパルス間隔で２つのＱ出力
を出力するものも包含する。
間隔を持ってQ1，Q2を出力するが、本発明におけるシフ
トレジスタは複数のクロックパルス間隔で２つのＱ出力
を出力するものも包含する。
（考案の効果） 本考案は以上のように、シフトレジスタを用いて、矩形
波制御信号をクロックパルスに同期して読込み、クロッ
クパルス周期の整数倍の時間差を有するQ1，Q2出力を
得、これをAND回路およびNOR回路に入力してスイッチン
グ素子をオン・オフする出力信号を得るものである。従
ってスイッチング素子をオン・オフする信号の休止時間
がクロックパルス周期の整数倍に等しく一定となり、安
定する。このためスイッチング回路の動作安定性が向上
する。
波制御信号をクロックパルスに同期して読込み、クロッ
クパルス周期の整数倍の時間差を有するQ1，Q2出力を
得、これをAND回路およびNOR回路に入力してスイッチン
グ素子をオン・オフする出力信号を得るものである。従
ってスイッチング素子をオン・オフする信号の休止時間
がクロックパルス周期の整数倍に等しく一定となり、安
定する。このためスイッチング回路の動作安定性が向上
する。
第１図は本考案の１実施例を示す回路図、第２図はその
各部出力波形図である。第３図は従来のこの種のスイッ
チング回路の一例を示す回路図、第４図はその各部出力
波形図である。 １……直流電源、2,3,5,6……スイッチング素子、4,7…
…直列回路、８……負荷、20……シフトレジスタ、22…
…AND回路、24……NOR回路。
各部出力波形図である。第３図は従来のこの種のスイッ
チング回路の一例を示す回路図、第４図はその各部出力
波形図である。 １……直流電源、2,3,5,6……スイッチング素子、4,7…
…直列回路、８……負荷、20……シフトレジスタ、22…
…AND回路、24……NOR回路。
Claims (1)
- 【請求項１】電源に直列接続された２つのスイッチング
素子を矩形波制御信号に基いて交互にオン・オフして負
荷電流・電圧を制御するブリッジ回路において、 前記矩形波入力信号をクロックパルスに同期して読込み
クロックパルス間隔の整数倍の時間差をもって２つのQ1
およびQ2出力とする１つのシフトレジスタと、前記Q1お
よびQ2出力が入力されるAND回路およびNOR回路とを備
え、前記AND回路およびNOR回路の出力によって前記２つ
のスイッチング素子をそれぞれオン・オフ制御すること
を特徴とするブリッジ回路のスイッチング素子保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986131266U JPH0746074Y2 (ja) | 1986-08-29 | 1986-08-29 | ブリツジ回路のスイツチング素子保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986131266U JPH0746074Y2 (ja) | 1986-08-29 | 1986-08-29 | ブリツジ回路のスイツチング素子保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6340191U JPS6340191U (ja) | 1988-03-15 |
| JPH0746074Y2 true JPH0746074Y2 (ja) | 1995-10-18 |
Family
ID=31029558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986131266U Expired - Lifetime JPH0746074Y2 (ja) | 1986-08-29 | 1986-08-29 | ブリツジ回路のスイツチング素子保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746074Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138877A (en) * | 1981-02-20 | 1982-08-27 | Hitachi Ltd | Da/ac inverter |
| JPS5996871A (ja) * | 1982-11-19 | 1984-06-04 | Hitachi Ltd | インバ−タ制御装置 |
-
1986
- 1986-08-29 JP JP1986131266U patent/JPH0746074Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6340191U (ja) | 1988-03-15 |
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