JPH0745629A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0745629A JPH0745629A JP19224793A JP19224793A JPH0745629A JP H0745629 A JPH0745629 A JP H0745629A JP 19224793 A JP19224793 A JP 19224793A JP 19224793 A JP19224793 A JP 19224793A JP H0745629 A JPH0745629 A JP H0745629A
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Abstract
(57)【要約】
【目的】 半導体基板主表面上の絶縁膜の開口部に形成
される導電体層を平坦化して形成し、素子の高増幅率
化、高速化を図る。 【構成】 Ｐ+ 型ベース電極領域１４，１４及びＰ- 型
ベース領域１５を設けたＮ- 型エピタキシャル層１３の
主表面上にフィールド酸化膜１８を形成する（図２(a)
）。フィールド酸化膜１８上にレジストパターン２５
を設置しエッチングによりフィールド酸化膜１８の一部
を選択的に除去して開口部１８ａを形成する（図２(b)
）。レジストパターン２５上部及び開口部１８ａから
露出するＰ- 型ベース領域１５上部にＰｏｌｙ−Ｓｉ層
９ｃ及び９ａを各々堆積させる。Ｐｏｌｙ−Ｓｉ層９ａ
はフィールド絶縁膜１８と略同じ厚さに形成する（図２
(c) ）。有機溶剤で洗浄し、レジスト２５とその上部の
Ｐｏｌｙ−Ｓｉ層９ｃを除去する（図２(d) ）。
される導電体層を平坦化して形成し、素子の高増幅率
化、高速化を図る。 【構成】 Ｐ+ 型ベース電極領域１４，１４及びＰ- 型
ベース領域１５を設けたＮ- 型エピタキシャル層１３の
主表面上にフィールド酸化膜１８を形成する（図２(a)
）。フィールド酸化膜１８上にレジストパターン２５
を設置しエッチングによりフィールド酸化膜１８の一部
を選択的に除去して開口部１８ａを形成する（図２(b)
）。レジストパターン２５上部及び開口部１８ａから
露出するＰ- 型ベース領域１５上部にＰｏｌｙ−Ｓｉ層
９ｃ及び９ａを各々堆積させる。Ｐｏｌｙ−Ｓｉ層９ａ
はフィールド絶縁膜１８と略同じ厚さに形成する（図２
(c) ）。有機溶剤で洗浄し、レジスト２５とその上部の
Ｐｏｌｙ−Ｓｉ層９ｃを除去する（図２(d) ）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
には、半導体基板表層部に形成されるエミッタ領域とそ
の上部に設置されるエミッタ電極との間、あるいはソー
ス領域とその上部に設置されるソース電極との間の絶縁
膜の開口部に介設される導電体層が、平坦化されて形成
される半導体装置に関する。
には、半導体基板表層部に形成されるエミッタ領域とそ
の上部に設置されるエミッタ電極との間、あるいはソー
ス領域とその上部に設置されるソース電極との間の絶縁
膜の開口部に介設される導電体層が、平坦化されて形成
される半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体装置において、半導体基
板表層部に形成されるエミッタ領域とその上部に設置さ
れるエミッタ電極との間、あるいはソース領域とその上
部に設置されるソース電極との間の絶縁膜の開口部に、
例えば多結晶シリコン（以下、Ｐｏｌｙ−Ｓｉと略記す
る）のような導電体層の介設が行われている。
板表層部に形成されるエミッタ領域とその上部に設置さ
れるエミッタ電極との間、あるいはソース領域とその上
部に設置されるソース電極との間の絶縁膜の開口部に、
例えば多結晶シリコン（以下、Ｐｏｌｙ−Ｓｉと略記す
る）のような導電体層の介設が行われている。
【０００３】これは、エミッタ領域またはソース領域上
部に直に金属の電極を設置するとスパイクが発生し、こ
れがエミッタ領域あるいはソース領域に入ってしまい素
子の特徴上不都合が生じてしまうのを避けること等を目
的として設けられている。
部に直に金属の電極を設置するとスパイクが発生し、こ
れがエミッタ領域あるいはソース領域に入ってしまい素
子の特徴上不都合が生じてしまうのを避けること等を目
的として設けられている。
【０００４】図３は、従来のバイポーラトランジスタが
形成された半導体チップの内部構造を示す要部断面図で
ある。同図に示すように、半導体チップ１１は、例えば
シリコンから成るＮ+ 型半導体基板１２とその上部に形
成されたＮ- 型エピタキシャル層１３とを母体として形
成されている。
形成された半導体チップの内部構造を示す要部断面図で
ある。同図に示すように、半導体チップ１１は、例えば
シリコンから成るＮ+ 型半導体基板１２とその上部に形
成されたＮ- 型エピタキシャル層１３とを母体として形
成されている。
【０００５】そして、Ｎ- 型エピタキシャル層１３の上
層部には、不純物濃度略７×１０18／ｃｍ3 深さ略４μ
ｍのＰ+ 型ベース電極領域１４，１４が形成され、該Ｐ
+ 型ベース電極領域１４，１４の間には不純物濃度略２
×１０16／ｃｍ3 深さ略 2.4μｍのＰ- 型ベース領域１
５が形成され、該Ｐ- 型ベース領域１５の表層部には不
純物濃度略１×１０20／ｃｍ3 深さ略 0.4μｍのＮ+ 型
エミッタ領域１６が形成されている。
層部には、不純物濃度略７×１０18／ｃｍ3 深さ略４μ
ｍのＰ+ 型ベース電極領域１４，１４が形成され、該Ｐ
+ 型ベース電極領域１４，１４の間には不純物濃度略２
×１０16／ｃｍ3 深さ略 2.4μｍのＰ- 型ベース領域１
５が形成され、該Ｐ- 型ベース領域１５の表層部には不
純物濃度略１×１０20／ｃｍ3 深さ略 0.4μｍのＮ+ 型
エミッタ領域１６が形成されている。
【０００６】また、Ｎ- 型エピタキシャル層１３の表面
に形成された厚さ略0.35μｍのフィールド酸化膜（Ｓｉ
Ｏ2 ）１８には、Ｎ+ 型エミッタ領域１６及びＰ+ 型ベ
ース電極領域１４，１４上部に各々開口部１８ａ（以
下、エミッタ窓部という）、開口部１８ｂ，１８ｂが設
けられている。
に形成された厚さ略0.35μｍのフィールド酸化膜（Ｓｉ
Ｏ2 ）１８には、Ｎ+ 型エミッタ領域１６及びＰ+ 型ベ
ース電極領域１４，１４上部に各々開口部１８ａ（以
下、エミッタ窓部という）、開口部１８ｂ，１８ｂが設
けられている。
【０００７】そして、エミッタ窓部１８ａより露出する
Ｎ+ 型エミッタ領域１６及びその周辺のフィールド酸化
膜１８上部にはＮ型不純物を含有するＰｏｌｙ−Ｓｉ層
１９が設けられ、該Ｐｏｌｙ−Ｓｉ層１９を覆って例え
ばアルミニウム等の金属を用いてエミッタ電極２０が設
置されている。
Ｎ+ 型エミッタ領域１６及びその周辺のフィールド酸化
膜１８上部にはＮ型不純物を含有するＰｏｌｙ−Ｓｉ層
１９が設けられ、該Ｐｏｌｙ−Ｓｉ層１９を覆って例え
ばアルミニウム等の金属を用いてエミッタ電極２０が設
置されている。
【０００８】また、開口部１８ｂ，１８ｂから露出する
Ｐ+ 型ベース電極領域１４，１４及びその周辺のフィー
ルド酸化膜１８上部には、上例と同様、例えばアルミニ
ウム等の金属を用いてベース電極２１が設置されてい
る。
Ｐ+ 型ベース電極領域１４，１４及びその周辺のフィー
ルド酸化膜１８上部には、上例と同様、例えばアルミニ
ウム等の金属を用いてベース電極２１が設置されてい
る。
【０００９】さらに、Ｎ+ 型半導体基板１２の裏面一帯
には、例えば金等の金属を用いてコレクタ電極２２が設
置されている。次に、図４を参照して、上記構成のバイ
ポーラトランジスタの製造方法を説明する。
には、例えば金等の金属を用いてコレクタ電極２２が設
置されている。次に、図４を参照して、上記構成のバイ
ポーラトランジスタの製造方法を説明する。
【００１０】先ず、例えばシリコンから成るＮ+ 型基板
１２の上方にエピタキシャル成長を施すことにより、Ｎ
- 型エピタキシャル層１３を形成し、その表面を熱酸化
して一様にシリコン酸化膜（ＳｉＯ2 ）１７を形成す
る。さらに、その上方にレジストパターンを形成し、エ
ッチングによりシリコン酸化膜１７を選択的に除去して
開口部を形成し、例えば不活性ガス雰囲気中で熱処理を
施し該開口部よりＮ- 型エピタキシャル層１３の上方部
にＰ型不純物を熱拡散させ、Ｐ- 型ベース領域を形成し
さらにＰ+ 型ベース電極領域１４，１４を形成する（図
４(a) に示す状態）。
１２の上方にエピタキシャル成長を施すことにより、Ｎ
- 型エピタキシャル層１３を形成し、その表面を熱酸化
して一様にシリコン酸化膜（ＳｉＯ2 ）１７を形成す
る。さらに、その上方にレジストパターンを形成し、エ
ッチングによりシリコン酸化膜１７を選択的に除去して
開口部を形成し、例えば不活性ガス雰囲気中で熱処理を
施し該開口部よりＮ- 型エピタキシャル層１３の上方部
にＰ型不純物を熱拡散させ、Ｐ- 型ベース領域を形成し
さらにＰ+ 型ベース電極領域１４，１４を形成する（図
４(a) に示す状態）。
【００１１】次に、Ｎ- 型エピタキシャル層１３の表面
を熱酸化して一様にフィールド酸化膜１８を形成し、そ
の上部にレジストパターンを形成してエッチングにより
フィールド酸化膜１８の一部を選択的に除去し、エミッ
タ窓部１８ａを形成する。そして、エミッタ窓部１８ａ
から露出するＰ- 型ベース領域１５及びその周辺のフィ
ールド酸化膜１８上の広い範囲に一様にＰｏｌｙ−Ｓｉ
層を設置し、その上方にレジストパターンを形成しそれ
をマスクとしてエッチングにより所定部分のＰｏｌｙ−
Ｓｉ層１９のみ残し、他は除去する。さらに、例えばイ
オン注入法によりＰｏｌｙ−Ｓｉ層１９を通してＰ- 型
ベース領域１５の表層部にＮ型不純物をドーピングし、
Ｎ+ 型エミッタ領域１６を形成する（図４(b) に示す状
態）。
を熱酸化して一様にフィールド酸化膜１８を形成し、そ
の上部にレジストパターンを形成してエッチングにより
フィールド酸化膜１８の一部を選択的に除去し、エミッ
タ窓部１８ａを形成する。そして、エミッタ窓部１８ａ
から露出するＰ- 型ベース領域１５及びその周辺のフィ
ールド酸化膜１８上の広い範囲に一様にＰｏｌｙ−Ｓｉ
層を設置し、その上方にレジストパターンを形成しそれ
をマスクとしてエッチングにより所定部分のＰｏｌｙ−
Ｓｉ層１９のみ残し、他は除去する。さらに、例えばイ
オン注入法によりＰｏｌｙ−Ｓｉ層１９を通してＰ- 型
ベース領域１５の表層部にＮ型不純物をドーピングし、
Ｎ+ 型エミッタ領域１６を形成する（図４(b) に示す状
態）。
【００１２】次に、フィールド酸化膜１８上に、上例と
同様、レジストパターンを形成しエッチングにより開口
部１８ｂ，１８ｂを形成し、該開口部１８ｂ，１８ｂよ
り露出するＰ+ 型ベース電極領域１４，１４及びその周
辺のフィールド酸化膜１８上部に、また、Ｐｏｌｙ−Ｓ
ｉ層１９を覆って、例えば真空蒸着等の手法により、ア
ルミニウム等の金属を用いて、ベース電極２１及びエミ
ッタ電極２０を各々設置する。さらに、上例と同様、例
えば真空蒸着等の手法により、金等の金属を用いて、Ｎ
+ 型半導体基板１２の裏面一帯にコレクタ電極２２を設
置する（図４(c) に示す状態）。
同様、レジストパターンを形成しエッチングにより開口
部１８ｂ，１８ｂを形成し、該開口部１８ｂ，１８ｂよ
り露出するＰ+ 型ベース電極領域１４，１４及びその周
辺のフィールド酸化膜１８上部に、また、Ｐｏｌｙ−Ｓ
ｉ層１９を覆って、例えば真空蒸着等の手法により、ア
ルミニウム等の金属を用いて、ベース電極２１及びエミ
ッタ電極２０を各々設置する。さらに、上例と同様、例
えば真空蒸着等の手法により、金等の金属を用いて、Ｎ
+ 型半導体基板１２の裏面一帯にコレクタ電極２２を設
置する（図４(c) に示す状態）。
【００１３】
【発明が解決しようとする課題】ところで、上記半導体
装置においては、エミッタ窓部１８ａに形成されたＰｏ
ｌｙ−Ｓｉ層１９には、エミッタ窓部１８ａを形成する
フィールド酸化膜１８の厚さ及びその開口の大きさに起
因して段差が生じてしまい、該Ｐｏｌｙ−Ｓｉ層１９を
覆って設置されるエミッタ電極２０のコンタクト抵抗に
不均一が生じ易かった。これにより、結果的に電流増幅
率の低下を招き問題となっていた。
装置においては、エミッタ窓部１８ａに形成されたＰｏ
ｌｙ−Ｓｉ層１９には、エミッタ窓部１８ａを形成する
フィールド酸化膜１８の厚さ及びその開口の大きさに起
因して段差が生じてしまい、該Ｐｏｌｙ−Ｓｉ層１９を
覆って設置されるエミッタ電極２０のコンタクト抵抗に
不均一が生じ易かった。これにより、結果的に電流増幅
率の低下を招き問題となっていた。
【００１４】本発明は、このような実情に鑑みて成され
たものであり、その課題は、半導体基板主表面上の絶縁
膜の開口部に形成される導電体層を平坦化して形成する
ことにより素子の高増幅率化、高速化が図られた半導体
装置を提供することである。
たものであり、その課題は、半導体基板主表面上の絶縁
膜の開口部に形成される導電体層を平坦化して形成する
ことにより素子の高増幅率化、高速化が図られた半導体
装置を提供することである。
【００１５】
【課題を解決するための手段】まず、請求項１記載の発
明の半導体装置は、半導体基板表層部に設けられるエミ
ッタ領域とその上部に設置されるエミッタ電極との間の
絶縁膜の開口部に導電体層が介設される半導体装置であ
って、前記導電体層は、内部上方にベース領域が設けら
れた前記半導体基板の主表面上に絶縁膜を形成し、前記
絶縁膜上に所定面積の開口を有するレジスト層を形成
し、該レジスト層をマスクとして該絶縁膜の一部を選択
的に除去して該絶縁膜に開口部を形成し、前記レジスト
層の上部及び前記絶縁膜の開口部から露出する前記ベー
ス領域上部に該絶縁膜と略同じ厚さに前記導電体層を形
成し、前記レジスト層上部の導電体層を前記レジストと
ともに除去して形成されることを特徴とする。
明の半導体装置は、半導体基板表層部に設けられるエミ
ッタ領域とその上部に設置されるエミッタ電極との間の
絶縁膜の開口部に導電体層が介設される半導体装置であ
って、前記導電体層は、内部上方にベース領域が設けら
れた前記半導体基板の主表面上に絶縁膜を形成し、前記
絶縁膜上に所定面積の開口を有するレジスト層を形成
し、該レジスト層をマスクとして該絶縁膜の一部を選択
的に除去して該絶縁膜に開口部を形成し、前記レジスト
層の上部及び前記絶縁膜の開口部から露出する前記ベー
ス領域上部に該絶縁膜と略同じ厚さに前記導電体層を形
成し、前記レジスト層上部の導電体層を前記レジストと
ともに除去して形成されることを特徴とする。
【００１６】また請求項２記載の発明の半導体装置は、
半導体基板表層部に設けられるソース領域とその上部に
設置されるソース電極との間の絶縁膜の開口部に導電体
層が介設される半導体装置であって、前記導電体層は、
内部上方にチャネル領域が設けられた半導体基板の主表
面上に絶縁膜を形成し、前記絶縁膜上に所定面積の開口
を有するレジスト層を形成し、該レジスト層をマスクと
して該絶縁膜の一部を選択的に除去して該絶縁膜に開口
部を形成し、前記レジスト層の上部及び前記絶縁膜の開
口部から露出する前記チャネル領域上部に該絶縁膜と略
同じ厚さに前記導電体層を形成し、前記レジスト層上部
の導電体層を前記レジストとともに除去して形成される
ことを特徴とする。
半導体基板表層部に設けられるソース領域とその上部に
設置されるソース電極との間の絶縁膜の開口部に導電体
層が介設される半導体装置であって、前記導電体層は、
内部上方にチャネル領域が設けられた半導体基板の主表
面上に絶縁膜を形成し、前記絶縁膜上に所定面積の開口
を有するレジスト層を形成し、該レジスト層をマスクと
して該絶縁膜の一部を選択的に除去して該絶縁膜に開口
部を形成し、前記レジスト層の上部及び前記絶縁膜の開
口部から露出する前記チャネル領域上部に該絶縁膜と略
同じ厚さに前記導電体層を形成し、前記レジスト層上部
の導電体層を前記レジストとともに除去して形成される
ことを特徴とする。
【００１７】
【作用】請求項１または２に記載の発明の半導体装置に
おいては、絶縁膜に開口部を形成後、該開口部に導電体
層を該絶縁膜と略同じ厚さに形成するので、その上面が
平坦化されて形成される。
おいては、絶縁膜に開口部を形成後、該開口部に導電体
層を該絶縁膜と略同じ厚さに形成するので、その上面が
平坦化されて形成される。
【００１８】そして、平坦化されて形成された導電体層
を覆ってエミッタ電極またはソース電極が設置される。
よって、エミッタ電極またはソース電極のコンタクト抵
抗の均一性が向上し、大電流領域の増幅率の低下が抑え
られる。
を覆ってエミッタ電極またはソース電極が設置される。
よって、エミッタ電極またはソース電極のコンタクト抵
抗の均一性が向上し、大電流領域の増幅率の低下が抑え
られる。
【００１９】また、開口部の導電体層はエミッタ領域ま
たはソース領域の一部として機能する。従って、エミッ
タ領域またはソース領域の実効深さが増し、例えばＮＰ
Ｎ型の場合ホール電流の比率が減少し増幅率が向上す
る。
たはソース領域の一部として機能する。従って、エミッ
タ領域またはソース領域の実効深さが増し、例えばＮＰ
Ｎ型の場合ホール電流の比率が減少し増幅率が向上す
る。
【００２０】この場合、実効深さの増大は接合面積の増
大を伴わないから接合容量が増加せず、オン時間の増大
を招かないためスイッチング速度が遅くなることはな
い。
大を伴わないから接合容量が増加せず、オン時間の増大
を招かないためスイッチング速度が遅くなることはな
い。
【００２１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら詳細に説明する。図１は、本発明の一実施例
のバイポーラトランジスタが形成された半導体チップの
内部構造を示す要部断面図である。尚、従来例と同一部
材には同一符号を付して重複説明は省略する。
照しながら詳細に説明する。図１は、本発明の一実施例
のバイポーラトランジスタが形成された半導体チップの
内部構造を示す要部断面図である。尚、従来例と同一部
材には同一符号を付して重複説明は省略する。
【００２２】本実施例のバイポーラトランジスタの従来
例との差異は、エミッタ領域とその上部に設置されるエ
ミッタ電極との間の絶縁膜の開口部に介設される導電体
層が平坦化されて形成されることである。
例との差異は、エミッタ領域とその上部に設置されるエ
ミッタ電極との間の絶縁膜の開口部に介設される導電体
層が平坦化されて形成されることである。
【００２３】即ち、図１に示すように、半導体チップ１
において、Ｎ型の不純物を含むＰｏｌｙ−Ｓｉ層９は２
つの層９ａ，９ｂで形成されており、エミッタ窓部１８
ａに形成されるＰｏｌｙ−Ｓｉ層９ａはフィールド酸化
膜１８と略同じ厚さに形成され、その上部及び周辺のフ
ィールド酸化膜１８上部にＰｏｌｙ−Ｓｉ層９ｂが設置
されて、従来の半導体チップ１１（図３参照）が有して
いたエミッタ窓部１８ａの段差の解消が図られ、平坦化
されて形成されている。尚、その不純物濃度は、Ｎ+ 型
エミッタ領域１６と同様、約１×１０20／ｃｍ3 に形成
されている。ここで、Ｐｏｌｙ−Ｓｉ層９ｂの設置は省
略しても良い。
において、Ｎ型の不純物を含むＰｏｌｙ−Ｓｉ層９は２
つの層９ａ，９ｂで形成されており、エミッタ窓部１８
ａに形成されるＰｏｌｙ−Ｓｉ層９ａはフィールド酸化
膜１８と略同じ厚さに形成され、その上部及び周辺のフ
ィールド酸化膜１８上部にＰｏｌｙ−Ｓｉ層９ｂが設置
されて、従来の半導体チップ１１（図３参照）が有して
いたエミッタ窓部１８ａの段差の解消が図られ、平坦化
されて形成されている。尚、その不純物濃度は、Ｎ+ 型
エミッタ領域１６と同様、約１×１０20／ｃｍ3 に形成
されている。ここで、Ｐｏｌｙ−Ｓｉ層９ｂの設置は省
略しても良い。
【００２４】次に、図２を参照して、上記Ｐｏｌｙ−Ｓ
ｉ層９の製造方法について説明する。先ず、図２(a) に
示すように、Ｎ+ 型基板１２上部のＮ- 型エピタキシャ
ル層１３上方部にＰ+ 型ベース電極領域１４，１４及び
Ｐ- 型ベース領域１５を拡散形成した後、例えば不活性
ガス雰囲気中において熱酸化によりＮ- 型エピタキシャ
ル層１３表面にフィールド酸化膜１８を形成する。これ
は、従来例と変わりがない。
ｉ層９の製造方法について説明する。先ず、図２(a) に
示すように、Ｎ+ 型基板１２上部のＮ- 型エピタキシャ
ル層１３上方部にＰ+ 型ベース電極領域１４，１４及び
Ｐ- 型ベース領域１５を拡散形成した後、例えば不活性
ガス雰囲気中において熱酸化によりＮ- 型エピタキシャ
ル層１３表面にフィールド酸化膜１８を形成する。これ
は、従来例と変わりがない。
【００２５】次に、フィールド酸化膜１８上部に開口を
有するレジストパターン２５を形成し、これをマスクと
してエッチングによりＰ- 型ベース領域１５上方のフィ
ールド酸化膜１８を一部選択的に除去してエミッタ窓部
１８ａを形成し、Ｐ- 型ベース領域１５の一部を露出さ
せる（図２(b) に示す状態）。
有するレジストパターン２５を形成し、これをマスクと
してエッチングによりＰ- 型ベース領域１５上方のフィ
ールド酸化膜１８を一部選択的に除去してエミッタ窓部
１８ａを形成し、Ｐ- 型ベース領域１５の一部を露出さ
せる（図２(b) に示す状態）。
【００２６】次に、レジストパターン２５を残したまま
該レジストパターン２５上部及びエミッタ窓部１８ａの
Ｐ- 型ベース領域１５上部に、各々Ｐｏｌｙ−Ｓｉ層９
ｃ及び９ａをスパッタリング法あるいは光ＣＶＤ法等に
より堆積させる。ここで、エミッタ窓部１８ａのＰｏｌ
ｙ−Ｓｉ層９ａは、フィールド酸化膜１８と略同じ厚さ
に堆積させる（図２(c) に示す状態）。
該レジストパターン２５上部及びエミッタ窓部１８ａの
Ｐ- 型ベース領域１５上部に、各々Ｐｏｌｙ−Ｓｉ層９
ｃ及び９ａをスパッタリング法あるいは光ＣＶＤ法等に
より堆積させる。ここで、エミッタ窓部１８ａのＰｏｌ
ｙ−Ｓｉ層９ａは、フィールド酸化膜１８と略同じ厚さ
に堆積させる（図２(c) に示す状態）。
【００２７】次に、例えばレジストパターン２５を溶か
す有機溶剤で洗浄し、該レジストパターン上部のＰｏｌ
ｙ−Ｓｉ層９ｃを該レジストパターン２５ともどもフィ
ールド酸化膜１８上部より除去する。これにより、エミ
ッタ窓部１８ａには、平坦化されたＰｏｌｙ−Ｓｉ層９
ａのみ残る（図２(d) に示す状態）。
す有機溶剤で洗浄し、該レジストパターン上部のＰｏｌ
ｙ−Ｓｉ層９ｃを該レジストパターン２５ともどもフィ
ールド酸化膜１８上部より除去する。これにより、エミ
ッタ窓部１８ａには、平坦化されたＰｏｌｙ−Ｓｉ層９
ａのみ残る（図２(d) に示す状態）。
【００２８】その後に、図示はしないが、Ｐｏｌｙ−Ｓ
ｉ層９ａ及びその周辺のフィールド酸化膜１８上部の広
い範囲にＰｏｌｙ−Ｓｉ層を形成し、さらにその上部に
レジストパターンを形成してエッチングにより所定部分
のＰｏｌｙ−Ｓｉ層９ｂのみ残し（図１参照）、他は除
去する。さらに、例えばイオン注入法により、Ｐｏｌｙ
−Ｓｉ層９ａ，９ｂを通してＰ- 型ベース領域１５の表
層部にＮ型不純物をドーピングし、Ｎ+ 型エミッタ領域
１６を形成する（図１参照）。尚、その他の部材は、従
来例と同様の製法による。Ｐｏｌｙ−Ｓｉ層９ｂの設置
は省略しても良いことは前述した。
ｉ層９ａ及びその周辺のフィールド酸化膜１８上部の広
い範囲にＰｏｌｙ−Ｓｉ層を形成し、さらにその上部に
レジストパターンを形成してエッチングにより所定部分
のＰｏｌｙ−Ｓｉ層９ｂのみ残し（図１参照）、他は除
去する。さらに、例えばイオン注入法により、Ｐｏｌｙ
−Ｓｉ層９ａ，９ｂを通してＰ- 型ベース領域１５の表
層部にＮ型不純物をドーピングし、Ｎ+ 型エミッタ領域
１６を形成する（図１参照）。尚、その他の部材は、従
来例と同様の製法による。Ｐｏｌｙ−Ｓｉ層９ｂの設置
は省略しても良いことは前述した。
【００２９】上記のように、本実施例の製造方法におい
ては、フィールド酸化膜１８にエミッタ窓部１８ａを形
成後、Ｐｏｌｙ−Ｓｉ層９ａを該エミッタ窓部１８ａに
フィールド酸化膜１８と略同じ厚さに形成し、さらにそ
の上部にＰｏｌｙ−Ｓｉ層９ｂを形成して、Ｐｏｌｙ−
Ｓｉ層９ａ，９ｂの上面を平坦化して形成している。
ては、フィールド酸化膜１８にエミッタ窓部１８ａを形
成後、Ｐｏｌｙ−Ｓｉ層９ａを該エミッタ窓部１８ａに
フィールド酸化膜１８と略同じ厚さに形成し、さらにそ
の上部にＰｏｌｙ−Ｓｉ層９ｂを形成して、Ｐｏｌｙ−
Ｓｉ層９ａ，９ｂの上面を平坦化して形成している。
【００３０】また、上記製造方法によって得られるＰｏ
ｌｙ−Ｓｉ層９ａ，９ｂを有する本実施例の半導体装置
においては、平坦化されて形成されたＰｏｌｙ−Ｓｉ層
９ａ，９ｂを覆ってエミッタ電極２０が設置される。よ
って、エミッタ電極２０とＰｏｌｙ−Ｓｉ層９ｂとのコ
ンタクトは平坦な下地で行われる。Ｐｏｌｙ−Ｓｉ層９
ａのみの設置の場合も同様である。このとき、エミッタ
窓部１８ａに形成されたＰｏｌｙ−Ｓｉ層９ａ，９ｂ
は、Ｎ+ 型エミッタ領域１６の一部として機能する。
ｌｙ−Ｓｉ層９ａ，９ｂを有する本実施例の半導体装置
においては、平坦化されて形成されたＰｏｌｙ−Ｓｉ層
９ａ，９ｂを覆ってエミッタ電極２０が設置される。よ
って、エミッタ電極２０とＰｏｌｙ−Ｓｉ層９ｂとのコ
ンタクトは平坦な下地で行われる。Ｐｏｌｙ−Ｓｉ層９
ａのみの設置の場合も同様である。このとき、エミッタ
窓部１８ａに形成されたＰｏｌｙ−Ｓｉ層９ａ，９ｂ
は、Ｎ+ 型エミッタ領域１６の一部として機能する。
【００３１】従って、上記のように、エミッタ窓部１８
ａのＰｏｌｙ−Ｓｉ層を平坦化して形成し段差を解消し
ているから、エミッタ電極２０のコンタクト抵抗の均一
性が向上する。一般に、大電流領域においては、エミッ
タコンタクト部分の抵抗がベース−エミッタ間の電圧降
下に大きく影響し、上記コンタクト抵抗の不均一は増幅
率を低下させるが、本実施例ではコンタクト抵抗が均一
化されているから大電流領域における増幅率の低下が従
来より抑えられる。
ａのＰｏｌｙ−Ｓｉ層を平坦化して形成し段差を解消し
ているから、エミッタ電極２０のコンタクト抵抗の均一
性が向上する。一般に、大電流領域においては、エミッ
タコンタクト部分の抵抗がベース−エミッタ間の電圧降
下に大きく影響し、上記コンタクト抵抗の不均一は増幅
率を低下させるが、本実施例ではコンタクト抵抗が均一
化されているから大電流領域における増幅率の低下が従
来より抑えられる。
【００３２】また、Ｐｏｌｙ−Ｓｉ層９ａ，９ｂがＮ+
型エミッタ領域１６の一部として機能するため、Ｎ+ 型
エミッタ領域１６を実際に深く形成しているわけではな
いが、実効深さが増すことになる。よって、エミッタ電
流に占めるホール電流の比率が減少し、増幅率が向上す
る。
型エミッタ領域１６の一部として機能するため、Ｎ+ 型
エミッタ領域１６を実際に深く形成しているわけではな
いが、実効深さが増すことになる。よって、エミッタ電
流に占めるホール電流の比率が減少し、増幅率が向上す
る。
【００３３】さらに、Ｎ+ 型エミッタ領域１６の実効深
さが増すだけであり実際に深く形成しているわけではな
いから、エミッタ接合面積の増加を伴わず、従って充放
電に要する時間が長くなることはなく、オン時間の増大
を招かないからスイッチング速度が遅くなることもな
い。
さが増すだけであり実際に深く形成しているわけではな
いから、エミッタ接合面積の増加を伴わず、従って充放
電に要する時間が長くなることはなく、オン時間の増大
を招かないからスイッチング速度が遅くなることもな
い。
【００３４】尚、上記実施例においては、ソース窓部１
８ａに形成される導電体層に多結晶シリコンを用いた例
を示していたが、単結晶シリコンを用いても良い。ま
た、上記実施例の半導体装置に対して導電型を反対とし
た半導体装置を構成しても良い。
８ａに形成される導電体層に多結晶シリコンを用いた例
を示していたが、単結晶シリコンを用いても良い。ま
た、上記実施例の半導体装置に対して導電型を反対とし
た半導体装置を構成しても良い。
【００３５】さらに、図示はしないが、上記実施例のバ
イポーラトランジスタに限らず、同様な構造を有し、エ
ミッタ領域がソース領域、ベース電極領域がゲート領
域、ベース領域がチャネル領域と呼ばれるバイポーラ型
の半導体装置（例えば静電誘導型半導体装置）にも本発
明は適用できることは勿論である。この場合、ベース電
極はゲート電極に、エミッタ電極はソース電極に、コレ
クタ電極はドレイン電極に相当する。
イポーラトランジスタに限らず、同様な構造を有し、エ
ミッタ領域がソース領域、ベース電極領域がゲート領
域、ベース領域がチャネル領域と呼ばれるバイポーラ型
の半導体装置（例えば静電誘導型半導体装置）にも本発
明は適用できることは勿論である。この場合、ベース電
極はゲート電極に、エミッタ電極はソース電極に、コレ
クタ電極はドレイン電極に相当する。
【００３６】
【発明の効果】以上、詳細に説明したように、請求項１
または２に記載の本発明の半導体装置によれば、絶縁膜
の開口部に形成される導電体層は、上面が平坦化されて
形成される。そして、平坦化されて形成された導電体層
を覆ってエミッタ電極またはソース電極が設置されるの
で、該エミッタ電極またはソース電極のコンタクト抵抗
の均一性が向上して大電流領域の増幅率の低下が抑えら
れる。
または２に記載の本発明の半導体装置によれば、絶縁膜
の開口部に形成される導電体層は、上面が平坦化されて
形成される。そして、平坦化されて形成された導電体層
を覆ってエミッタ電極またはソース電極が設置されるの
で、該エミッタ電極またはソース電極のコンタクト抵抗
の均一性が向上して大電流領域の増幅率の低下が抑えら
れる。
【００３７】さらに、導電体層がエミッタ領域またはソ
ース領域の一部として機能してその実効深さが増すこと
により、例えばＮＰＮ型の場合ホール電流の比率が減少
し増幅率が向上する。
ース領域の一部として機能してその実効深さが増すこと
により、例えばＮＰＮ型の場合ホール電流の比率が減少
し増幅率が向上する。
【００３８】この場合、エミッタ領域またはソース領域
の実効深さの増大は接合面積の増大を伴わないから接合
容量が増加せず、オン時間の増大を招かないためスイッ
チング速度が遅くなることはない。
の実効深さの増大は接合面積の増大を伴わないから接合
容量が増加せず、オン時間の増大を招かないためスイッ
チング速度が遅くなることはない。
【図１】本発明の実施例の半導体装置の内部構造を示す
要部断面図である。
要部断面図である。
【図２】図１の半導体装置における導電体層の製造方法
の工程を要部断面によって示す製造工程図である。
の工程を要部断面によって示す製造工程図である。
【図３】従来の半導体装置の内部構造を示す要部断面図
である。
である。
【図４】図３の半導体装置における導電体層の製造方法
の工程を要部断面によって示す製造工程図である。
の工程を要部断面によって示す製造工程図である。
９ａ，９ｂ，９ｃ Ｐｏｌｙ−Ｓｉ層 １２ 半導体基板 １４ ベース電極領域 １５ ベース領域 １６ エミッタ領域 １８ フィールド酸化膜 １８ａ 開口部（エミッタ窓部） ２０ エミッタ電極 ２５ レジスト層
Claims (3)
- 【請求項１】 半導体基板表層部に設けられるエミッタ
領域とその上部に設置されるエミッタ電極との間の絶縁
膜の開口部に導電体層が介設される半導体装置であっ
て、 前記導電体層は、 内部上方にベース領域が設けられた前記半導体基板の主
表面上に絶縁膜を形成し、 前記絶縁膜上に所定面積の開口を有するレジスト層を形
成し、該レジスト層をマスクとして該絶縁膜の一部を選
択的に除去して該絶縁膜に開口部を形成し、 前記レジスト層の上部及び前記絶縁膜の開口部から露出
する前記ベース領域上部に該絶縁膜と略同じ厚さに前記
導電体層を形成し、 前記レジスト層上部の導電体層を前記レジストとともに
除去して形成されることを特徴とする半導体装置。 - 【請求項２】 半導体基板表層部に設けられるソース領
域とその上部に設置されるソース電極との間の絶縁膜の
開口部に導電体層が介設される半導体装置であって、 前記導電体層は、 内部上方にチャネル領域が設けられた半導体基板の主表
面上に絶縁膜を形成し、 前記絶縁膜上に所定面積の開口を有するレジスト層を形
成し、該レジスト層をマスクとして該絶縁膜の一部を選
択的に除去して該絶縁膜に開口部を形成し、 前記レジスト層の上部及び前記絶縁膜の開口部から露出
する前記チャネル領域上部に該絶縁膜と略同じ厚さに前
記導電体層を形成し、 前記レジスト層上部の導電体層を前記レジストとともに
除去して形成されることを特徴とする半導体装置。 - 【請求項３】 前記導電体層は、多結晶シリコンまたは
単結晶シリコンであることを特徴とする請求項１または
２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224793A JPH0745629A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224793A JPH0745629A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745629A true JPH0745629A (ja) | 1995-02-14 |
Family
ID=16288119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19224793A Withdrawn JPH0745629A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745629A (ja) |
-
1993
- 1993-08-03 JP JP19224793A patent/JPH0745629A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |