JPH0744696A - ラインバッファ及びこれを用いた画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＡＭの容量を削減して回路の集積化を図
り、かつ逐次更新型の画像処理を行うときも高速処理の
できる画像処理装置を実現すること。 【構成】 順次走査画像を複数走査線を保持する２ポ−
トＲＡＭ１５、１６と、前記２ポ−トＲＡＭのリ−ドア
ドレスを発生するアドレス発生回路１３と、アドレス発
生回路１３の出力するアドレスを一時的に保持した後、
ライトアドレスとして前記２ポ−トＲＡＭに供給するア
ドレスラッチ回路１４と、画像ラッチ回路１７〜１１６
と、演算器１１４とで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＴＶカメラなどによっ
て得られる順次走査画像に対して２次元フィルタ処理を
施して特徴抽出や画質変換を行ったり、ラベル処理を行
う画像処理装置に関する。

【０００２】

【従来の技術】従来からＩＴＶカメラなどによって得ら
れる順次走査画像から、２次元フィルタと等しいサイズ
の画像を切り出して、特徴抽出や画質変換やラベル処理
などが行われている。たとえば３行３列の画像を切り出
す装置として特公昭６１−６２１８７の画像処理装置が
ある。この画像処理装置は３つの１ポ−トＲＡＭと、２
つのセレクタと、複数の画像ラッチ回路とを有してい
る。

【０００３】この画像処理装置では２つのＲＡＭに時間
的に連続した２行の順次走査画像を記憶しておき、この
２つのＲＡＭから２行分の順次走査画像を読みだすと共
に、残る１つのＲＡＭをライト状態にして次の走査画像
を記録する。

【０００４】次に上記３つのＲＡＭの中で時間的に最も
古い順次走査画像を記憶しているＲＡＭをライト状態と
して最新の順次走査画像を記憶させると共に、残る２つ
のＲＡＭから２行分の順次走査画像を読み出す。そして
この２つのＲＡＭから読み出された２行分の順次走査画
像といずれのＲＡＭも介さない最新の順次走査画像を複
数の画像ラッチ回路を用いて順次走査画像より３行３列
の画像を切り出している。

【０００５】

【発明が解決しようとする課題】上述した従来の画像処
理装置では記憶する画像の行数に加えて１行分のＲＡＭ
容量を必要とし、画像処理装置の集積化の妨げとなると
いう問題があった。

【０００６】また、画像処理の中には仮ラベル付け処理
のように、処理結果で切り出し画像の一部を更新しなが
ら次の画素を処理していくものがあり、これを本明細書
では逐次更新型処理と呼ぶ事にする。逐次更新型処理で
は切り出し画像の処理結果を再びラムに書き込む必要が
ある。従来の画像処理装置にあっては例えば、二つのＲ
ＡＭのうち一方のＲＡＭがリード状態にあり、他方のＲ
ＡＭがライト状態にある場合にリード状態にあるＲＡＭ
から１走査線分の最後のラベルデータを読み出した後に
現在、ライト状態にあるＲＡＭからラベルデータを読み
出すにはこのＲＡＭに１走査線分のラベルデータの書き
込みが終了するまで待つ必要があるため処理の高速化が
妨げられるという問題があった。

【０００７】本発明はこのような事情に鑑みてなされた
ものであり、ＲＡＭの容量の削減を図り、しかも逐次更
新型処理の場合も各走査線毎に待ち時間を設けること無
く処理を続けることのできるラインバッファ部を備えた
画像処理装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明のラインバッファ
は、異なるアドレスに対してリ−ドとライトを同時にで
きる走査線長分の画素の画像データが記憶される１また
は２以上の２ポ−トＲＡＭと、該２ポ−トＲＡＭのリ−
ドアドレスを発生する第１のアドレス発生回路と、該第
１のアドレス発生回路に同期してリ−ドアドレスから１
サイクルあるいは複数サイクル遅れたアドレスをライト
アドレスとして発生する第２のアドレス発生回路と、前
記第１のアドレス発生回路より出力されたリードアドレ
スにより前記２ポ−トＲＡＭより読み出された画像デー
タを一時的に保持する複数の画像ラッチ回路とを有する
ことを特徴とする。

【０００９】また本発明のラインバッファは、異なるア
ドレスに対してリ−ドとライトを同時にできる走査線長
分の画素の画像データが記憶される１または２以上の２
ポ−トＲＡＭと、該２ポ−トＲＡＭのリ−ドアドレスを
発生するアドレス発生回路と、該アドレス発生回路の発
生するアドレスを一時的に保持した後ライトアドレスと
して該２ポ−トＲＡＭに供給するアドレスラッチ回路
と、前記アドレス発生回路より出力されたリードアドレ
スにより前記２ポ−トＲＡＭより読み出された画像デー
タを一時的に保持する複数の画像ラッチ回路とを有する
ことを特徴とする。

【００１０】更に本発明のラインバッファは、１画素分
の画像デ−タのビット幅の２倍以上のビット幅で走査線
長分の画素の画像データが記憶される２ポ−トＲＡＭ
と、該２ポ−トＲＡＭのリ−ドアドレスを発生するアド
レス発生回路と、該アドレス発生回路の発生するアドレ
スを一時的に保持した後ライトアドレスとして前記２ポ
−トＲＡＭに供給するアドレスラッチ回路と、前記アド
レス発生回路より出力されたリードアドレスにより前記
２ポ−トＲＡＭより読み出された画像データを一時的に
保持する複数の画像ラッチ回路とを有することを特徴と
する。

【００１１】また本発明のラインバッファは、保持すべ
き全走査線上の画素数以上のワ−ド数を有し前記保持す
べき全走査線数と同数のポ−ト数を有するＲＡＭと、前
記ワ−ド数分のアドレスを発生するアドレス発生回路
と、該アドレス発生回路の発生するアドレスを一時的に
保持した後ライトアドレスとして前記ＲＡＭに供給する
アドレスラッチ回路と、前記アドレス発生回路の発生す
るアドレスを１走査線分のリ−ドアドレスに変換するア
ドレス変換回路と、該アドレス変換回路の発生するリ−
ドアドレスに対して１走査線分のオフセットをもってリ
−ドアドレスを発生するアドレスオフセット回路と、ア
ドレスあるいはサイクル数をカウントして前記ＲＡＭよ
り読み出される画像データを１走査線毎に出力先を切り
換えるセレクタと、該セレクタより出力される画像デー
タを一時的に保持する複数の画像ラッチ回路とを有する
ことを特徴とする。

【００１２】更に本発明のラインバッファは、保持すべ
き全走査線上の画素数以上のワ−ド数を有し前記保持す
べき全走査線数と同数のポ−ト数を有するＲＡＭと、前
記ワ−ド数分のアドレスをリ−ドアドレスとして周期的
に発生する第１のアドレス発生回路と、該第１のアドレ
ス発生回路の発生するアドレスに対して１走査線分遅れ
たアドレスを第２のリ−ドアドレスとして周期的に発生
する第２のアドレス発生回路と、前記第１のアドレス発
生回路あるいは第２のアドレス発生回路の発生するリ−
ドアドレスを一時的に保持した後ライトアドレスとして
前記ＲＡＭに供給するアドレスラッチ回路と、前記ＲＡ
Ｍより読み出された画像データを一時的に保持する複数
の画像ラッチ回路と有することを特徴とする。

【００１３】本発明の画像処理装置は、上記ラインバッ
ファを含んで構成されたことを特徴とする。

【００１４】

【作用】上記構成からなる情報処理装置においては、順
次走査画像や処理結果の画像の１走査線あるいは複数走
査線分の画像データを例えば、２ポ−トＲＡＭに保持
し、該２ポ−トＲＡＭから所望の画像データを読み出し
て画像処理に用いる。

【００１５】同時に時間的に最も古い走査線以外の走査
線上の画像データが画像ラッチ回路に一時的に保持され
た後、新たな順次走査画像データあるいは処理結果と共
に該２ポ−トＲＡＭ上で参照済みの画素の画像データを
保持している領域に上書きされる。

【００１６】したがって、ＲＡＭのメモリ容量を低減す
ることにより、回路の集積化が図かれ、かつ逐次更新型
の画像処理を行なうときも順次走査線誤とに待ち時間を
設けることなく、高速処理を行なうことができる。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して説明
する。本発明の実施例の説明に先立ち、従来の画像処理
装置について説明する。図１７に従来の画像処理装置の
構成を示す。同図に示すように従来の画像処理装置は、
３つの１ポ−トＲＡＭ１７００〜１７０２と、２つのセ
レクタ１７０３、１７０４と、画像ラッチ回路１７０５
〜１７１３とを有している。この画像処理装置の動作は
次のようである。すなわち、３つのＲＡＭのうち２つの
ＲＡＭに時間的に連続した２行の順次走査画像を記憶し
ておき、この２つのＲＡＭから２行分の順次走査画像を
読みだすと共に、残る１つのＲＡＭをライト状態にして
次の走査画像を記録する。

【００１８】次にこれら３つのＲＡＭの中で時間的に最
も古い順次走査画像を記憶しているＲＡＭをライト状態
として最新の順次走査画像を記憶させると共に、残る２
つのＲＡＭから２行分の順次走査画像を読み出す。そし
てこの２つのＲＡＭから読み出された２行分の順次走査
画像といずれのＲＡＭも介さない最新の順次走査画像を
複数の画像ラッチ回路１７０５〜１７１３を用いて順次
走査画像より３行３列の画像を切り出している。図１８
は従来の画像処理装置によって８列の順次走査画像１８
００から３行３列の画像１８０２を切り出している様子
を示す図であり、矢印１８０１は走査方向を表し、ｋ行
目、ｒ行目、ｍ行目、ｎ行目の順に順次走査画像が送ら
れてくる。ここで、ｋ１〜ｋ８と、ｒ１〜ｒ８と、ｍ１
〜ｍ８と、ｎ１〜ｎ８はそれぞれｋ行、ｒ行、ｍ行、ｎ
行の画素の値を示している。

【００１９】また図１７は従来の画像処理装置が画像１
８０２を切り出したサイクルにおけるＲＡＭの記憶状態
を示している。すなわち、ＲＡＭ１７００とＲＡＭ１７
０２にはそれぞれｍ行目とｒ行目の画像が既に書き込ま
れていて、ＲＡＭ１７００〜１７０２にはすべて５ワ−
ド目をアクセスされているが、ＲＡＭ１７００とＲＡＭ
１７０２はリ−ド状態におかれ、ＲＡＭ１７０１はライ
ト状態におかれている。この状態でＲＡＭ１７００とＲ
ＡＭ１７０２からそれぞれｍ５とｒ５の画像データが読
み出され、ＲＡＭ１７０１に画像データｎ５が書き込ま
れる。

【００２０】上述した従来の画像処理装置では記憶する
画像の行数に加えて１行分のＲＡＭ容量を必要とし、装
置の集積化の妨げとなっていた。

【００２１】図９（１）には逐次更新型画像処理装置に
よって処理される順次走査画像が、また図９（２）には
処理結果のラベルデ−タがそれぞれ示されている。ラベ
ルデ−タにおいて、ｎ行３列目のラベル値Ｎ３を演算す
るために順次走査画像のｎ行目の２列〜６列の値と、処
理結果のラベルデ−タのｍ行目の２列〜６列の値を参照
する。切り出し枠９０と切り出し枠９１は右へシフトし
て行くので図９に示す状態では、ラベルデ−タのｍ行目
の３列以降がこの画像処理装置のラインバッファ部に保
持されている必要がある。ここで従来の画像処理装置を
逐次更新型処理に用いた場合のラインバッファのアクセ
ス状態を図１９に示す。図１９においてラインバッファ
部は切り出し枠９１のラベル値Ｍ２〜Ｍ６を発生してい
る状態を示しており、ＲＡＭ１９００はライト状態に、
ＲＡＭ１９０１はリ−ド状態にある。ここでＲＡＭ１９
０１はＭ７を出力し、セレクタ１９０２を介して画像ラ
ッチ回路１９０３に入力される。そして１９０３〜１９
０７によってラベル値Ｍ２〜Ｍ６が切り出される。同時
に処理結果のラベル値Ｎ２がこのラインバッファ部に入
力されるのでライト状態にあるＲＡＭ１９００のワ−ド
１に書き込まれる。以下、同様にして、ＲＡＭ１９０１
及びＲＡＭ１９００からＭ８、Ｎ１、Ｎ２、…が順次リ
−ドされるわけであるが、ＲＡＭ１９００を同時にライ
ト状態とリ−ド状態にすることはできないので、ＲＡＭ
１９０１からＭ８をリ−ドした後、ＲＡＭ１９００への
１走査分の書き込みが完了するのを待ってからＮ１をリ
−ドする必要がある。

【００２２】このように従来の画像処理装置では逐次更
新型処理を高速に行うことができなかった。

【００２３】次に本発明の実施例について説明する。図
１には本発明に係る画像処理装置の一実施例の構成が示
されている。本実施例では順次走査画像から３行３列の
画像を切り出す場合を例にとって説明する。図１に示す
ように、本実施例に係る画像処理装置は、メモリ制御回
路１２と、２ポ−トＲＡＭ１５、１６と、画像ラッチ回
路１７〜１９及び画像ラッチ回路１１０〜１１３から構
成されるラインバッファ部１１と、画像ラッチ回路１１
５、１１６と、演算器１１４により構成されている。

【００２４】更に、メモリ制御回路１２はアドレス発生
回路１３とアドレスラッチ回路１４により構成されてい
る。尚、本実施例における画像ラッチ回路はすべてクロ
ックに同期して動作する。図２は順次走査画像２０と３
行３列の切り出し画像２１を示しているが、切り出し画
像２１のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉは、図１
の演算器１１４に供給される信号ａ、ｂ、ｃ、ｄ、ｅ、
ｆ、ｇ、ｈ、ｉと位置的に一致している。以下、本実施
例の動作を８列の画像を例にとって説明する。図３は８
列の画像３０を示しており、ｒ、ｍ、ｎの３行及び３行
３列の切り出し画像３１を示している。本実施例におい
て、順次走査画像は走査線毎に２ポ−トＲＡＭ１５と２
ポ−トＲＡＭ１６に記憶される。例えば２ポ−トＲＡＭ
１６にｒ行目の画像が、２ポ−トＲＡＭ１５にｍ行目の
画像がそれぞれ記憶されているとすると、アドレス発生
回路１３の作用で２ポ−トＲＡＭ１５及び２ポ−トＲＡ
Ｍ１６の同一アドレスからそれぞれｍ行目とｒ行目の同
列の画素が読み出されると同時に画像ラッチ回路１１３
に一時的に保持されていたｍ行目の画素が２ポ−トＲＡ
Ｍ１６の対応する列に上書きされる。

【００２５】更に同時に、ｎ行目の画像が新たに取り込
まれ、２ポ−トＲＡＭ１５の対応する列に上書きされ
る。ここで、画像ラッチ回路１１３は１サイクルあるい
は複数サイクル、画像デ−タを保持し、アドレスラッチ
回路１４は画像ラッチ回路１１３と同一サイクル保持し
たアドレスをライトアドレスとして２ポ−トＲＡＭ１
５、１６に供給するので、同じアドレスに対してリ−ド
とライトが重なることは無い。以上の動作を１走査線分
繰り返した後には、２ポ−トＲＡＭ１６と２ポ−トＲＡ
Ｍ１５にはそれぞれｍ行目とｎ行目の画像が記憶されて
いる。

【００２６】図４はラインバッファ部１１が切り出し画
像３１を出力している時の順次走査画像の記憶状態を示
しているが、構成要素の番号は図１と一致している。同
図において２ポ−トＲＡＭ１６と２ポ−トＲＡＭ１５は
最初ｒ行目とｍ行目の画像が記憶されていたが、ワ−ド
０から順にデ−タを読み出されて、現在はワ−ド５が読
み出されている。すなわち２ポ−トＲＡＭ１６と２ポ−
トＲＡＭ１５はそれぞれデ−タｒ６とｍ６が読み出され
ている。同時に２ポ−トＲＡＭ１６と２ポ−トＲＡＭ１
５はワ−ド４に書き込まれている状態であり、２ポ−ト
ＲＡＭ１６にはデ−タラッチ回路１１３に保持されてい
たデ−タｍ５が書き込まれ、２ポ−トＲＡＭ１５にはｎ
行目のデ−タｎ５が書き込まれている。デ−タｍ５は１
サイクル前に２ポ−トＲＡＭ１５のワ−ド４より読み出
されたものである。２ポ−トＲＡＭ１５と２ポ−トＲＡ
Ｍ１６より読み出されたデ−タとｎ行目のデ−タは画像
ラッチ回路１７〜１９及び１１０〜１１２、１１３、１
１５、１１６によって切り出し画像３１に変換される。

【００２７】図５は８列の画像を処理する場合のメモリ
制御回路１２の動作を示すタイムチャ−トである。同図
においてクロックがサイクルを規定し、リ−ドアドレス
１１７に対して１サイクルあるいは複数サイクル遅れて
ライトアドレス１１８を発生する。図５（１）はライト
がリ−ドよりも１サイクル遅れる場合であり、図５
（２）はライトがリ−ドよりも２サイクル遅れる場合で
ある。また、メモリ制御回路１２は同期する２つのアド
レス発生回路で構成してリ−ドアドレス及びライトアド
レスを発生させることもできる。上記で説明した構成は
３行３列の画像を切り出すものであるがこれより大きな
画像を切り出す構成に拡張することは容易である。たと
えば画像を列方向に拡大するには画像ラッチ回路１９、
１１２、１１６の各出力にそれぞれ新たな画像ラッチ回
路を付加すれば良く、また、行方向に拡大するには２ポ
−トＲＡＭ１６と画像ラッチ回路１１０〜１１２の構成
と同様の回路を用意して該２ポ−トＲＡＭ同志を画像ラ
ッチ回路を介して直列につなげば良い。

【００２８】以上のように構成された画像処理装置は従
来に比べて１走査線分のＲＡＭを削減することによって
回路の集積化が可能になるという効果を有する。

【００２９】次に本発明に係る画像処理装置におけるラ
インバッファ部の他の実施例の構成を図６に示す。同図
において保持すべき走査線の本数分以上のビット幅を持
つ２ポ−トＲＡＭ６０と、メモリ制御回路６１と、画像
ラッチ回路６２〜６７によって構成されており、各画像
ラッチ回路はクロックに同期して動作する。また、メモ
リ制御回路６１は図１に示したメモリ制御回路１２と同
様の構成である。

【００３０】本実施例では８列の画像から３行３列の画
像を切り出す場合を例にとり説明する。本実施例におい
て、隣接した走査線上の画像デ−タで同じ列の画素２つ
を１ワ−ドとして、走査線２本分の順次走査画像が２ポ
−トＲＡＭ６０に記憶されている。例えばｒ行目とｍ行
目の画素が２ポ−トＲＡＭ６０に記憶されているとする
と、アドレス発生回路６１１の作用で２ポ−トＲＡＭ６
０からｒ行目とｍ行目の同じ列の画素が読み出される
が、このうち時間的に新しいｍ行目の画像は画像ラッチ
回路６２にラッチされる。同時にこれまで画像ラッチ回
路６２にラッチされていたｍ行目のデ−タは、新たに順
次走査画像として入力されるｎ行目の画像の同じ列の画
素と共に、２ポ−トＲＡＭ６０に上書きされる。ここ
で、画像ラッチ回路６２は１サイクルあるいは複数サイ
クル画像デ−タを保持し、アドレスラッチ回路６１２は
画像ラッチ回路６２と同一サイクル保持したアドレスを
ライトアドレス１１８として２ポ−トＲＡＭ６０に供給
するので、同じアドレスに対してリ−ドとライトが重な
ることは無い。以上の動作を１走査線分繰り返した後に
は、２ポ−トＲＡＭ６０にはｍ行目とｎ行目の画像が記
憶されている。

【００３１】次に図７にラインバッファ部が切り出し画
像３１を出力している時の順次走査画像の記憶状態を示
す。同図における構成要素の番号は図１及び図６と一致
している。図７において２ポ−トＲＡＭ６０は最初ｒ行
目とｍ行目の画像が記憶されていたが、ワ−ド０から順
にデ−タが読み出されて、現在はワ−ド５が読み出され
ている。すなわち２ポ−トＲＡＭ６０からデ−タｒ６と
ｍ６が上位ビットと下位ビットとして読み出されてい
る。同時に２ポ−トＲＡＭ６０のワ−ド４はライト状態
にあり、デ−タラッチ回路６２に保持されていたデ−タ
ｍ５と新たに入力されたｎ行目のデ−タｎ５が上位ビッ
トと下位ビットとして書き込まれている。デ−タｍ５は
１サイクル前に２ポ−トＲＡＭ６０のワ−ド４より読み
出されたものである。２ポ−トＲＡＭ６０より読み出さ
れたデ−タとｎ行目のデ−タは画像ラッチ回路６２〜６
７及び１１５〜１１６によって切り出し画像３１に変換
される。

【００３２】上記で説明した構成は３行３列の画像を切
り出すものであるがこれより大きな画像を切り出す構成
に拡張することは容易である。たとえば画像を列方向に
拡大するには画像ラッチ回路６４、６７、１１６の各出
力にそれぞれ新たな画像ラッチ回路を付加すれば良い。

【００３３】また行方向に関しては、一般にｐ（≧２）
行の画像を切り出すには２ポ−トＲＡＭ６０のビット幅
を画像デ−タのビット幅の（ｐ−１）倍とし、時間的に
連続した（ｐ−１）本の順次走査線上の画像を保持す
る。そしてアドレス発生回路６１１によって指定された
アドレスから（ｐ−１）行１列分の画像を１ワ−ドとし
て読み出して画像ラッチ回路６２に一時的に保持する。
但し画像ラッチ回路６２〜６４はそれぞれ画像デ−タの
（ｐ−２）本分のビット幅が必要である。画像ラッチ回
路６２でラッチした画像は演算処理に用いられると同時
に該画像の中で時間的に最も古い走査線以外の画像に新
たな走査によって得られる画像を加えて（ｐ−１）行１
列の画像としてアドレスラッチ回路６１２の指定するア
ドレスに書き込む。以上の構成と操作で容易にｐ行の画
像を切り出すことができる。

【００３４】以上のように構成された画像処理装置は従
来に比べて１走査線分のＲＡＭ容量を削減することによ
って回路の集積化が可能であるという効果を有する。

【００３５】次に本発明に係る画像処理装置の他の実施
例の構成を図８に示す。図８は、逐次更新型処理を行う
画像処理装置の構成図である。また図９（１）はこの画
像処理装置の入力となる順次走査画像を示し、図９
（２）は処理結果のラベルデ−タを示しており、ｒ、
ｍ、ｎの３行が示されている。

【００３６】本実施例の画像処理装置は例えばラベルデ
−タのｎ行３列目を算出する場合は順次走査画像におけ
る切り出し画像９０とラベルデ−タにおける切り出し画
像９１を参照し、算出された値はｎ行の次の行の演算の
参照用にラインバッファ部８１に書き込まれる。

【００３７】図８に示すように、本実施例に係る画像処
理装置は、メモリ制御回路８２と、２ポ−トＲＡＭ８５
と、画像ラッチ回路８６〜８９、８１０で構成されるラ
インバッファ部８１と、画像ラッチ回路８１１〜８１６
と、演算器８１７とで構成されている。

【００３８】また、メモリ制御回路８２は図１に示した
ものと同様の構成である。本実施例においてはラベルデ
−タの１走査線分が２ポ−トＲＡＭ８５に記憶されてい
る。例えばｍ行目のラベル値Ｍ１〜Ｍ８が２ポ−トＲＡ
Ｍ８５に記憶されているとすると、メモリ制御回路８２
の作用で２ポ−トＲＡＭ８５からｍ行目のラベルデ−タ
が読み出されると同時に、画像ラッチ回路８１６に一時
的に保持されていたラベルデ−タが２ポ−トＲＡＭ８５
に上書きされる。

【００３９】更に同時に、ｎ行目の順次走査画像が新た
に取り込まれ、画像ラッチ回路８１１に入力される。こ
こで、メモリ制御回路８２の作用で、同じアドレスに対
してリ−ドとライトが重なることは無い。

【００４０】以上の動作を１走査線分繰り返した後に
は、２ポ−トＲＡＭ８５にはｎ行目のラベルデ−タが記
憶されている。以上の動作を８列の画像を例にとって説
明する。図１０（１）は８列の画像を処理する場合のメ
モリ制御回路８２の動作を示すタイムチャ−トであり、
図１０（２）はラインバッファ部８１が図９の切り出し
画像９１を出力している時の２ポ−トＲＡＭ８５の記憶
状態を示す図であって、構成要素の番号は図８のものと
一致する。２ポ−トＲＡＭ８５は最初ｍ行目のラベルデ
−タが記録されていたが、ワ−ド０から順にデ−タが読
み出されて、現在はワ−ド６すなわちＭ７が読み出され
ている。同時に画像ラッチ回路８６〜８９、８１０の作
用でラベルデ−タの切り出し画像９１が演算器８１７に
入力され、画像ラッチ回路８１１〜８１５の作用で切り
出し画像９０が演算器８１７に入力される。

【００４１】更に同時にラッチ回路８１６で保持されて
いたラベルデ−タＮ２が２ポ−トＲＡＭ８５のワ−ド１
に書き込まれる。図１０（１）に示されるように、この
ようなメモリアクセスを可能にすべくライトアドレス８
１９はリ−ドアドレス８１８よりも６サイクル遅れてい
る。また、リ−ド動作とライト動作をワ−ド７とワ−ド
０の間に１サイクルの休止期間も設けずに続けることが
できる。

【００４２】以上説明したように、本発明の画像処理装
置は従来の画像処理装置に比して、ＲＡＭの容量を大き
く削減し、しかもＲＡＭアクセスが走査線間にまたがる
場合も休止サイクルを設けることなしに高速に逐次更新
処理が可能であるという効果を有する。

【００４３】次に本発明の画像処理装置におけるライン
バッファ部の他の実施例を説明する。図１１はラインバ
ッファ部の他の構成を示している。同図において、保持
すべき全走査線上の画素数以上のワ−ド数を持ち、走査
線数より１多いポ−ト数を持つＲＡＭ１１０５とメモリ
制御回路１１００と、カウンタ１１１４と、画像ラッチ
回路１１０８１１１３によって構成されており、各画像
ラッチ回路はクロックに同期して動作する。

【００４４】また、メモリ制御回路１１００はアドレス
発生回路１１０１と、アドレスラッチ回路１１０２と、
アドレス変換回路１１０３と、アドレスオフセット回路
１１０４で構成される。

【００４５】本実施例では８列の画像から３行３列の画
像を切り出す場合を例にとり説明する。本実施例におい
て、隣接した２本の走査線上の画像デ−タをつないで１
本として、３ポ−トＲＡＭ１１０５で記憶する。例えば
ｒ行目とｍ行目の画素が３ポ−トＲＡＭ１１０５に記憶
されているとすると、メモリ制御回路１１００の作用で
３ポ−トＲＡＭ１１０５の出力ポ−トＯ１と出力ポ−ト
Ｏ２からそれぞれｒ行目とｍ行目の同じ列の画素が読み
出されセレクタ１１０７を経て画像ラッチ回路１１０８
と画像ラッチ回路１１１１に入力される。そして画像ラ
ッチ回路１１０８〜１１１３及び図１の画像ラッチ回路
１１５と１１６によって図３の３行３列の画像３１が切
り出される。ここで、出力ポ−トＯ１と出力ポ−トＯ２
の出力デ−タはそれぞれＲＡ１とＲＡ２に入力されるリ
−ドアドレスで指定される。

【００４６】また、ＷＡは書き込みアドレスを指定する
が、３ポ−トＲＡＭ１１０５に保持されている画像で時
間的に最も古い走査線上の参照済みの画像上に新たな順
次走査画像が上書きされる。

【００４７】メモリ制御回路１１００において、アドレ
ス発生回路１１０１はワ−ド０から２本の走査線上の画
素分のワ−ドまでカウントアップしてこれを周期的に繰
り返す。この間に、リ−ドアドレスＲＡ１はアドレス変
換回路１１０３の作用で１本の走査線上の画像に対応す
るアドレスを２回アクセスし、リ−ドアドレスＲ２はア
ドレスオフセット回路１１０４の作用でもう１つの走査
線上の画像を２回アクセスする。ライトアドレスＷＡは
アドレス発生回路１１０１の発生するアドレスをアドレ
スラッチ回路１１０２によって１サイクルあるいは複数
サイクル保持したものなので常にリ−ドアドレスＲＡ１
やリ−ドアドレスＲＡ２とは異なり、したがって同じア
ドレスに対してリ−ドとライトが重なることは無い。

【００４８】以上の動作を１走査線分繰り返した後に
は、３ポ−トＲＡＭ１１０５にはｍ行目とｎ行目の画像
が記憶されている。また、カウンタ１１１４はＲＡ１あ
るいはクロックをカウントして１走査線毎にセレクタ１
１０７の制御を切り換る。この作用でセレクタ１１０７
は出力Ｏ１と出力Ｏ２を１走査線毎に切り換えて、古い
走査線上の画像を画像ラッチ回路１１１１に、新しい走
査線上の画像を画像ラッチ回路１１０８に供給する。

【００４９】図１２はラインバッファ部が図３の切り出
し画像３１を出力している時の順次走査画像の記憶状態
の図で、構成要素の番号は図１および図１１と一致して
いる。３ポ−トＲＡＭ１１０５は最初ｒ行目とｍ行目の
画像が記憶されていたが、ＲＡ１とＲＡ２によってそれ
ぞれワ−ド０とワ−ド８から順にデ−タが読み出され
て、現在はワ−ド５とワ−ド１３が読み出されている。
ここで、セレクタ１１０７によってｒ行目の画像は画像
ラッチ回路１１１１に、ｍ行目の画像は画像ラッチ回路
１１０８に供給される。同時に３ポ−トＲＡＭ１１０５
のワ−ド４は書き込み状態にあり、ｎ行目のｎ５が書き
込まれる。

【００５０】図１３は以上のアクセスを行うためのメモ
リ制御回路１１００の動作状態を示すタイムチャ−トで
ある。

【００５１】図１３において、クロックがサイクルを規
定し、アドレス発生回路１１０１はアドレスを０、１、
２、…、１５、０、１、…と周期的に発生する。そして
アドレス変換回路１１０３はＲＡ１を０から７までの間
で周期的に発生し、アドレスオフセット回路１１０４は
ＲＡ１に対して１走査線分のオフセットを持って８から
１５までを周期的に発生する。

【００５２】一方、アドレスラッチ回路１１０２はアド
レス発生回路１１０１よりも１サイクルあるいは複数サ
イクル遅れて０から１５までの間周期的にライトアドレ
スＷＡを発生する。また、メモリ制御回路１１００は同
期する３つのアドレス発生回路で構成してリ−ドアドレ
スＲＡ１、ＲＡ２及びライトアドレスＷＡを発生させる
こともできる。

【００５３】以上のように構成された画像処理装置は従
来に比べて１走査線分のＲＡＭを削減することによって
回路の集積化が可能になるという効果を有する。

【００５４】次に本発明の画像処理装置におけるライン
バッファ部の他の実施例を説明する。図１４にはライン
バッファ部の他の実施例の他の構成が示されている。同
図においてラインバッファ部は保持すべき全走査線上の
画素数以上のワ−ド数を持ち、走査線数より１多いポ−
ト数を持つＲＡＭ１４０４とメモリ制御回路１４００
と、画像ラッチ回路１４０５〜１４１０によって構成さ
れており、各画像ラッチ回路はクロックに同期して動作
する。

【００５５】また、メモリ制御回路１４００はアドレス
発生回路１４０１と、アドレス発生回路１４０２と、ア
ドレスラッチ回路１４０３で構成されている。

【００５６】本実施例では８列の画像から３行３列の画
像を切り出す場合を例にとり説明する。本実施例におい
て、隣接した２本の走査線上の画像デ−タをつないで１
本として、３ポ−トＲＡＭ１４０４で記憶する。例えば
ｒ行目とｍ行目の画素が３ポ−トＲＡＭ１４０４に記憶
されているとすると、メモリ制御回路１４００の作用で
３ポ−トＲＡＭ１４０４の出力ポ−トＯ１と出力ポ−ト
Ｏ２からｒ行目とｍ行目の同じ列の画素が読み出され、
画像ラッチ回路１４０５と画像ラッチ回路１４０８に入
力される。そして画像ラッチ回路１４０５〜１４１０及
び図１に示した画像ラッチ回路１１５及び画像ラッチ回
路１１６によって図３の３行３列の画像３１が切り出さ
れる。ここで、出力ポ−トＯ１と出力ポ−トＯ２の出力
デ−タはそれぞれＲＡ１とＲＡ２に入力されるリ−ドア
ドレスで指定される。また、ＷＡは書き込みアドレスを
指定するが、３ポ−トＲＡＭ１４０４に保持されている
画像で時間的に最も古い走査線上の参照済みの画像上に
新たな順次走査画像が上書きされる。

【００５７】メモリ制御回路１４００において、アドレ
ス発生回路１４０１、１４０２はそれぞれワ−ド０とワ
−ド８から２本の走査線上の画素分のワ−ドまでカウン
トアップしてこれを周期的に繰り返す。この間に、リ−
ドアドレスＲＡ１は２本の走査線上の画像に対応するア
ドレスを１回アクセスし、リ−ドアドレスＲ２はＲＡ１
よりも１走査線遅れて２本の走査線上の画像を１回アク
セスする。ライトアドレスＷＡはアドレス発生回路１４
０２の発生するアドレスをアドレスラッチ回路１４０３
によって１サイクルあるいは複数サイクル保持したもの
なので常にリ−ドアドレスＲＡ１やリ−ドアドレスＲＡ
２とは異なり、したがって同じアドレスに対してリ−ド
とライトが重なることは無い。

【００５８】以上の動作を１走査線分繰り返した後に
は、３ポ−トＲＡＭ１４０４にはｍ行目とｎ行目の画像
が記憶されている。

【００５９】図１５はラインバファ部が図３の切り出し
画像３１を出力している時の順次走査画像の記憶状態を
示す説明図で、構成要素の番号は図１及び図１４と一致
していいる。

【００６０】３ポ−トＲＡＭ１４０４は最初ｒ行目とｍ
行目の画像が記憶されていたが、ＲＡ１とＲＡ２によっ
てそれぞれワード５とワード１３が読み出されている。
これと同時に３ポ−トＲＡＭ１４０４のワード４は書き
込み状態にあり、ｎ行目のｎ５が書き込まれる。

【００６１】図１６は以上のアクサスを行なうためのメ
モリ制御回路１４００の動作状態を示すタイムチャート
である。図１６において、クロックがサイクルを規定
し、アドレス発生回路１４０１はアドレスＲＡ１を０、
１、２、…、７、８、９、…、１５、０、１、…と周期
的に発生する。そしてアドレス発生回路１４０２はアド
レスＲＡ２を８、９、１０、…、１５、０、１、…、
７、８、９、…と周期的に発生する。

【００６２】一方、アドレスラッチ回路１４０３は、ア
ドレス発生回路１４０２よりも１サイクルあるいは複数
サイクル遅れて０から１５までの間、周期的にライトア
ドレスＷＡを発生する。

【００６３】また、メモリ制御回路１４００は同期する
３つのアドレス発生回路で構成してリードアドレスＲＡ
１、ＲＡ２及びライトアドレスＷＡを発生させることも
できる。

【００６４】以上のように構成された画像処理装置は従
来に比べて１走査線分のＲＡＭを削減することによって
回路の集積化が可能になるという効果を有する。

【００６５】

【発明の効果】以上に説明したように、本発明の画像処
理装置は従来装置よりも１走査線分のＲＡＭ容量を削減
して装置の集積化を図ることができる。したがって大き
な画面を処理する装置ほどこの削減効果は大きい。

【００６６】また、逐次更新型処理では処理結果をライ
ンバッファに書き込むために必然的にＲＡＭのリードア
ドレスとライトアドレスが異なるが、本発明の画像処理
装置では１走査線上でのライト動作が完了する前に次の
走査線上のリード動作に移行することができるので、休
止サイクルなしに高速処理を行なうことができるという
効果を有する。

【図面の簡単な説明】

【図１】本発明に係る画像処理装置の一実施例の構成を
示すブロック図である。

【図２】本発明の画像処理装置によって順次走査画像か
ら切り出された画像を示す説明図である。

【図３】本発明の画像処理装置によって８列の順次走査
画像から切り出された３行３列の画像を示す説明図であ
る。

【図４】図１に示した画像処理装置のラインバッファ部
における画像の記憶状態を示す説明図である。

【図５】図１に示した画像処理装置のメモリ制御回路の
動作状態を示すタイムチャ−トである。

【図６】本発明に係る画像処理装置おけるラインバッフ
ァ部の他の実施例の構成を示すブロック図である。

【図７】図６に示したラインバッファ部における画像の
記憶状態を示す説明図である。

【図８】本発明に係る画像処理装置の他の実施例の構成
を示すブロック図である。

【図９】逐次更新型画像処理による入力画像と処理結果
との関係を示す説明図である。

【図１０】図８に示した画像処理装置のメモリ制御回路
の動作状態とラインバッファ部の記憶状態を示す図であ
る。

【図１１】本発明に係る画像処理装置におけるラインバ
ッファ部の他の実施例の構成を示すブロック図である。

【図１２】図１１に示したラインバッファ部における画
像の記憶状態を示す説明図である。

【図１３】図１１に示したラインバッファ部におけるメ
モリ制御回路の動作状態を示すタイムチャ−トである。

【図１４】本発明に係る画像処理装置におけるラインバ
ッファ部の他の実施例の構成を示すブロック図である。

【図１５】図１４に示したラインバッファ部における画
像の記憶状態を示す説明図である。

【図１６】図１４に示したラインバッファ部におけるメ
モリ制御回路の動作状態を示すタイムチャ−トである。

【図１７】従来の画像処理装置のラインバッファ部にお
ける画像の記憶状態を示す説明図である。

【図１８】従来の画像処理装置によって８列の順次走査
画像から切り出された３行３列の画像を示す説明図であ
る。

【図１９】従来の逐次更新型画像処理装置のラインバッ
ファ部における画像の記憶状態を示す説明図である。

【符号の説明】

１１ ラインバッファ部 １２ メモリ制御回路 １３ アドレス発生回路 １４ アドレスラッチ回路 １５ ２ポ−トＲＡＭ １６ ２ポ−トＲＡＭ １７ 画像ラッチ回路 １８ 画像ラッチ回路 １９ 画像ラッチ回路 １１０ 画像ラッチ回路 １１１ 画像ラッチ回路 １１２ 画像ラッチ回路 １１３ 画像ラッチ回路 １１４ 演算器 １１５ 画像ラッチ回路 １１６ 画像ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅田 和佳 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 藤原 和紀 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (20)

【特許請求の範囲】
1. 【請求項１】 異なるアドレスに対してリ−ドとライト
   を同時にできる走査線長分の画素の画像データが記憶さ
   れる１または２以上の２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生する第１のア
   ドレス発生回路と、 該第１のアドレス発生回路に同期してリ−ドアドレスか
   ら１サイクルあるいは複数サイクル遅れたアドレスをラ
   イトアドレスとして発生する第２のアドレス発生回路
   と、 前記第１のアドレス発生回路より出力されたリードアド
   レスにより前記２ポ−トＲＡＭより読み出された画像デ
   ータを一時的に保持する複数の画像ラッチ回路とを有す
   ることを特徴とするラインバッファ。
2. 【請求項２】 異なるアドレスに対してリ−ドとライト
   を同時にできる走査線長分の画素の画像データが記憶さ
   れる１または２以上の２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生するアドレス
   発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
   した後ライトアドレスとして該２ポ−トＲＡＭに供給す
   るアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
   より前記２ポ−トＲＡＭより読み出された画像データを
   一時的に保持する複数の画像ラッチ回路とを有すること
   を特徴とするラインバッファ。
3. 【請求項３】 １画素分の画像デ−タのビット幅の２倍
   以上のビット幅で走査線長分の画素の画像データが記憶
   される２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生するアドレス
   発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
   した後ライトアドレスとして前記２ポ−トＲＡＭに供給
   するアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
   より前記２ポ−トＲＡＭより読み出された画像データを
   一時的に保持する複数の画像ラッチ回路とを有すること
   を特徴とするラインバッファ。
4. 【請求項４】 保持すべき全走査線上の画素数以上のワ
   −ド数を有し前記保持すべき全走査線数と同数のポ−ト
   数を有するＲＡＭと、 前記ワ−ド数分のアドレスを発生するアドレス発生回路
   と、 該アドレス発生回路の発生するアドレスを一時的に保持
   した後ライトアドレスとして前記ＲＡＭに供給するアド
   レスラッチ回路と、 前記アドレス発生回路の発生するアドレスを１走査線分
   のリ−ドアドレスに変換するアドレス変換回路と、 該アドレス変換回路の発生するリ−ドアドレスに対して
   １走査線分のオフセットをもってリ−ドアドレスを発生
   するアドレスオフセット回路と、 アドレスあるいはサイクル数をカウントして前記ＲＡＭ
   より読み出される画像データを１走査線毎に出力先を切
   り換えるセレクタと、 該セレクタより出力される画像データを一時的に保持す
   る複数の画像ラッチ回路とを有することを特徴とするラ
   インバッファ。
5. 【請求項５】 保持すべき全走査線上の画素数以上のワ
   −ド数を有し前記保持すべき全走査線数と同数のポ−ト
   数を有するＲＡＭと、 前記ワ−ド数分のアドレスをリ−ドアドレスとして周期
   的に発生する第１のアドレス発生回路と、 該第１のアドレス発生回路の発生するアドレスに対して
   １走査線分遅れたアドレスを第２のリ−ドアドレスとし
   て周期的に発生する第２のアドレス発生回路と、 前記第１のアドレス発生回路あるいは第２のアドレス発
   生回路の発生するリ−ドアドレスを一時的に保持した後
   ライトアドレスとして前記ＲＡＭに供給するアドレスラ
   ッチ回路と、 前記ＲＡＭより読み出された画像データを一時的に保持
   する複数の画像ラッチ回路と有することを特徴とするラ
   インバッファ。
6. 【請求項６】 順次走査によって読み取った走査線上の
   画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
   る１つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
   出された走査線と垂直な方向にｐ画素で、走査線方向に
   ｑ画素（但し、ｐとｑは２以上の整数）の画像（ｐ行ｑ
   列の画像）について演算処理する演算器とを有し、 前記ラインバッファ部は、異なるアドレスに対してリ−
   ドとライトを同時にできる走査線長分の画素の画像デー
   タが記憶される１または２以上の２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生する第１のア
   ドレス発生回路と、 該第１のアドレス発生回路に同期してリ−ドアドレスか
   ら１サイクルあるいは複数サイクル遅れたアドレスをラ
   イトアドレスとして発生する第２のアドレス発生回路
   と、 前記第１のアドレス発生回路より出力されたリードアド
   レスにより前記２ポ−トＲＡＭより読み出された画像デ
   ータを一時的に保持する複数の画像ラッチ回路とを有す
   ることを特徴とする画像処理装置。
7. 【請求項７】 前記２ポ−トＲＡＭに（ｐ−１）本の走
   査線（但し、ｐは２以上の整数）の順次走査により得ら
   れた画像データを記憶し、所望の画像データを前記２ポ
   −トＲＡＭから読み出して画像処理に用いると同時に、
   前記２ポ−トＲＡＭに記憶されている時間的に最も古い
   走査線以外の走査線の画像データを画像ラッチ回路で一
   時的に保持した上で新たな走査によって得られた画像デ
   ータと共に前記２ポ−トＲＡＭの参照済みデ−タの保持
   されているアドレスに上書きすることを特徴とする請求
   項６に記載の画像処理装置。
8. 【請求項８】 順次走査によって読み取った走査線上の
   画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
   る１つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
   出されたｐ行ｑ列の画像（但し、ｐとｑは２以上の整
   数）について演算処理する演算器とを有し、 前記ラインバッファ部は、異なるアドレスに対してリ−
   ドとライトを同時にできる走査線長分の画素の画像デー
   タが記憶される１または２以上の２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生するアドレス
   発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
   した後ライトアドレスとして該２ポ−トＲＡＭに供給す
   るアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
   より前記２ポ−トＲＡＭより読み出された画像データを
   一時的に保持する複数の画像ラッチ回路とを有すること
   を特徴とする画像処理装置。
9. 【請求項９】 前記２ポ−トＲＡＭに（ｐ−１）本の走
   査線（但し、ｐは２以上の整数）の順次走査により得ら
   れた画像データを記憶し、所望の画像データを前記２ポ
   −トＲＡＭから読み出して画像処理に用いると同時に、
   前記２ポ−トＲＡＭに記憶されている時間的に最も古い
   走査線以外の走査線の画像データを画像ラッチ回路で一
   時的に保持した上で新たな走査によって得られた画像デ
   ータと共に前記２ポ−トＲＡＭの参照済みデ−タの保持
   されているアドレスに上書きすることを特徴とする請求
   項８に記載の画像処理装置。
10. 【請求項１０】 順次走査によって読み取った走査線上
    の画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出されたｐ行ｑ列の画像（但し、ｐとｑは２以上の整
    数）について演算処理する演算器とを有し、 前記ラインバッファ部は、１画素分の画像デ−タのビッ
    ト幅の２倍以上のビット幅で走査線長分の画素の画像デ
    ータが記憶される２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記２ポ−トＲＡＭに供給
    するアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記２ポ−トＲＡＭより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とする画像処理装置。
11. 【請求項１１】 ２ポ−トＲＡＭに（ｐ−１）本の走査
    線（但し、ｐは２以上の整数）の順次走査により得られ
    た画像データを記憶し、該２ポ−トＲＡＭから（ｐ−
    １）本分の順次走査により得られた画像データを読み出
    して画像処理に用いると同時に、前記２ポ−トＲＡＭに
    記憶されている前記（ｐ−１）本分の順次走査画像デー
    タの中で時間的に最も古い走査線上の画像デ−タ以外の
    （ｐ−２）本の順次走査画像を一時的に保持してから新
    たな走査によって得られる順次走査線画像データを１本
    加えて（ｐ−１）本分の順次走査画像データとして前記
    ２ポ−トＲＡＭの参照済みデ−タの保持されているアド
    レスに上書きすることを特徴とする請求項１０に記載の
    画像処理装置。
12. 【請求項１２】 順次走査によって読み取った走査線上
    の画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出されたｐ行ｑ列の画像について演算処理する演算器と
    を有し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するＲＡＭと、 前記ワ−ド数分のアドレスを発生するアドレス発生回路
    と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記ＲＡＭに供給するアド
    レスラッチ回路と、 前記アドレス発生回路の発生するアドレスを１走査線分
    のリ−ドアドレスに変換するアドレス変換回路と、 該アドレス変換回路の発生するリ−ドアドレスに対して
    １走査線分のオフセットをもってリ−ドアドレスを発生
    するアドレスオフセット回路と、 アドレスあるいはサイクル数をカウントして前記ＲＡＭ
    より読み出される画像データを１走査線毎に出力先を切
    り換えるセレクタと、 該セレクタより出力される画像データを一時的に保持す
    る複数の画像ラッチ回路とを有することを特徴とする画
    像処理装置。
13. 【請求項１３】 前記ＲＡＭに一行あるいは複数行の順
    次走査により得られた画像データを記憶し、前記ＲＡＭ
    から順次走査画像データを読み出して画像処理に用いる
    と同時に、該順次走査画像の中で時間的に最も古い走査
    線上で参照済の画像上に新たな走査によって得られる順
    次走査線画像データを上書きすることを特徴とする請求
    項１２に記載の画像処理装置。
14. 【請求項１４】 順次走査によって読み取った走査線上
    の画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出されたｐ行ｑ列の画像について演算処理する演算器と
    を有し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するＲＡＭと、 前記ワ−ド数分のアドレスをリ−ドアドレスとして周期
    的に発生する第１のアドレス発生回路と、 該第１のアドレス発生回路の発生するアドレスに対して
    １走査線分遅れたアドレスを第２のリ−ドアドレスとし
    て周期的に発生する第２のアドレス発生回路と、 前記第１のアドレス発生回路あるいは第２のアドレス発
    生回路の発生するリ−ドアドレスを一時的に保持した後
    ライトアドレスとして前記ＲＡＭに供給するアドレスラ
    ッチ回路と、 前記ＲＡＭより読み出された画像データを一時的に保持
    する複数の画像ラッチ回路とを有することを特徴とする
    画像処理装置。
15. 【請求項１５】 前記ＲＡＭに一行あるいは複数行の順
    次走査により得られた画像データを記憶し、前記ＲＡＭ
    から順次走査画像データを読み出して画像処理に用いる
    と同時に、該順次走査画像の中で時間的に最も古い走査
    線上で参照済の画像上に新たな走査によって得られる順
    次走査線画像データを上書きすることを特徴とする請求
    項１４に記載の画像処理装置。
16. 【請求項１６】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してｐ行ｑ列の画像（但
    し、ｐとｑは２以上の整数）として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ｐ行ｑ列の画像と画像ラッチ回路によって切り出さ
    れたｐ行ｑ列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、異なるアドレスに対してリ−
    ドとライトを同時にできる走査線長分の画素の画像デー
    タが記憶される１または２以上の２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生する第１のア
    ドレス発生回路と、 該第１のアドレス発生回路に同期してリ−ドアドレスか
    ら１サイクルあるいは複数サイクル遅れたアドレスをラ
    イトアドレスとして発生する第２のアドレス発生回路
    と、 前記第１のアドレス発生回路より出力されたリードアド
    レスにより前記２ポ−トＲＡＭより読み出された画像デ
    ータを一時的に保持する複数の画像ラッチ回路とを有す
    ることを特徴とする画像処理装置。
17. 【請求項１７】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してｐ行ｑ列の画像（但
    し、ｐとｑは２以上の整数）として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ｐ行ｑ列の画像と画像ラッチ回路によって切り出さ
    れたｐ行ｑ列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、異なるアドレスに対してリ−
    ドとライトを同時にできる走査線長分の画素の画像デー
    タが記憶される１または２以上の２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして該２ポ−トＲＡＭに供給す
    るアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記２ポ−トＲＡＭより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とする画像処理装置。
18. 【請求項１８】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してｐ行ｑ列の画像（但
    し、ｐとｑは２以上の整数）として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ｐ行ｑ列の画像と画像ラッチ回路によって切り出さ
    れたｐ行ｑ列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、１画素分の画像デ−タのビッ
    ト幅の２倍以上のビット幅で走査線長分の画素の画像デ
    ータが記憶される２ポ−トＲＡＭと、 該２ポ−トＲＡＭのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記２ポ−トＲＡＭに供給
    するアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記２ポ−トＲＡＭより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とする画像処理装置。
19. 【請求項１９】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してｐ行ｑ列の画像（但
    し、ｐとｑは２以上の整数）として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ｐ行ｑ列の画像と画像ラッチ回路によって切り出さ
    れたｐ行ｑ列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するＲＡＭと、 前記ワ−ド数分のアドレスを発生するアドレス発生回路
    と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記ＲＡＭに供給するアド
    レスラッチ回路と、 前記アドレス発生回路の発生するアドレスを１走査線分
    のリ−ドアドレスに変換するアドレス変換回路と、 該アドレス変換回路の発生するリ−ドアドレスに対して
    １走査線分のオフセットをもってリ−ドアドレスを発生
    するアドレスオフセット回路と、 アドレスあるいはサイクル数をカウントして前記ＲＡＭ
    より読み出される画像データを１走査線毎に出力先を切
    り換えるセレクタと、 該セレクタより出力される画像データを一時的に保持す
    る複数の画像ラッチ回路とを有することを特徴とする画
    像処理装置。
20. 【請求項２０】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してｐ行ｑ列の画像（但
    し、ｐとｑは２以上の整数）として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る１つまたは複数の画像ラッチ回路と、 前記ｐ行ｑ列の画像と画像ラッチ回路によって切り出さ
    れたｐ行ｑ列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するＲＡＭと、 前記ワ−ド数分のアドレスをリ−ドアドレスとして周期
    的に発生する第１のアドレス発生回路と、 該第１のアドレス発生回路の発生するアドレスに対して
    １走査線分遅れたアドレスを第２のリ−ドアドレスとし
    て周期的に発生する第２のアドレス発生回路と、 前記第１のアドレス発生回路あるいは第２のアドレス発
    生回路の発生するリ−ドアドレスを一時的に保持した後
    ライトアドレスとして前記ＲＡＭに供給するアドレスラ
    ッチ回路と、 前記ＲＡＭより読み出された画像データを一時的に保持
    する複数の画像ラッチ回路と有することを特徴とする画
    像処理装置。