JPH0744696A - ラインバッファ及びこれを用いた画像処理装置 - Google Patents

ラインバッファ及びこれを用いた画像処理装置

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JPH0744696A
JPH0744696A JP15889793A JP15889793A JPH0744696A JP H0744696 A JPH0744696 A JP H0744696A JP 15889793 A JP15889793 A JP 15889793A JP 15889793 A JP15889793 A JP 15889793A JP H0744696 A JPH0744696 A JP H0744696A
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Abstract

(57)【要約】 【目的】 RAMの容量を削減して回路の集積化を図
り、かつ逐次更新型の画像処理を行うときも高速処理の
できる画像処理装置を実現すること。 【構成】 順次走査画像を複数走査線を保持する2ポ−
トRAM15、16と、前記2ポ−トRAMのリ−ドア
ドレスを発生するアドレス発生回路13と、アドレス発
生回路13の出力するアドレスを一時的に保持した後、
ライトアドレスとして前記2ポ−トRAMに供給するア
ドレスラッチ回路14と、画像ラッチ回路17〜116
と、演算器114とで構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はITVカメラなどによっ
て得られる順次走査画像に対して2次元フィルタ処理を
施して特徴抽出や画質変換を行ったり、ラベル処理を行
う画像処理装置に関する。
【0002】
【従来の技術】従来からITVカメラなどによって得ら
れる順次走査画像から、2次元フィルタと等しいサイズ
の画像を切り出して、特徴抽出や画質変換やラベル処理
などが行われている。たとえば3行3列の画像を切り出
す装置として特公昭61−62187の画像処理装置が
ある。この画像処理装置は3つの1ポ−トRAMと、2
つのセレクタと、複数の画像ラッチ回路とを有してい
る。
【0003】この画像処理装置では2つのRAMに時間
的に連続した2行の順次走査画像を記憶しておき、この
2つのRAMから2行分の順次走査画像を読みだすと共
に、残る1つのRAMをライト状態にして次の走査画像
を記録する。
【0004】次に上記3つのRAMの中で時間的に最も
古い順次走査画像を記憶しているRAMをライト状態と
して最新の順次走査画像を記憶させると共に、残る2つ
のRAMから2行分の順次走査画像を読み出す。そして
この2つのRAMから読み出された2行分の順次走査画
像といずれのRAMも介さない最新の順次走査画像を複
数の画像ラッチ回路を用いて順次走査画像より3行3列
の画像を切り出している。
【0005】
【発明が解決しようとする課題】上述した従来の画像処
理装置では記憶する画像の行数に加えて1行分のRAM
容量を必要とし、画像処理装置の集積化の妨げとなると
いう問題があった。
【0006】また、画像処理の中には仮ラベル付け処理
のように、処理結果で切り出し画像の一部を更新しなが
ら次の画素を処理していくものがあり、これを本明細書
では逐次更新型処理と呼ぶ事にする。逐次更新型処理で
は切り出し画像の処理結果を再びラムに書き込む必要が
ある。従来の画像処理装置にあっては例えば、二つのR
AMのうち一方のRAMがリード状態にあり、他方のR
AMがライト状態にある場合にリード状態にあるRAM
から1走査線分の最後のラベルデータを読み出した後に
現在、ライト状態にあるRAMからラベルデータを読み
出すにはこのRAMに1走査線分のラベルデータの書き
込みが終了するまで待つ必要があるため処理の高速化が
妨げられるという問題があった。
【0007】本発明はこのような事情に鑑みてなされた
ものであり、RAMの容量の削減を図り、しかも逐次更
新型処理の場合も各走査線毎に待ち時間を設けること無
く処理を続けることのできるラインバッファ部を備えた
画像処理装置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明のラインバッファ
は、異なるアドレスに対してリ−ドとライトを同時にで
きる走査線長分の画素の画像データが記憶される1また
は2以上の2ポ−トRAMと、該2ポ−トRAMのリ−
ドアドレスを発生する第1のアドレス発生回路と、該第
1のアドレス発生回路に同期してリ−ドアドレスから1
サイクルあるいは複数サイクル遅れたアドレスをライト
アドレスとして発生する第2のアドレス発生回路と、前
記第1のアドレス発生回路より出力されたリードアドレ
スにより前記2ポ−トRAMより読み出された画像デー
タを一時的に保持する複数の画像ラッチ回路とを有する
ことを特徴とする。
【0009】また本発明のラインバッファは、異なるア
ドレスに対してリ−ドとライトを同時にできる走査線長
分の画素の画像データが記憶される1または2以上の2
ポ−トRAMと、該2ポ−トRAMのリ−ドアドレスを
発生するアドレス発生回路と、該アドレス発生回路の発
生するアドレスを一時的に保持した後ライトアドレスと
して該2ポ−トRAMに供給するアドレスラッチ回路
と、前記アドレス発生回路より出力されたリードアドレ
スにより前記2ポ−トRAMより読み出された画像デー
タを一時的に保持する複数の画像ラッチ回路とを有する
ことを特徴とする。
【0010】更に本発明のラインバッファは、1画素分
の画像デ−タのビット幅の2倍以上のビット幅で走査線
長分の画素の画像データが記憶される2ポ−トRAM
と、該2ポ−トRAMのリ−ドアドレスを発生するアド
レス発生回路と、該アドレス発生回路の発生するアドレ
スを一時的に保持した後ライトアドレスとして前記2ポ
−トRAMに供給するアドレスラッチ回路と、前記アド
レス発生回路より出力されたリードアドレスにより前記
2ポ−トRAMより読み出された画像データを一時的に
保持する複数の画像ラッチ回路とを有することを特徴と
する。
【0011】また本発明のラインバッファは、保持すべ
き全走査線上の画素数以上のワ−ド数を有し前記保持す
べき全走査線数と同数のポ−ト数を有するRAMと、前
記ワ−ド数分のアドレスを発生するアドレス発生回路
と、該アドレス発生回路の発生するアドレスを一時的に
保持した後ライトアドレスとして前記RAMに供給する
アドレスラッチ回路と、前記アドレス発生回路の発生す
るアドレスを1走査線分のリ−ドアドレスに変換するア
ドレス変換回路と、該アドレス変換回路の発生するリ−
ドアドレスに対して1走査線分のオフセットをもってリ
−ドアドレスを発生するアドレスオフセット回路と、ア
ドレスあるいはサイクル数をカウントして前記RAMよ
り読み出される画像データを1走査線毎に出力先を切り
換えるセレクタと、該セレクタより出力される画像デー
タを一時的に保持する複数の画像ラッチ回路とを有する
ことを特徴とする。
【0012】更に本発明のラインバッファは、保持すべ
き全走査線上の画素数以上のワ−ド数を有し前記保持す
べき全走査線数と同数のポ−ト数を有するRAMと、前
記ワ−ド数分のアドレスをリ−ドアドレスとして周期的
に発生する第1のアドレス発生回路と、該第1のアドレ
ス発生回路の発生するアドレスに対して1走査線分遅れ
たアドレスを第2のリ−ドアドレスとして周期的に発生
する第2のアドレス発生回路と、前記第1のアドレス発
生回路あるいは第2のアドレス発生回路の発生するリ−
ドアドレスを一時的に保持した後ライトアドレスとして
前記RAMに供給するアドレスラッチ回路と、前記RA
Mより読み出された画像データを一時的に保持する複数
の画像ラッチ回路と有することを特徴とする。
【0013】本発明の画像処理装置は、上記ラインバッ
ファを含んで構成されたことを特徴とする。
【0014】
【作用】上記構成からなる情報処理装置においては、順
次走査画像や処理結果の画像の1走査線あるいは複数走
査線分の画像データを例えば、2ポ−トRAMに保持
し、該2ポ−トRAMから所望の画像データを読み出し
て画像処理に用いる。
【0015】同時に時間的に最も古い走査線以外の走査
線上の画像データが画像ラッチ回路に一時的に保持され
た後、新たな順次走査画像データあるいは処理結果と共
に該2ポ−トRAM上で参照済みの画素の画像データを
保持している領域に上書きされる。
【0016】したがって、RAMのメモリ容量を低減す
ることにより、回路の集積化が図かれ、かつ逐次更新型
の画像処理を行なうときも順次走査線誤とに待ち時間を
設けることなく、高速処理を行なうことができる。
【0017】
【実施例】以下、本発明の実施例を図面を参照して説明
する。本発明の実施例の説明に先立ち、従来の画像処理
装置について説明する。図17に従来の画像処理装置の
構成を示す。同図に示すように従来の画像処理装置は、
3つの1ポ−トRAM1700〜1702と、2つのセ
レクタ1703、1704と、画像ラッチ回路1705
〜1713とを有している。この画像処理装置の動作は
次のようである。すなわち、3つのRAMのうち2つの
RAMに時間的に連続した2行の順次走査画像を記憶し
ておき、この2つのRAMから2行分の順次走査画像を
読みだすと共に、残る1つのRAMをライト状態にして
次の走査画像を記録する。
【0018】次にこれら3つのRAMの中で時間的に最
も古い順次走査画像を記憶しているRAMをライト状態
として最新の順次走査画像を記憶させると共に、残る2
つのRAMから2行分の順次走査画像を読み出す。そし
てこの2つのRAMから読み出された2行分の順次走査
画像といずれのRAMも介さない最新の順次走査画像を
複数の画像ラッチ回路1705〜1713を用いて順次
走査画像より3行3列の画像を切り出している。図18
は従来の画像処理装置によって8列の順次走査画像18
00から3行3列の画像1802を切り出している様子
を示す図であり、矢印1801は走査方向を表し、k行
目、r行目、m行目、n行目の順に順次走査画像が送ら
れてくる。ここで、k1〜k8と、r1〜r8と、m1
〜m8と、n1〜n8はそれぞれk行、r行、m行、n
行の画素の値を示している。
【0019】また図17は従来の画像処理装置が画像1
802を切り出したサイクルにおけるRAMの記憶状態
を示している。すなわち、RAM1700とRAM17
02にはそれぞれm行目とr行目の画像が既に書き込ま
れていて、RAM1700〜1702にはすべて5ワ−
ド目をアクセスされているが、RAM1700とRAM
1702はリ−ド状態におかれ、RAM1701はライ
ト状態におかれている。この状態でRAM1700とR
AM1702からそれぞれm5とr5の画像データが読
み出され、RAM1701に画像データn5が書き込ま
れる。
【0020】上述した従来の画像処理装置では記憶する
画像の行数に加えて1行分のRAM容量を必要とし、装
置の集積化の妨げとなっていた。
【0021】図9(1)には逐次更新型画像処理装置に
よって処理される順次走査画像が、また図9(2)には
処理結果のラベルデ−タがそれぞれ示されている。ラベ
ルデ−タにおいて、n行3列目のラベル値N3を演算す
るために順次走査画像のn行目の2列〜6列の値と、処
理結果のラベルデ−タのm行目の2列〜6列の値を参照
する。切り出し枠90と切り出し枠91は右へシフトし
て行くので図9に示す状態では、ラベルデ−タのm行目
の3列以降がこの画像処理装置のラインバッファ部に保
持されている必要がある。ここで従来の画像処理装置を
逐次更新型処理に用いた場合のラインバッファのアクセ
ス状態を図19に示す。図19においてラインバッファ
部は切り出し枠91のラベル値M2〜M6を発生してい
る状態を示しており、RAM1900はライト状態に、
RAM1901はリ−ド状態にある。ここでRAM19
01はM7を出力し、セレクタ1902を介して画像ラ
ッチ回路1903に入力される。そして1903〜19
07によってラベル値M2〜M6が切り出される。同時
に処理結果のラベル値N2がこのラインバッファ部に入
力されるのでライト状態にあるRAM1900のワ−ド
1に書き込まれる。以下、同様にして、RAM1901
及びRAM1900からM8、N1、N2、…が順次リ
−ドされるわけであるが、RAM1900を同時にライ
ト状態とリ−ド状態にすることはできないので、RAM
1901からM8をリ−ドした後、RAM1900への
1走査分の書き込みが完了するのを待ってからN1をリ
−ドする必要がある。
【0022】このように従来の画像処理装置では逐次更
新型処理を高速に行うことができなかった。
【0023】次に本発明の実施例について説明する。図
1には本発明に係る画像処理装置の一実施例の構成が示
されている。本実施例では順次走査画像から3行3列の
画像を切り出す場合を例にとって説明する。図1に示す
ように、本実施例に係る画像処理装置は、メモリ制御回
路12と、2ポ−トRAM15、16と、画像ラッチ回
路17〜19及び画像ラッチ回路110〜113から構
成されるラインバッファ部11と、画像ラッチ回路11
5、116と、演算器114により構成されている。
【0024】更に、メモリ制御回路12はアドレス発生
回路13とアドレスラッチ回路14により構成されてい
る。尚、本実施例における画像ラッチ回路はすべてクロ
ックに同期して動作する。図2は順次走査画像20と3
行3列の切り出し画像21を示しているが、切り出し画
像21のa、b、c、d、e、f、g、h、iは、図1
の演算器114に供給される信号a、b、c、d、e、
f、g、h、iと位置的に一致している。以下、本実施
例の動作を8列の画像を例にとって説明する。図3は8
列の画像30を示しており、r、m、nの3行及び3行
3列の切り出し画像31を示している。本実施例におい
て、順次走査画像は走査線毎に2ポ−トRAM15と2
ポ−トRAM16に記憶される。例えば2ポ−トRAM
16にr行目の画像が、2ポ−トRAM15にm行目の
画像がそれぞれ記憶されているとすると、アドレス発生
回路13の作用で2ポ−トRAM15及び2ポ−トRA
M16の同一アドレスからそれぞれm行目とr行目の同
列の画素が読み出されると同時に画像ラッチ回路113
に一時的に保持されていたm行目の画素が2ポ−トRA
M16の対応する列に上書きされる。
【0025】更に同時に、n行目の画像が新たに取り込
まれ、2ポ−トRAM15の対応する列に上書きされ
る。ここで、画像ラッチ回路113は1サイクルあるい
は複数サイクル、画像デ−タを保持し、アドレスラッチ
回路14は画像ラッチ回路113と同一サイクル保持し
たアドレスをライトアドレスとして2ポ−トRAM1
5、16に供給するので、同じアドレスに対してリ−ド
とライトが重なることは無い。以上の動作を1走査線分
繰り返した後には、2ポ−トRAM16と2ポ−トRA
M15にはそれぞれm行目とn行目の画像が記憶されて
いる。
【0026】図4はラインバッファ部11が切り出し画
像31を出力している時の順次走査画像の記憶状態を示
しているが、構成要素の番号は図1と一致している。同
図において2ポ−トRAM16と2ポ−トRAM15は
最初r行目とm行目の画像が記憶されていたが、ワ−ド
0から順にデ−タを読み出されて、現在はワ−ド5が読
み出されている。すなわち2ポ−トRAM16と2ポ−
トRAM15はそれぞれデ−タr6とm6が読み出され
ている。同時に2ポ−トRAM16と2ポ−トRAM1
5はワ−ド4に書き込まれている状態であり、2ポ−ト
RAM16にはデ−タラッチ回路113に保持されてい
たデ−タm5が書き込まれ、2ポ−トRAM15にはn
行目のデ−タn5が書き込まれている。デ−タm5は1
サイクル前に2ポ−トRAM15のワ−ド4より読み出
されたものである。2ポ−トRAM15と2ポ−トRA
M16より読み出されたデ−タとn行目のデ−タは画像
ラッチ回路17〜19及び110〜112、113、1
15、116によって切り出し画像31に変換される。
【0027】図5は8列の画像を処理する場合のメモリ
制御回路12の動作を示すタイムチャ−トである。同図
においてクロックがサイクルを規定し、リ−ドアドレス
117に対して1サイクルあるいは複数サイクル遅れて
ライトアドレス118を発生する。図5(1)はライト
がリ−ドよりも1サイクル遅れる場合であり、図5
(2)はライトがリ−ドよりも2サイクル遅れる場合で
ある。また、メモリ制御回路12は同期する2つのアド
レス発生回路で構成してリ−ドアドレス及びライトアド
レスを発生させることもできる。上記で説明した構成は
3行3列の画像を切り出すものであるがこれより大きな
画像を切り出す構成に拡張することは容易である。たと
えば画像を列方向に拡大するには画像ラッチ回路19、
112、116の各出力にそれぞれ新たな画像ラッチ回
路を付加すれば良く、また、行方向に拡大するには2ポ
−トRAM16と画像ラッチ回路110〜112の構成
と同様の回路を用意して該2ポ−トRAM同志を画像ラ
ッチ回路を介して直列につなげば良い。
【0028】以上のように構成された画像処理装置は従
来に比べて1走査線分のRAMを削減することによって
回路の集積化が可能になるという効果を有する。
【0029】次に本発明に係る画像処理装置におけるラ
インバッファ部の他の実施例の構成を図6に示す。同図
において保持すべき走査線の本数分以上のビット幅を持
つ2ポ−トRAM60と、メモリ制御回路61と、画像
ラッチ回路62〜67によって構成されており、各画像
ラッチ回路はクロックに同期して動作する。また、メモ
リ制御回路61は図1に示したメモリ制御回路12と同
様の構成である。
【0030】本実施例では8列の画像から3行3列の画
像を切り出す場合を例にとり説明する。本実施例におい
て、隣接した走査線上の画像デ−タで同じ列の画素2つ
を1ワ−ドとして、走査線2本分の順次走査画像が2ポ
−トRAM60に記憶されている。例えばr行目とm行
目の画素が2ポ−トRAM60に記憶されているとする
と、アドレス発生回路611の作用で2ポ−トRAM6
0からr行目とm行目の同じ列の画素が読み出される
が、このうち時間的に新しいm行目の画像は画像ラッチ
回路62にラッチされる。同時にこれまで画像ラッチ回
路62にラッチされていたm行目のデ−タは、新たに順
次走査画像として入力されるn行目の画像の同じ列の画
素と共に、2ポ−トRAM60に上書きされる。ここ
で、画像ラッチ回路62は1サイクルあるいは複数サイ
クル画像デ−タを保持し、アドレスラッチ回路612は
画像ラッチ回路62と同一サイクル保持したアドレスを
ライトアドレス118として2ポ−トRAM60に供給
するので、同じアドレスに対してリ−ドとライトが重な
ることは無い。以上の動作を1走査線分繰り返した後に
は、2ポ−トRAM60にはm行目とn行目の画像が記
憶されている。
【0031】次に図7にラインバッファ部が切り出し画
像31を出力している時の順次走査画像の記憶状態を示
す。同図における構成要素の番号は図1及び図6と一致
している。図7において2ポ−トRAM60は最初r行
目とm行目の画像が記憶されていたが、ワ−ド0から順
にデ−タが読み出されて、現在はワ−ド5が読み出され
ている。すなわち2ポ−トRAM60からデ−タr6と
m6が上位ビットと下位ビットとして読み出されてい
る。同時に2ポ−トRAM60のワ−ド4はライト状態
にあり、デ−タラッチ回路62に保持されていたデ−タ
m5と新たに入力されたn行目のデ−タn5が上位ビッ
トと下位ビットとして書き込まれている。デ−タm5は
1サイクル前に2ポ−トRAM60のワ−ド4より読み
出されたものである。2ポ−トRAM60より読み出さ
れたデ−タとn行目のデ−タは画像ラッチ回路62〜6
7及び115〜116によって切り出し画像31に変換
される。
【0032】上記で説明した構成は3行3列の画像を切
り出すものであるがこれより大きな画像を切り出す構成
に拡張することは容易である。たとえば画像を列方向に
拡大するには画像ラッチ回路64、67、116の各出
力にそれぞれ新たな画像ラッチ回路を付加すれば良い。
【0033】また行方向に関しては、一般にp(≧2)
行の画像を切り出すには2ポ−トRAM60のビット幅
を画像デ−タのビット幅の(p−1)倍とし、時間的に
連続した(p−1)本の順次走査線上の画像を保持す
る。そしてアドレス発生回路611によって指定された
アドレスから(p−1)行1列分の画像を1ワ−ドとし
て読み出して画像ラッチ回路62に一時的に保持する。
但し画像ラッチ回路62〜64はそれぞれ画像デ−タの
(p−2)本分のビット幅が必要である。画像ラッチ回
路62でラッチした画像は演算処理に用いられると同時
に該画像の中で時間的に最も古い走査線以外の画像に新
たな走査によって得られる画像を加えて(p−1)行1
列の画像としてアドレスラッチ回路612の指定するア
ドレスに書き込む。以上の構成と操作で容易にp行の画
像を切り出すことができる。
【0034】以上のように構成された画像処理装置は従
来に比べて1走査線分のRAM容量を削減することによ
って回路の集積化が可能であるという効果を有する。
【0035】次に本発明に係る画像処理装置の他の実施
例の構成を図8に示す。図8は、逐次更新型処理を行う
画像処理装置の構成図である。また図9(1)はこの画
像処理装置の入力となる順次走査画像を示し、図9
(2)は処理結果のラベルデ−タを示しており、r、
m、nの3行が示されている。
【0036】本実施例の画像処理装置は例えばラベルデ
−タのn行3列目を算出する場合は順次走査画像におけ
る切り出し画像90とラベルデ−タにおける切り出し画
像91を参照し、算出された値はn行の次の行の演算の
参照用にラインバッファ部81に書き込まれる。
【0037】図8に示すように、本実施例に係る画像処
理装置は、メモリ制御回路82と、2ポ−トRAM85
と、画像ラッチ回路86〜89、810で構成されるラ
インバッファ部81と、画像ラッチ回路811〜816
と、演算器817とで構成されている。
【0038】また、メモリ制御回路82は図1に示した
ものと同様の構成である。本実施例においてはラベルデ
−タの1走査線分が2ポ−トRAM85に記憶されてい
る。例えばm行目のラベル値M1〜M8が2ポ−トRA
M85に記憶されているとすると、メモリ制御回路82
の作用で2ポ−トRAM85からm行目のラベルデ−タ
が読み出されると同時に、画像ラッチ回路816に一時
的に保持されていたラベルデ−タが2ポ−トRAM85
に上書きされる。
【0039】更に同時に、n行目の順次走査画像が新た
に取り込まれ、画像ラッチ回路811に入力される。こ
こで、メモリ制御回路82の作用で、同じアドレスに対
してリ−ドとライトが重なることは無い。
【0040】以上の動作を1走査線分繰り返した後に
は、2ポ−トRAM85にはn行目のラベルデ−タが記
憶されている。以上の動作を8列の画像を例にとって説
明する。図10(1)は8列の画像を処理する場合のメ
モリ制御回路82の動作を示すタイムチャ−トであり、
図10(2)はラインバッファ部81が図9の切り出し
画像91を出力している時の2ポ−トRAM85の記憶
状態を示す図であって、構成要素の番号は図8のものと
一致する。2ポ−トRAM85は最初m行目のラベルデ
−タが記録されていたが、ワ−ド0から順にデ−タが読
み出されて、現在はワ−ド6すなわちM7が読み出され
ている。同時に画像ラッチ回路86〜89、810の作
用でラベルデ−タの切り出し画像91が演算器817に
入力され、画像ラッチ回路811〜815の作用で切り
出し画像90が演算器817に入力される。
【0041】更に同時にラッチ回路816で保持されて
いたラベルデ−タN2が2ポ−トRAM85のワ−ド1
に書き込まれる。図10(1)に示されるように、この
ようなメモリアクセスを可能にすべくライトアドレス8
19はリ−ドアドレス818よりも6サイクル遅れてい
る。また、リ−ド動作とライト動作をワ−ド7とワ−ド
0の間に1サイクルの休止期間も設けずに続けることが
できる。
【0042】以上説明したように、本発明の画像処理装
置は従来の画像処理装置に比して、RAMの容量を大き
く削減し、しかもRAMアクセスが走査線間にまたがる
場合も休止サイクルを設けることなしに高速に逐次更新
処理が可能であるという効果を有する。
【0043】次に本発明の画像処理装置におけるライン
バッファ部の他の実施例を説明する。図11はラインバ
ッファ部の他の構成を示している。同図において、保持
すべき全走査線上の画素数以上のワ−ド数を持ち、走査
線数より1多いポ−ト数を持つRAM1105とメモリ
制御回路1100と、カウンタ1114と、画像ラッチ
回路11081113によって構成されており、各画像
ラッチ回路はクロックに同期して動作する。
【0044】また、メモリ制御回路1100はアドレス
発生回路1101と、アドレスラッチ回路1102と、
アドレス変換回路1103と、アドレスオフセット回路
1104で構成される。
【0045】本実施例では8列の画像から3行3列の画
像を切り出す場合を例にとり説明する。本実施例におい
て、隣接した2本の走査線上の画像デ−タをつないで1
本として、3ポ−トRAM1105で記憶する。例えば
r行目とm行目の画素が3ポ−トRAM1105に記憶
されているとすると、メモリ制御回路1100の作用で
3ポ−トRAM1105の出力ポ−トO1と出力ポ−ト
O2からそれぞれr行目とm行目の同じ列の画素が読み
出されセレクタ1107を経て画像ラッチ回路1108
と画像ラッチ回路1111に入力される。そして画像ラ
ッチ回路1108〜1113及び図1の画像ラッチ回路
115と116によって図3の3行3列の画像31が切
り出される。ここで、出力ポ−トO1と出力ポ−トO2
の出力デ−タはそれぞれRA1とRA2に入力されるリ
−ドアドレスで指定される。
【0046】また、WAは書き込みアドレスを指定する
が、3ポ−トRAM1105に保持されている画像で時
間的に最も古い走査線上の参照済みの画像上に新たな順
次走査画像が上書きされる。
【0047】メモリ制御回路1100において、アドレ
ス発生回路1101はワ−ド0から2本の走査線上の画
素分のワ−ドまでカウントアップしてこれを周期的に繰
り返す。この間に、リ−ドアドレスRA1はアドレス変
換回路1103の作用で1本の走査線上の画像に対応す
るアドレスを2回アクセスし、リ−ドアドレスR2はア
ドレスオフセット回路1104の作用でもう1つの走査
線上の画像を2回アクセスする。ライトアドレスWAは
アドレス発生回路1101の発生するアドレスをアドレ
スラッチ回路1102によって1サイクルあるいは複数
サイクル保持したものなので常にリ−ドアドレスRA1
やリ−ドアドレスRA2とは異なり、したがって同じア
ドレスに対してリ−ドとライトが重なることは無い。
【0048】以上の動作を1走査線分繰り返した後に
は、3ポ−トRAM1105にはm行目とn行目の画像
が記憶されている。また、カウンタ1114はRA1あ
るいはクロックをカウントして1走査線毎にセレクタ1
107の制御を切り換る。この作用でセレクタ1107
は出力O1と出力O2を1走査線毎に切り換えて、古い
走査線上の画像を画像ラッチ回路1111に、新しい走
査線上の画像を画像ラッチ回路1108に供給する。
【0049】図12はラインバッファ部が図3の切り出
し画像31を出力している時の順次走査画像の記憶状態
の図で、構成要素の番号は図1および図11と一致して
いる。3ポ−トRAM1105は最初r行目とm行目の
画像が記憶されていたが、RA1とRA2によってそれ
ぞれワ−ド0とワ−ド8から順にデ−タが読み出され
て、現在はワ−ド5とワ−ド13が読み出されている。
ここで、セレクタ1107によってr行目の画像は画像
ラッチ回路1111に、m行目の画像は画像ラッチ回路
1108に供給される。同時に3ポ−トRAM1105
のワ−ド4は書き込み状態にあり、n行目のn5が書き
込まれる。
【0050】図13は以上のアクセスを行うためのメモ
リ制御回路1100の動作状態を示すタイムチャ−トで
ある。
【0051】図13において、クロックがサイクルを規
定し、アドレス発生回路1101はアドレスを0、1、
2、…、15、0、1、…と周期的に発生する。そして
アドレス変換回路1103はRA1を0から7までの間
で周期的に発生し、アドレスオフセット回路1104は
RA1に対して1走査線分のオフセットを持って8から
15までを周期的に発生する。
【0052】一方、アドレスラッチ回路1102はアド
レス発生回路1101よりも1サイクルあるいは複数サ
イクル遅れて0から15までの間周期的にライトアドレ
スWAを発生する。また、メモリ制御回路1100は同
期する3つのアドレス発生回路で構成してリ−ドアドレ
スRA1、RA2及びライトアドレスWAを発生させる
こともできる。
【0053】以上のように構成された画像処理装置は従
来に比べて1走査線分のRAMを削減することによって
回路の集積化が可能になるという効果を有する。
【0054】次に本発明の画像処理装置におけるライン
バッファ部の他の実施例を説明する。図14にはライン
バッファ部の他の実施例の他の構成が示されている。同
図においてラインバッファ部は保持すべき全走査線上の
画素数以上のワ−ド数を持ち、走査線数より1多いポ−
ト数を持つRAM1404とメモリ制御回路1400
と、画像ラッチ回路1405〜1410によって構成さ
れており、各画像ラッチ回路はクロックに同期して動作
する。
【0055】また、メモリ制御回路1400はアドレス
発生回路1401と、アドレス発生回路1402と、ア
ドレスラッチ回路1403で構成されている。
【0056】本実施例では8列の画像から3行3列の画
像を切り出す場合を例にとり説明する。本実施例におい
て、隣接した2本の走査線上の画像デ−タをつないで1
本として、3ポ−トRAM1404で記憶する。例えば
r行目とm行目の画素が3ポ−トRAM1404に記憶
されているとすると、メモリ制御回路1400の作用で
3ポ−トRAM1404の出力ポ−トO1と出力ポ−ト
O2からr行目とm行目の同じ列の画素が読み出され、
画像ラッチ回路1405と画像ラッチ回路1408に入
力される。そして画像ラッチ回路1405〜1410及
び図1に示した画像ラッチ回路115及び画像ラッチ回
路116によって図3の3行3列の画像31が切り出さ
れる。ここで、出力ポ−トO1と出力ポ−トO2の出力
デ−タはそれぞれRA1とRA2に入力されるリ−ドア
ドレスで指定される。また、WAは書き込みアドレスを
指定するが、3ポ−トRAM1404に保持されている
画像で時間的に最も古い走査線上の参照済みの画像上に
新たな順次走査画像が上書きされる。
【0057】メモリ制御回路1400において、アドレ
ス発生回路1401、1402はそれぞれワ−ド0とワ
−ド8から2本の走査線上の画素分のワ−ドまでカウン
トアップしてこれを周期的に繰り返す。この間に、リ−
ドアドレスRA1は2本の走査線上の画像に対応するア
ドレスを1回アクセスし、リ−ドアドレスR2はRA1
よりも1走査線遅れて2本の走査線上の画像を1回アク
セスする。ライトアドレスWAはアドレス発生回路14
02の発生するアドレスをアドレスラッチ回路1403
によって1サイクルあるいは複数サイクル保持したもの
なので常にリ−ドアドレスRA1やリ−ドアドレスRA
2とは異なり、したがって同じアドレスに対してリ−ド
とライトが重なることは無い。
【0058】以上の動作を1走査線分繰り返した後に
は、3ポ−トRAM1404にはm行目とn行目の画像
が記憶されている。
【0059】図15はラインバファ部が図3の切り出し
画像31を出力している時の順次走査画像の記憶状態を
示す説明図で、構成要素の番号は図1及び図14と一致
していいる。
【0060】3ポ−トRAM1404は最初r行目とm
行目の画像が記憶されていたが、RA1とRA2によっ
てそれぞれワード5とワード13が読み出されている。
これと同時に3ポ−トRAM1404のワード4は書き
込み状態にあり、n行目のn5が書き込まれる。
【0061】図16は以上のアクサスを行なうためのメ
モリ制御回路1400の動作状態を示すタイムチャート
である。図16において、クロックがサイクルを規定
し、アドレス発生回路1401はアドレスRA1を0、
1、2、…、7、8、9、…、15、0、1、…と周期
的に発生する。そしてアドレス発生回路1402はアド
レスRA2を8、9、10、…、15、0、1、…、
7、8、9、…と周期的に発生する。
【0062】一方、アドレスラッチ回路1403は、ア
ドレス発生回路1402よりも1サイクルあるいは複数
サイクル遅れて0から15までの間、周期的にライトア
ドレスWAを発生する。
【0063】また、メモリ制御回路1400は同期する
3つのアドレス発生回路で構成してリードアドレスRA
1、RA2及びライトアドレスWAを発生させることも
できる。
【0064】以上のように構成された画像処理装置は従
来に比べて1走査線分のRAMを削減することによって
回路の集積化が可能になるという効果を有する。
【0065】
【発明の効果】以上に説明したように、本発明の画像処
理装置は従来装置よりも1走査線分のRAM容量を削減
して装置の集積化を図ることができる。したがって大き
な画面を処理する装置ほどこの削減効果は大きい。
【0066】また、逐次更新型処理では処理結果をライ
ンバッファに書き込むために必然的にRAMのリードア
ドレスとライトアドレスが異なるが、本発明の画像処理
装置では1走査線上でのライト動作が完了する前に次の
走査線上のリード動作に移行することができるので、休
止サイクルなしに高速処理を行なうことができるという
効果を有する。
【図面の簡単な説明】
【図1】本発明に係る画像処理装置の一実施例の構成を
示すブロック図である。
【図2】本発明の画像処理装置によって順次走査画像か
ら切り出された画像を示す説明図である。
【図3】本発明の画像処理装置によって8列の順次走査
画像から切り出された3行3列の画像を示す説明図であ
る。
【図4】図1に示した画像処理装置のラインバッファ部
における画像の記憶状態を示す説明図である。
【図5】図1に示した画像処理装置のメモリ制御回路の
動作状態を示すタイムチャ−トである。
【図6】本発明に係る画像処理装置おけるラインバッフ
ァ部の他の実施例の構成を示すブロック図である。
【図7】図6に示したラインバッファ部における画像の
記憶状態を示す説明図である。
【図8】本発明に係る画像処理装置の他の実施例の構成
を示すブロック図である。
【図9】逐次更新型画像処理による入力画像と処理結果
との関係を示す説明図である。
【図10】図8に示した画像処理装置のメモリ制御回路
の動作状態とラインバッファ部の記憶状態を示す図であ
る。
【図11】本発明に係る画像処理装置におけるラインバ
ッファ部の他の実施例の構成を示すブロック図である。
【図12】図11に示したラインバッファ部における画
像の記憶状態を示す説明図である。
【図13】図11に示したラインバッファ部におけるメ
モリ制御回路の動作状態を示すタイムチャ−トである。
【図14】本発明に係る画像処理装置におけるラインバ
ッファ部の他の実施例の構成を示すブロック図である。
【図15】図14に示したラインバッファ部における画
像の記憶状態を示す説明図である。
【図16】図14に示したラインバッファ部におけるメ
モリ制御回路の動作状態を示すタイムチャ−トである。
【図17】従来の画像処理装置のラインバッファ部にお
ける画像の記憶状態を示す説明図である。
【図18】従来の画像処理装置によって8列の順次走査
画像から切り出された3行3列の画像を示す説明図であ
る。
【図19】従来の逐次更新型画像処理装置のラインバッ
ファ部における画像の記憶状態を示す説明図である。
【符号の説明】
11 ラインバッファ部 12 メモリ制御回路 13 アドレス発生回路 14 アドレスラッチ回路 15 2ポ−トRAM 16 2ポ−トRAM 17 画像ラッチ回路 18 画像ラッチ回路 19 画像ラッチ回路 110 画像ラッチ回路 111 画像ラッチ回路 112 画像ラッチ回路 113 画像ラッチ回路 114 演算器 115 画像ラッチ回路 116 画像ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅田 和佳 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 (72)発明者 藤原 和紀 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 異なるアドレスに対してリ−ドとライト
    を同時にできる走査線長分の画素の画像データが記憶さ
    れる1または2以上の2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生する第1のア
    ドレス発生回路と、 該第1のアドレス発生回路に同期してリ−ドアドレスか
    ら1サイクルあるいは複数サイクル遅れたアドレスをラ
    イトアドレスとして発生する第2のアドレス発生回路
    と、 前記第1のアドレス発生回路より出力されたリードアド
    レスにより前記2ポ−トRAMより読み出された画像デ
    ータを一時的に保持する複数の画像ラッチ回路とを有す
    ることを特徴とするラインバッファ。
  2. 【請求項2】 異なるアドレスに対してリ−ドとライト
    を同時にできる走査線長分の画素の画像データが記憶さ
    れる1または2以上の2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして該2ポ−トRAMに供給す
    るアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記2ポ−トRAMより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とするラインバッファ。
  3. 【請求項3】 1画素分の画像デ−タのビット幅の2倍
    以上のビット幅で走査線長分の画素の画像データが記憶
    される2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記2ポ−トRAMに供給
    するアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記2ポ−トRAMより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とするラインバッファ。
  4. 【請求項4】 保持すべき全走査線上の画素数以上のワ
    −ド数を有し前記保持すべき全走査線数と同数のポ−ト
    数を有するRAMと、 前記ワ−ド数分のアドレスを発生するアドレス発生回路
    と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記RAMに供給するアド
    レスラッチ回路と、 前記アドレス発生回路の発生するアドレスを1走査線分
    のリ−ドアドレスに変換するアドレス変換回路と、 該アドレス変換回路の発生するリ−ドアドレスに対して
    1走査線分のオフセットをもってリ−ドアドレスを発生
    するアドレスオフセット回路と、 アドレスあるいはサイクル数をカウントして前記RAM
    より読み出される画像データを1走査線毎に出力先を切
    り換えるセレクタと、 該セレクタより出力される画像データを一時的に保持す
    る複数の画像ラッチ回路とを有することを特徴とするラ
    インバッファ。
  5. 【請求項5】 保持すべき全走査線上の画素数以上のワ
    −ド数を有し前記保持すべき全走査線数と同数のポ−ト
    数を有するRAMと、 前記ワ−ド数分のアドレスをリ−ドアドレスとして周期
    的に発生する第1のアドレス発生回路と、 該第1のアドレス発生回路の発生するアドレスに対して
    1走査線分遅れたアドレスを第2のリ−ドアドレスとし
    て周期的に発生する第2のアドレス発生回路と、 前記第1のアドレス発生回路あるいは第2のアドレス発
    生回路の発生するリ−ドアドレスを一時的に保持した後
    ライトアドレスとして前記RAMに供給するアドレスラ
    ッチ回路と、 前記RAMより読み出された画像データを一時的に保持
    する複数の画像ラッチ回路と有することを特徴とするラ
    インバッファ。
  6. 【請求項6】 順次走査によって読み取った走査線上の
    画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出された走査線と垂直な方向にp画素で、走査線方向に
    q画素(但し、pとqは2以上の整数)の画像(p行q
    列の画像)について演算処理する演算器とを有し、 前記ラインバッファ部は、異なるアドレスに対してリ−
    ドとライトを同時にできる走査線長分の画素の画像デー
    タが記憶される1または2以上の2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生する第1のア
    ドレス発生回路と、 該第1のアドレス発生回路に同期してリ−ドアドレスか
    ら1サイクルあるいは複数サイクル遅れたアドレスをラ
    イトアドレスとして発生する第2のアドレス発生回路
    と、 前記第1のアドレス発生回路より出力されたリードアド
    レスにより前記2ポ−トRAMより読み出された画像デ
    ータを一時的に保持する複数の画像ラッチ回路とを有す
    ることを特徴とする画像処理装置。
  7. 【請求項7】 前記2ポ−トRAMに(p−1)本の走
    査線(但し、pは2以上の整数)の順次走査により得ら
    れた画像データを記憶し、所望の画像データを前記2ポ
    −トRAMから読み出して画像処理に用いると同時に、
    前記2ポ−トRAMに記憶されている時間的に最も古い
    走査線以外の走査線の画像データを画像ラッチ回路で一
    時的に保持した上で新たな走査によって得られた画像デ
    ータと共に前記2ポ−トRAMの参照済みデ−タの保持
    されているアドレスに上書きすることを特徴とする請求
    項6に記載の画像処理装置。
  8. 【請求項8】 順次走査によって読み取った走査線上の
    画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出されたp行q列の画像(但し、pとqは2以上の整
    数)について演算処理する演算器とを有し、 前記ラインバッファ部は、異なるアドレスに対してリ−
    ドとライトを同時にできる走査線長分の画素の画像デー
    タが記憶される1または2以上の2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして該2ポ−トRAMに供給す
    るアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記2ポ−トRAMより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とする画像処理装置。
  9. 【請求項9】 前記2ポ−トRAMに(p−1)本の走
    査線(但し、pは2以上の整数)の順次走査により得ら
    れた画像データを記憶し、所望の画像データを前記2ポ
    −トRAMから読み出して画像処理に用いると同時に、
    前記2ポ−トRAMに記憶されている時間的に最も古い
    走査線以外の走査線の画像データを画像ラッチ回路で一
    時的に保持した上で新たな走査によって得られた画像デ
    ータと共に前記2ポ−トRAMの参照済みデ−タの保持
    されているアドレスに上書きすることを特徴とする請求
    項8に記載の画像処理装置。
  10. 【請求項10】 順次走査によって読み取った走査線上
    の画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出されたp行q列の画像(但し、pとqは2以上の整
    数)について演算処理する演算器とを有し、 前記ラインバッファ部は、1画素分の画像デ−タのビッ
    ト幅の2倍以上のビット幅で走査線長分の画素の画像デ
    ータが記憶される2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記2ポ−トRAMに供給
    するアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記2ポ−トRAMより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とする画像処理装置。
  11. 【請求項11】 2ポ−トRAMに(p−1)本の走査
    線(但し、pは2以上の整数)の順次走査により得られ
    た画像データを記憶し、該2ポ−トRAMから(p−
    1)本分の順次走査により得られた画像データを読み出
    して画像処理に用いると同時に、前記2ポ−トRAMに
    記憶されている前記(p−1)本分の順次走査画像デー
    タの中で時間的に最も古い走査線上の画像デ−タ以外の
    (p−2)本の順次走査画像を一時的に保持してから新
    たな走査によって得られる順次走査線画像データを1本
    加えて(p−1)本分の順次走査画像データとして前記
    2ポ−トRAMの参照済みデ−タの保持されているアド
    レスに上書きすることを特徴とする請求項10に記載の
    画像処理装置。
  12. 【請求項12】 順次走査によって読み取った走査線上
    の画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出されたp行q列の画像について演算処理する演算器と
    を有し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するRAMと、 前記ワ−ド数分のアドレスを発生するアドレス発生回路
    と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記RAMに供給するアド
    レスラッチ回路と、 前記アドレス発生回路の発生するアドレスを1走査線分
    のリ−ドアドレスに変換するアドレス変換回路と、 該アドレス変換回路の発生するリ−ドアドレスに対して
    1走査線分のオフセットをもってリ−ドアドレスを発生
    するアドレスオフセット回路と、 アドレスあるいはサイクル数をカウントして前記RAM
    より読み出される画像データを1走査線毎に出力先を切
    り換えるセレクタと、 該セレクタより出力される画像データを一時的に保持す
    る複数の画像ラッチ回路とを有することを特徴とする画
    像処理装置。
  13. 【請求項13】 前記RAMに一行あるいは複数行の順
    次走査により得られた画像データを記憶し、前記RAM
    から順次走査画像データを読み出して画像処理に用いる
    と同時に、該順次走査画像の中で時間的に最も古い走査
    線上で参照済の画像上に新たな走査によって得られる順
    次走査線画像データを上書きすることを特徴とする請求
    項12に記載の画像処理装置。
  14. 【請求項14】 順次走査によって読み取った走査線上
    の画像信号を記憶するラインバッファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記ラインバッファ部及び画像ラッチ回路によって切り
    出されたp行q列の画像について演算処理する演算器と
    を有し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するRAMと、 前記ワ−ド数分のアドレスをリ−ドアドレスとして周期
    的に発生する第1のアドレス発生回路と、 該第1のアドレス発生回路の発生するアドレスに対して
    1走査線分遅れたアドレスを第2のリ−ドアドレスとし
    て周期的に発生する第2のアドレス発生回路と、 前記第1のアドレス発生回路あるいは第2のアドレス発
    生回路の発生するリ−ドアドレスを一時的に保持した後
    ライトアドレスとして前記RAMに供給するアドレスラ
    ッチ回路と、 前記RAMより読み出された画像データを一時的に保持
    する複数の画像ラッチ回路とを有することを特徴とする
    画像処理装置。
  15. 【請求項15】 前記RAMに一行あるいは複数行の順
    次走査により得られた画像データを記憶し、前記RAM
    から順次走査画像データを読み出して画像処理に用いる
    と同時に、該順次走査画像の中で時間的に最も古い走査
    線上で参照済の画像上に新たな走査によって得られる順
    次走査線画像データを上書きすることを特徴とする請求
    項14に記載の画像処理装置。
  16. 【請求項16】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してp行q列の画像(但
    し、pとqは2以上の整数)として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記p行q列の画像と画像ラッチ回路によって切り出さ
    れたp行q列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、異なるアドレスに対してリ−
    ドとライトを同時にできる走査線長分の画素の画像デー
    タが記憶される1または2以上の2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生する第1のア
    ドレス発生回路と、 該第1のアドレス発生回路に同期してリ−ドアドレスか
    ら1サイクルあるいは複数サイクル遅れたアドレスをラ
    イトアドレスとして発生する第2のアドレス発生回路
    と、 前記第1のアドレス発生回路より出力されたリードアド
    レスにより前記2ポ−トRAMより読み出された画像デ
    ータを一時的に保持する複数の画像ラッチ回路とを有す
    ることを特徴とする画像処理装置。
  17. 【請求項17】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してp行q列の画像(但
    し、pとqは2以上の整数)として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記p行q列の画像と画像ラッチ回路によって切り出さ
    れたp行q列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、異なるアドレスに対してリ−
    ドとライトを同時にできる走査線長分の画素の画像デー
    タが記憶される1または2以上の2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして該2ポ−トRAMに供給す
    るアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記2ポ−トRAMより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とする画像処理装置。
  18. 【請求項18】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してp行q列の画像(但
    し、pとqは2以上の整数)として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記p行q列の画像と画像ラッチ回路によって切り出さ
    れたp行q列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、1画素分の画像デ−タのビッ
    ト幅の2倍以上のビット幅で走査線長分の画素の画像デ
    ータが記憶される2ポ−トRAMと、 該2ポ−トRAMのリ−ドアドレスを発生するアドレス
    発生回路と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記2ポ−トRAMに供給
    するアドレスラッチ回路と、 前記アドレス発生回路より出力されたリードアドレスに
    より前記2ポ−トRAMより読み出された画像データを
    一時的に保持する複数の画像ラッチ回路とを有すること
    を特徴とする画像処理装置。
  19. 【請求項19】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してp行q列の画像(但
    し、pとqは2以上の整数)として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記p行q列の画像と画像ラッチ回路によって切り出さ
    れたp行q列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するRAMと、 前記ワ−ド数分のアドレスを発生するアドレス発生回路
    と、 該アドレス発生回路の発生するアドレスを一時的に保持
    した後ライトアドレスとして前記RAMに供給するアド
    レスラッチ回路と、 前記アドレス発生回路の発生するアドレスを1走査線分
    のリ−ドアドレスに変換するアドレス変換回路と、 該アドレス変換回路の発生するリ−ドアドレスに対して
    1走査線分のオフセットをもってリ−ドアドレスを発生
    するアドレスオフセット回路と、 アドレスあるいはサイクル数をカウントして前記RAM
    より読み出される画像データを1走査線毎に出力先を切
    り換えるセレクタと、 該セレクタより出力される画像データを一時的に保持す
    る複数の画像ラッチ回路とを有することを特徴とする画
    像処理装置。
  20. 【請求項20】 順次走査によって読み取った走査線上
    の画像信号の処理結果を記憶してp行q列の画像(但
    し、pとqは2以上の整数)として切り出すラインバッ
    ファ部と、 順次走査により入力される画像データを一時的に保持す
    る1つまたは複数の画像ラッチ回路と、 前記p行q列の画像と画像ラッチ回路によって切り出さ
    れたp行q列の画像について演算処理する演算器と有
    し、 前記ラインバッファ部は、保持すべき全走査線上の画素
    数以上のワ−ド数を有し前記保持すべき全走査線数と同
    数のポ−ト数を有するRAMと、 前記ワ−ド数分のアドレスをリ−ドアドレスとして周期
    的に発生する第1のアドレス発生回路と、 該第1のアドレス発生回路の発生するアドレスに対して
    1走査線分遅れたアドレスを第2のリ−ドアドレスとし
    て周期的に発生する第2のアドレス発生回路と、 前記第1のアドレス発生回路あるいは第2のアドレス発
    生回路の発生するリ−ドアドレスを一時的に保持した後
    ライトアドレスとして前記RAMに供給するアドレスラ
    ッチ回路と、 前記RAMより読み出された画像データを一時的に保持
    する複数の画像ラッチ回路と有することを特徴とする画
    像処理装置。
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