JPH0740611B2 - 光電子部品及びその製造方法 - Google Patents
光電子部品及びその製造方法Info
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- JPH0740611B2 JPH0740611B2 JP61262053A JP26205386A JPH0740611B2 JP H0740611 B2 JPH0740611 B2 JP H0740611B2 JP 61262053 A JP61262053 A JP 61262053A JP 26205386 A JP26205386 A JP 26205386A JP H0740611 B2 JPH0740611 B2 JP H0740611B2
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Description
【発明の詳細な説明】 本発明は第1導電形で、しかも〔100〕面に沿って配向
された上側面及び下側面を有している高度にドープした
シリコン基板内に形成した第1凹所内に設置される光電
子素子を具えており、前記第1凹所が前記基板の上側面
に対して傾斜した〔111〕面に沿って配置される4つの
面と、平坦な底部とを有しており、これらの4つの面及
び平坦な底部に第1導電層の一部が被着され、前記光電
子素子が前記平坦な底部にて前記第1導電層の一部にハ
ンダ付けされる第1導電形領域の第1電極と、前記基板
の上側面に電気的に接続される第2導電形領域の第2電
極とを有している光電子部品に関するものである。
された上側面及び下側面を有している高度にドープした
シリコン基板内に形成した第1凹所内に設置される光電
子素子を具えており、前記第1凹所が前記基板の上側面
に対して傾斜した〔111〕面に沿って配置される4つの
面と、平坦な底部とを有しており、これらの4つの面及
び平坦な底部に第1導電層の一部が被着され、前記光電
子素子が前記平坦な底部にて前記第1導電層の一部にハ
ンダ付けされる第1導電形領域の第1電極と、前記基板
の上側面に電気的に接続される第2導電形領域の第2電
極とを有している光電子部品に関するものである。
斯種の部品は1979年2月10日に公開された日本国特許出
願の特開昭54−18692号公報から既知である。
願の特開昭54−18692号公報から既知である。
発明者等が直面した問題は、光効率を改善する反射性の
凹所が設けられている表面取付け用の光電子部品を低コ
ストで製造し、従って使用する基本材料が入手し易く、
しかも比較的廉価で、また斯様な部品を集中的に製造し
得るようにすることにある。しかし、前記特開昭54−18
692号による光電子部品は表面取付けするのには適して
いない。
凹所が設けられている表面取付け用の光電子部品を低コ
ストで製造し、従って使用する基本材料が入手し易く、
しかも比較的廉価で、また斯様な部品を集中的に製造し
得るようにすることにある。しかし、前記特開昭54−18
692号による光電子部品は表面取付けするのには適して
いない。
表面取付けする光電子部品はヨアシム・シーグ(Joachi
m SIEG)なる名前で1983年2月3日に第WO83/00408号と
して公告されたPCT出願から既知である。このPCT出願で
は、セラミック材料(Al2O3)製の支持体に凹所を形成
して、この凹所の底部にて光電子素子をこの素子の電気
的接続に仕える2つの金属化部分の一方にハンダ付けし
ている。表面取付け用の電気接点は導電通路(金属化し
た穴)によって形成している。
m SIEG)なる名前で1983年2月3日に第WO83/00408号と
して公告されたPCT出願から既知である。このPCT出願で
は、セラミック材料(Al2O3)製の支持体に凹所を形成
して、この凹所の底部にて光電子素子をこの素子の電気
的接続に仕える2つの金属化部分の一方にハンダ付けし
ている。表面取付け用の電気接点は導電通路(金属化し
た穴)によって形成している。
斯かる光電子部品には、アルミナの中位の熱伝導は別と
して、基本材料として高価なもの、この場合セラミック
材料を用いるために製造コストが比較的高くなり、また
凹所の形成も困難であると云う欠点がある。また、この
場合の凹所は一般に長方形で、しかも非反射性であるた
め、光電子部品の光効率には何等寄与していない。
して、基本材料として高価なもの、この場合セラミック
材料を用いるために製造コストが比較的高くなり、また
凹所の形成も困難であると云う欠点がある。また、この
場合の凹所は一般に長方形で、しかも非反射性であるた
め、光電子部品の光効率には何等寄与していない。
本発明の基本概念は、支持体としてシリコン基板を用
い、これに半導体の分野で周知の技術的手段を用いて光
電子部品を集中的に製造し、ついで簡単な切断作業によ
って個々の部品を得るようにして、単価を下げると云う
ことに基づいている。しかし、本発明の基本概念はいず
れも既知の材料及び技術の単なる選択に限定されるもの
でなく、特に斯かる既知の技術を斯かる特定のケースに
特定的に適合させること、即ち各部品の支持体にその部
品の反射性凹所及び斯かる部品を表面取付けするのに好
適とする電気的な相互接続部を形成することに関するも
のである。
い、これに半導体の分野で周知の技術的手段を用いて光
電子部品を集中的に製造し、ついで簡単な切断作業によ
って個々の部品を得るようにして、単価を下げると云う
ことに基づいている。しかし、本発明の基本概念はいず
れも既知の材料及び技術の単なる選択に限定されるもの
でなく、特に斯かる既知の技術を斯かる特定のケースに
特定的に適合させること、即ち各部品の支持体にその部
品の反射性凹所及び斯かる部品を表面取付けするのに好
適とする電気的な相互接続部を形成することに関するも
のである。
従って、本発明は、前記光電子部品を支持する前記基板
が、前記第1凹所の寸法よりも小さくて、しかも前記基
板の下側面から前記平坦な底部における開口まで延在す
る第2凹所を有し、前記第1及び第2凹所がこれらの各
表面に隣接して前記第1導電形とは反対の第2導電形の
領域を有し、かつ前記光電子部品を表面取付けするため
に、前記第2電極が前記第1導電層の他の残りの部分に
よって前記基板の上側面に接続されると共に前記基板の
下側面が、導電細条を形成する第2導電層を有し、前記
導電細条の第1部分が前記第2導電形の領域と電気的に
接触し、かつ前記導電細条の第2部分が前記基板と電気
的に接触するようにしたことを特徴とする。
が、前記第1凹所の寸法よりも小さくて、しかも前記基
板の下側面から前記平坦な底部における開口まで延在す
る第2凹所を有し、前記第1及び第2凹所がこれらの各
表面に隣接して前記第1導電形とは反対の第2導電形の
領域を有し、かつ前記光電子部品を表面取付けするため
に、前記第2電極が前記第1導電層の他の残りの部分に
よって前記基板の上側面に接続されると共に前記基板の
下側面が、導電細条を形成する第2導電層を有し、前記
導電細条の第1部分が前記第2導電形の領域と電気的に
接触し、かつ前記導電細条の第2部分が前記基板と電気
的に接触するようにしたことを特徴とする。
4つの傾斜面は既知の好ましいエッチング技法により容
易に形成することができる。また、第2導電形の領域は
電圧がエレクトロルミネッセント(EL)素子に供給され
る際に逆バイアスダイオードによって反対極性の電気的
接点間を電気器に絶縁するのに仕える。従ってEL素子の
電極を結線するには特定の極性を選定する必要がある。
光電子素子の第2導電形領域と前記導電細条の第2部分
との間は基板を介して電気的に接続されるようにするた
めに基板は強度にドープする。
易に形成することができる。また、第2導電形の領域は
電圧がエレクトロルミネッセント(EL)素子に供給され
る際に逆バイアスダイオードによって反対極性の電気的
接点間を電気器に絶縁するのに仕える。従ってEL素子の
電極を結線するには特定の極性を選定する必要がある。
光電子素子の第2導電形領域と前記導電細条の第2部分
との間は基板を介して電気的に接続されるようにするた
めに基板は強度にドープする。
前記導電細条の第1部分は基板の下側面に隣接する前記
第2導電形の領域の延長部分の上に形成するのが有利で
ある。次いで、基板の下側面を第1絶縁層で覆い、前記
延長部分の上の斯かる絶縁層部分に接点開口をあけ、少
なくともこの接点開口に前記導電細条の第1部分を延在
させる。基板の上側面には少なくとも1個の接点窓を有
している第2絶縁層を被着し、前記第1導電層の前記他
の残りの部分を前記接点窓内に延在させて、基板の上側
面と前記電気的な接触を行なうようにするのが有利であ
る。前記接点窓の形状は前記反射性凹所の一辺に平行な
細長い長方形として、基板を介して形成される電気的な
接触を良好にするのが好適である。接点窓は複数個、例
えば2個形成することができる。第1導電層は第2絶縁
層の上に延在させることもできる。
第2導電形の領域の延長部分の上に形成するのが有利で
ある。次いで、基板の下側面を第1絶縁層で覆い、前記
延長部分の上の斯かる絶縁層部分に接点開口をあけ、少
なくともこの接点開口に前記導電細条の第1部分を延在
させる。基板の上側面には少なくとも1個の接点窓を有
している第2絶縁層を被着し、前記第1導電層の前記他
の残りの部分を前記接点窓内に延在させて、基板の上側
面と前記電気的な接触を行なうようにするのが有利であ
る。前記接点窓の形状は前記反射性凹所の一辺に平行な
細長い長方形として、基板を介して形成される電気的な
接触を良好にするのが好適である。接点窓は複数個、例
えば2個形成することができる。第1導電層は第2絶縁
層の上に延在させることもできる。
本発明は支持体に形成した第1凹所の底部に配置される
光電子素子を含む表面取付用の光電子部品を製造する方
法にも関するものである。
光電子素子を含む表面取付用の光電子部品を製造する方
法にも関するものである。
本発明は、支持体上に配置される光電子素子を具えてい
る表面取付用の光電子部品の製造方法であって、前記支
持体が〔100〕面に沿って配向された上側面及び下側面
を有しているシリコン製の第1導電形の高度にドープし
た基板で形成される光電子部品の製造方法が: (a)前記基板の下側面及び上側面にそれぞれ第1絶縁
層及び第2絶縁層を堆積する工程と; (b)第1二次元ラスタに従って前記第2絶縁層に第1
列の第1開口をあけると共に、前記第1ラスタと同じピ
ッチを有している第2二次元ラスタに従って前記第1絶
縁層に前記第1開口よりも小さくて、これらの第1開口
と垂直方向にて一致するように配置される第2列の第2
開口をあける工程と; (c)前記基板の上側面及び下側面の〔100〕面に対し
て傾斜した〔100〕面に従って前記基板に穴をあけるこ
とのできる溶液によって前記第1開口及び第2開口を経
て前記基板を選択的にエッチングする工程であって、前
記第1開口内に平坦な底部を有する第1凹所を限定し、
かつ前記第2開口内には第2凹所を限定し、各第2凹所
が前記平坦な底部における開口を経て第1凹所に連通す
るまでエッチングする工程と; (d)前記第1及び第2凹所に第1導電形とは反対の第
2導電形の表面隣接領域を形成する工程と; (e)前記第1凹所の表面上に、これらの凹所を反射性
とする第1導電層の一部を具えており、前記第1導電層
の他の残りの部分が前記基板の上側面と電気的に接触
し、かつ前記基板の下側面に、各々が前記第2導電形の
少なくとも1つの領域と電気的に接触する第1部分と各
々が前記各第2凹所の付近にて基板と電気的に接触する
第2部分とを有する導電細条を形成する第2導電層を具
えている金属被膜を堆積する工程と; (f)前記光電子素子の各々が、前記第1凹所の平坦な
底部上に前記第1導電層の一部と電気的に接触して配置
される第1導電形領域と、前記第1導電層の前記他の残
りの部分と電気的に接触する第2導電形領域とを有する
ように前記光電子素子をハンダ付けし、次いで基板を切
断して各単位部品が第1凹所及び第2凹所と、光電子素
子と、前記第2導電形の領域及び基板とそれぞれ電気的
に接触する前記導電細条の少なくとも1個の第1部分及
び少なくとも1個の第2部分とを具える個々の部品に切
り離されるようにして単位部品を形成する工程と; を具えていることを特徴とする。
る表面取付用の光電子部品の製造方法であって、前記支
持体が〔100〕面に沿って配向された上側面及び下側面
を有しているシリコン製の第1導電形の高度にドープし
た基板で形成される光電子部品の製造方法が: (a)前記基板の下側面及び上側面にそれぞれ第1絶縁
層及び第2絶縁層を堆積する工程と; (b)第1二次元ラスタに従って前記第2絶縁層に第1
列の第1開口をあけると共に、前記第1ラスタと同じピ
ッチを有している第2二次元ラスタに従って前記第1絶
縁層に前記第1開口よりも小さくて、これらの第1開口
と垂直方向にて一致するように配置される第2列の第2
開口をあける工程と; (c)前記基板の上側面及び下側面の〔100〕面に対し
て傾斜した〔100〕面に従って前記基板に穴をあけるこ
とのできる溶液によって前記第1開口及び第2開口を経
て前記基板を選択的にエッチングする工程であって、前
記第1開口内に平坦な底部を有する第1凹所を限定し、
かつ前記第2開口内には第2凹所を限定し、各第2凹所
が前記平坦な底部における開口を経て第1凹所に連通す
るまでエッチングする工程と; (d)前記第1及び第2凹所に第1導電形とは反対の第
2導電形の表面隣接領域を形成する工程と; (e)前記第1凹所の表面上に、これらの凹所を反射性
とする第1導電層の一部を具えており、前記第1導電層
の他の残りの部分が前記基板の上側面と電気的に接触
し、かつ前記基板の下側面に、各々が前記第2導電形の
少なくとも1つの領域と電気的に接触する第1部分と各
々が前記各第2凹所の付近にて基板と電気的に接触する
第2部分とを有する導電細条を形成する第2導電層を具
えている金属被膜を堆積する工程と; (f)前記光電子素子の各々が、前記第1凹所の平坦な
底部上に前記第1導電層の一部と電気的に接触して配置
される第1導電形領域と、前記第1導電層の前記他の残
りの部分と電気的に接触する第2導電形領域とを有する
ように前記光電子素子をハンダ付けし、次いで基板を切
断して各単位部品が第1凹所及び第2凹所と、光電子素
子と、前記第2導電形の領域及び基板とそれぞれ電気的
に接触する前記導電細条の少なくとも1個の第1部分及
び少なくとも1個の第2部分とを具える個々の部品に切
り離されるようにして単位部品を形成する工程と; を具えていることを特徴とする。
前記(f)の工程にて基板を切断する工程の前に複数の
光電子素子をハンダ付けするのが好適である。さらに本
発明方法の好適例では、前記工程(b)の前に、第1絶
縁層に第1列の窓をあけ、後の工程(d)にてこの窓を
経て第2導電形の領域の延長部を拡散形成し、つぎに前
記第1列の窓内に第1絶縁層の厚さよりも薄い第3絶縁
層を形成する工程a′を設けるようにする。
光電子素子をハンダ付けするのが好適である。さらに本
発明方法の好適例では、前記工程(b)の前に、第1絶
縁層に第1列の窓をあけ、後の工程(d)にてこの窓を
経て第2導電形の領域の延長部を拡散形成し、つぎに前
記第1列の窓内に第1絶縁層の厚さよりも薄い第3絶縁
層を形成する工程a′を設けるようにする。
さらに本発明の好適例では、前記(a)と(b)との間
にて、前記第1及び第2絶縁層に第2及び第3列の接点
窓をそれぞれあけ、その後これらの窓に前記2つの絶縁
層の厚さよりも薄い第4絶縁層を形成する工程a″を設
けるようにする。
にて、前記第1及び第2絶縁層に第2及び第3列の接点
窓をそれぞれあけ、その後これらの窓に前記2つの絶縁
層の厚さよりも薄い第4絶縁層を形成する工程a″を設
けるようにする。
前記工程a′を実施する際には、それを前記工程a″の
前に行ない、第3及び第4絶縁層を形成する工程は共通
とする。
前に行ない、第3及び第4絶縁層を形成する工程は共通
とする。
本発明によれば、第3及び第4絶縁層を堆積する工程
を、酸化によりシリコン酸化物層を形成し、その後窒化
によりシリコン窒化物層を形成して行なう。
を、酸化によりシリコン酸化物層を形成し、その後窒化
によりシリコン窒化物層を形成して行なう。
以下図面につき本発明を説明する。
第1a図では、第1導電形、例えば5×1018原子/cm3で
強度にドープされ、かつ〔100〕面に従って配向された
0.4mm程度の厚さを有しているP+形の基板1の上側面2
及び下側面4に約0.5μmの酸化物層から成る絶縁層3
及び5をそれぞれ被着する。
強度にドープされ、かつ〔100〕面に従って配向された
0.4mm程度の厚さを有しているP+形の基板1の上側面2
及び下側面4に約0.5μmの酸化物層から成る絶縁層3
及び5をそれぞれ被着する。
第1b図では長方形の細長形の窓6(この形状を第2a図に
破線にて示してあり、これは窓6を長手方向に見た図で
ある)の二次元ラスタ(X,Y)を酸化物層5を経て形成
し、この開口を経て第2導電形に強度にドープした(例
えば5×1019原子/cm3でn+形にドープした)接点領域
7を拡散形成する。
破線にて示してあり、これは窓6を長手方向に見た図で
ある)の二次元ラスタ(X,Y)を酸化物層5を経て形成
し、この開口を経て第2導電形に強度にドープした(例
えば5×1019原子/cm3でn+形にドープした)接点領域
7を拡散形成する。
第1c図では、ピッチxだけ離間されるスロットをY方向
に形成する2列の縞状接点窓10及び11を厚い酸化物層3
を経て開ける。接点窓10は窓6の縁部17と同一平面の縁
部をもって表わしてある。接点窓10及び11を形成するの
と同時に、好ましくはxと等しいピッチで離間されるス
ロットをY方向に形成する縞状接点窓12を酸化物層5を
経て形成する。接点窓12は接点窓11と基板1を挟んで一
致するように表わしてある。
に形成する2列の縞状接点窓10及び11を厚い酸化物層3
を経て開ける。接点窓10は窓6の縁部17と同一平面の縁
部をもって表わしてある。接点窓10及び11を形成するの
と同時に、好ましくはxと等しいピッチで離間されるス
ロットをY方向に形成する縞状接点窓12を酸化物層5を
経て形成する。接点窓12は接点窓11と基板1を挟んで一
致するように表わしてある。
接点窓10及び11の輪郭は第2b図で見ることができ、また
接点窓12の輪郭は第2a図で見ることができる。
接点窓12の輪郭は第2a図で見ることができる。
第1d図では、基板の両面に絶縁層14を被着して、接点窓
10,11及び12並びに窓6をふさぐようにする。なお、こ
の場合の絶縁層14は厚さが約0.1μmのシリコン酸化物
層8に厚さが約0.1μmのシリコン窒化物層9を被着し
て形成する。なお、図面の簡略化のために絶縁層14は前
記接点窓10,11及び窓6の個所のみに示してあるだけで
あり、絶縁層3及び5も層8及び9で付随して被着され
ることを考慮して、これらの絶縁層3及び5を3′及び
5′にて示してある。
10,11及び12並びに窓6をふさぐようにする。なお、こ
の場合の絶縁層14は厚さが約0.1μmのシリコン酸化物
層8に厚さが約0.1μmのシリコン窒化物層9を被着し
て形成する。なお、図面の簡略化のために絶縁層14は前
記接点窓10,11及び窓6の個所のみに示してあるだけで
あり、絶縁層3及び5も層8及び9で付随して被着され
ることを考慮して、これらの絶縁層3及び5を3′及び
5′にて示してある。
第1e図では四角形の開口20を層3′にあけると共に四角
形の開口21を窓6に隣接している層5′に開ける。開口
20の一辺の長さは約0.6mmとし、また開口21の一辺の長
さは約0.15mmとする。
形の開口21を窓6に隣接している層5′に開ける。開口
20の一辺の長さは約0.6mmとし、また開口21の一辺の長
さは約0.15mmとする。
開口20及び21の中心は後に詳述する理由のために互いに
一致させないようにするのが好適である。
一致させないようにするのが好適である。
ついでカリウム溶液でエッチングして凹所22及び26を形
成する。これらの凹所22及び26は、侵触の優先選択特性
により基板の表面2及び4に対して或る角度a=54°を
囲む〔111〕面に従って配置される壁部23及び27によっ
て制限される。侵触作用は凹所22と26とが凹所22の平坦
底部24の開口25のレベルで出くわすまで継続させる。開
口25は凹所22の平坦底部24にて横方向にシフトされて位
置付けられるようにして、後に光電子素子を位置付けし
易いようにするのが好適である。
成する。これらの凹所22及び26は、侵触の優先選択特性
により基板の表面2及び4に対して或る角度a=54°を
囲む〔111〕面に従って配置される壁部23及び27によっ
て制限される。侵触作用は凹所22と26とが凹所22の平坦
底部24の開口25のレベルで出くわすまで継続させる。開
口25は凹所22の平坦底部24にて横方向にシフトされて位
置付けられるようにして、後に光電子素子を位置付けし
易いようにするのが好適である。
第1f図では第2導電形、例えば1019原子/cm3で強度に
ドープしたn+形の領域30を凹所22及び26に拡散形成す
る。開口21が開口6に隣接しているために、n+形領域30
は先に拡散した同一導電形の接点領域7に接触する。
ドープしたn+形の領域30を凹所22及び26に拡散形成す
る。開口21が開口6に隣接しているために、n+形領域30
は先に拡散した同一導電形の接点領域7に接触する。
第1g図では、基板が窓10,11及び接点開口12を経て露出
されるように絶縁層14の一部を除去し、かつ接点領域7
の凹所26とは反対側の端部に接点開口15をあける。つい
で、基板の上側面をスパッタリングにより完全に金属化
して、絶縁層3の残存部を覆うと共に窓10及び11を経て
基板と接触する金属化による導電層35を基板表面に形成
し、凹所22の壁部23及び底部24を金属層31(導電層35の
一部)によって覆う。なお、カリウム溶液による凹所22
の侵触処理中に生ずる僅かなアンダーエッチングの影響
により、これら凹所の上側部分33には金属層が被着され
ず、このために金属層31と35との間が電気的に絶縁され
ることは明らかである。
されるように絶縁層14の一部を除去し、かつ接点領域7
の凹所26とは反対側の端部に接点開口15をあける。つい
で、基板の上側面をスパッタリングにより完全に金属化
して、絶縁層3の残存部を覆うと共に窓10及び11を経て
基板と接触する金属化による導電層35を基板表面に形成
し、凹所22の壁部23及び底部24を金属層31(導電層35の
一部)によって覆う。なお、カリウム溶液による凹所22
の侵触処理中に生ずる僅かなアンダーエッチングの影響
により、これら凹所の上側部分33には金属層が被着され
ず、このために金属層31と35との間が電気的に絶縁され
ることは明らかである。
スパッタリング工程には、一方では接点開口12及び15に
て基板1と接触するように延在し、他方では隣接する凹
所22間におけるこれらの開口の間に位置する絶縁層5の
部分の上に延在する導電細条40をマスクを経て形成する
工程も含まれている。
て基板1と接触するように延在し、他方では隣接する凹
所22間におけるこれらの開口の間に位置する絶縁層5の
部分の上に延在する導電細条40をマスクを経て形成する
工程も含まれている。
第1h図は形成しようとする部品の最終工程を示す。エレ
クトロルミネッセント(EL)ダイオード50の第1導電形
領域53の金属化部分(第1電極)54は、凹所22の底部24
における金属層31にハンダ51により集中的にハンダ付け
する。開口20と21の中心を互いに一致させないので、開
口25は凹所22の平坦な底部24の隅部に位置付けられ、こ
れによりELダイオード素子50は良好にハンダ付けされ
る。凹所22の高さは、ダイオード50の第2導電形領域55
の上側の金属化部分(第2電極)52のレベルが金属化層
35と同じレベルとなるように選定するのが有利である。
このようにすれば、導電ワイヤ56を同じ行方向Xのすべ
ての金属化部分35及び52にハンダ付けすることができ
る。
クトロルミネッセント(EL)ダイオード50の第1導電形
領域53の金属化部分(第1電極)54は、凹所22の底部24
における金属層31にハンダ51により集中的にハンダ付け
する。開口20と21の中心を互いに一致させないので、開
口25は凹所22の平坦な底部24の隅部に位置付けられ、こ
れによりELダイオード素子50は良好にハンダ付けされ
る。凹所22の高さは、ダイオード50の第2導電形領域55
の上側の金属化部分(第2電極)52のレベルが金属化層
35と同じレベルとなるように選定するのが有利である。
このようにすれば、導電ワイヤ56を同じ行方向Xのすべ
ての金属化部分35及び52にハンダ付けすることができ
る。
ついでX及びY方向に平行に簡単な切断作業をすること
によって個々の部品を得ることができる。Y方向に対し
平行で、しかもピッチxだけ離間させる切断面の輪郭を
第1b図に一点鎖線にて示してある。各導電細条40は2つ
の部分40′と40″とに分ける。この2方向での切断作業
の後に各部品は使用に供する。
によって個々の部品を得ることができる。Y方向に対し
平行で、しかもピッチxだけ離間させる切断面の輪郭を
第1b図に一点鎖線にて示してある。各導電細条40は2つ
の部分40′と40″とに分ける。この2方向での切断作業
の後に各部品は使用に供する。
ELダイオード50は、その両端に逆並列に接続されるダイ
オードDを有している(第3図)。このダイオードDは
第1導電形の基板1と、第2導電形の拡散領域7及び30
とによって構成される。
オードDを有している(第3図)。このダイオードDは
第1導電形の基板1と、第2導電形の拡散領域7及び30
とによって構成される。
実際上、ELダイオード50は第2導電形の拡散領域30と電
気的に接触する金属化部分31に接続される第1導電形の
領域53と、金属化部分52、導電ワイヤ56及び光電子部品
の上側表面全体を覆う金属化部分35を経て第1導電形の
基板1と電気的に接触する第2導電形の領域55とを有し
ている。
気的に接触する金属化部分31に接続される第1導電形の
領域53と、金属化部分52、導電ワイヤ56及び光電子部品
の上側表面全体を覆う金属化部分35を経て第1導電形の
基板1と電気的に接触する第2導電形の領域55とを有し
ている。
特に、第2a及び2b図を参照するに、領域55に接続される
金属化部分35と、基板の下側面に位置し、窓12を覆う金
属化部分40′との間は高度にドープした基板1によって
電気的に接続される。基板1の下側の他の金属化部分、
即ち接点開口15を覆う金属化部分40″は拡散領域7及び
30を経て領域53に電気的に接触させる。なお、斯様な構
成では金属化部分40′及び40″がダイオード50に対して
対称的で、しかも表面取付けするのに好適な部品の縁部
に沿って配列させることは明らかである。
金属化部分35と、基板の下側面に位置し、窓12を覆う金
属化部分40′との間は高度にドープした基板1によって
電気的に接続される。基板1の下側の他の金属化部分、
即ち接点開口15を覆う金属化部分40″は拡散領域7及び
30を経て領域53に電気的に接触させる。なお、斯様な構
成では金属化部分40′及び40″がダイオード50に対して
対称的で、しかも表面取付けするのに好適な部品の縁部
に沿って配列させることは明らかである。
また、凹所22の表面に金属化部分31を設けることによっ
て、この凹所が反射特性も呈することになり、これによ
り凹所22はELダイオード50の横方向の表面から放射され
る光をユーザに向けて戻すことができる。
て、この凹所が反射特性も呈することになり、これによ
り凹所22はELダイオード50の横方向の表面から放射され
る光をユーザに向けて戻すことができる。
本発明は上述した例のみに限定されるものでなく、幾多
の変更を加え得ること勿論である。
の変更を加え得ること勿論である。
例えば、製造工程数を最小とし、また基板の両面に形成
する窓を互いに正確に整列させるためにも窓6は窓11及
び12と同時に形成することもできる。
する窓を互いに正確に整列させるためにも窓6は窓11及
び12と同時に形成することもできる。
また、構造的に見て、領域53は拡散接点領域7を用いな
くても、例えばダイオード50を取付けた後に少なくとも
凹所26内にシルクスクリーン印刷によって厚い金属層を
形成することによって基板1に接触させることもでき
る。
くても、例えばダイオード50を取付けた後に少なくとも
凹所26内にシルクスクリーン印刷によって厚い金属層を
形成することによって基板1に接触させることもでき
る。
第1a〜1h図は本発明光電子部品を製造する順次の工程段
を示す断面図; 第2a及び2b図は本発明による完成部品の底面及び平面
図; 第3図は本発明による部品の電気的等価回路図である。 1…基板、2…基板上側面 3,5…絶縁層、4…基板下側面 6…窓、7…接点領域 8…シリコン酸化物層、9…シリコン窒化物層 10,11,12…接点窓、14…絶縁層 15…接点開口、20,21…開口 22,26…凹所、24…凹所底部 25…開口、30…第2導電形の領域 31…導電層、33…凹所の上側部分 35…導電層、40′,40″…導電細条 50…ELダイオード、51…ハンダ 52,54…金属化部分(電極)、53…第1導電形領域 55…第2導電形領域、56…導電ワイヤ
を示す断面図; 第2a及び2b図は本発明による完成部品の底面及び平面
図; 第3図は本発明による部品の電気的等価回路図である。 1…基板、2…基板上側面 3,5…絶縁層、4…基板下側面 6…窓、7…接点領域 8…シリコン酸化物層、9…シリコン窒化物層 10,11,12…接点窓、14…絶縁層 15…接点開口、20,21…開口 22,26…凹所、24…凹所底部 25…開口、30…第2導電形の領域 31…導電層、33…凹所の上側部分 35…導電層、40′,40″…導電細条 50…ELダイオード、51…ハンダ 52,54…金属化部分(電極)、53…第1導電形領域 55…第2導電形領域、56…導電ワイヤ
Claims (14)
- 【請求項1】第1導電形で、しかも〔100〕面に沿って
配向された上側面(2)及び下側面(4)を有している
高度にドープしたシリコン基板(1)内に形成した第1
凹所(22)内に配置される光電子素子(50)を具えてお
り、前記第1凹所(22)が前記基板の上側面(2)に対
して傾斜した〔111〕面に沿って配置される4つの面
と、平坦な底部(24)とを有しており、これらの4つの
面及び平坦な底部(24)に第1導電層(35)の一部(3
1)が被着され、前記光電子素子(50)が前記平坦な底
部(24)にて前記第1導電層(35)の一部(31)にハン
ダ付けされる第1導電形領域(53)の第1電極(54)
と、前記基板(1)の上側面(2)に電気的に接続され
る第2導電形領域(55)の第2電極(52)とを有してい
る光電子部品において、前記光電子部品を支持する前記
基板が、前記第1凹所(22)の寸法よりも小さくて、し
かも前記基板の下側面(4)から前記平坦な底部(24)
における開口(25)まで延在する第2凹所(26)を有
し、前記第1及び第2凹所がこれらの各表面に隣接して
前記第1導電形とは反対の第2導電形の領域(30)を有
し、かつ前記光電子部品を表面取付けするために、前記
第2電極(52)が前記第1導電層(35)の他の残りの部
分によって前記基板の上側面(2)に接続されると共に
前記基板の下側面(4)が、導電細条(40)を形成する
第2導電層を有し、前記導電細条の第1部分(40″)が
前記第2導電形の領域(30)と電気的に接触し、かつ前
記導電細条の第2部分(40′)が前記基板(1)と電気
的に接触するようにしたことを特徴とする光電子部品。 - 【請求項2】前記導電細条(40)の第1部分(40″)が
前記基板の下側面(4)に隣接する前記第2導電形の領
域(30)の延長部分(7)の上に形成されるようにした
ことを特徴とする特許請求の範囲第1項に記載の光電子
部品。 - 【請求項3】前記基板の下側面(4)に、前記延長部分
(7)に接点開口(15)を有している第1絶縁層(5,
5′)が被着され、かつ前記導電細条(40)の前記第1
部分(40″)が前記開口(15)内に延在するようにした
ことを特徴とする特許請求の範囲第2項に記載の光電子
部品。 - 【請求項4】前記基板(1)の上側面(2)に、少なく
とも1個の接点窓(10,11)を有している第2絶縁層
(3,3′)が被着され、かつ前記第1導電層(35)の前
記他の残りの部分が前記接点窓内に延在して前記基板
(1)の上側面(2)との前記電気的接触が行なわれる
ようにしたことを特徴とする特許請求の範囲第1〜3項
のいずれか一項に記載の光電子部品。 - 【請求項5】前記接点窓(10,11)が縞状を成し、かつ
前記第1凹所(22)の一辺に平行となるようにしたこと
を特徴とする特許請求の範囲第4項に記載の光電子部
品。 - 【請求項6】前記第1導電層(35)が前記第2絶縁層
(3,3′)の上にも延在するようにしたとこを特徴とす
る特許請求の範囲第4又は5項のいずれか一項に記載の
光電子部品。 - 【請求項7】前記第2凹所(26)が前記基板の下側面
(4)に対して傾斜した〔111〕面に沿って配置される
4つの面を有し、この第2凹所が前記基板の下側面
(4)から前記平坦な底部(24)の開口(25)まで延在
するようにしたことを特徴とする特許請求の範囲第1〜
6項のいずれか一項に記載の光電子部品。 - 【請求項8】前記第1(35)及び第2導電層(40)を金
属製としたことを特徴とする特許請求の範囲第1〜7項
のいずれか一項に記載の光電子部品。 - 【請求項9】支持体上に配置される光電子素子(50)を
具えている表面取付用の光電子部品の製造方法であっ
て、前記支持体が〔100〕面に沿って配向された上側面
(2)及び下側面(4)を有しているシリコン製の第1
導電形の高度にドープした基板(1)で形成される光電
子部品の製造方法が: (a)前記基板(1)の下側面及び上側面にそれぞれ第
1絶縁層(5)及び第2絶縁層(3)を堆積する工程
と; (b)第1二次元ラスタに従って前記第2絶縁層(3,
3′)に第1列の第1開口(20)をあけると共に、前記
第1ラスタと同じピッチを有している第2二次元ラスタ
に従って前記第1絶縁層(5,5′)に前記第1開口より
も小さくて、これらの第1開口と垂直方向にて一致する
ように配置される第2列の第2開口(21)をあける工程
と; (c)前記基板の上側面及び下側面の〔100〕面に対し
て傾斜した〔111〕面に従って前記基板に穴をあけるこ
とのできる溶液によって前記第1開口(20)及び第2開
口(21)を経て前記基板を選択的にエッチングする工程
であって、前記第1開口(20)内に平坦な底部(24)を
有する第1凹所(22)を限定し、かつ前記第2開口(2
1)内には第2凹所(26)を限定し、各第2凹所(26)
が前記平坦な底部(24)における開口(25)を経て第1
凹所に連通するまでエッチングする工程と; (d)前記第1及び第2凹所(22;26)に第1導電形と
は反対の第2導電形の表面隣接領域(30)を形成する工
程と; (e)前記第1凹所(22)の表面上に、これらの凹所を
反射性とする第1導電層(35)の一部(31)を具えてお
り、前記第1導電層(35)の他の残りの部分が前記基板
の上側面(2)と電気的に接触し、かつ前記基板の下側
面(4)に、各々が前記第2導電形の少なくとも1つの
領域(30)と電気的に接触する第1部分(40″)と各々
が前記各第2凹所(26)の付近にて基板と電気的に接触
する第2部分(40′)とを有する導電細条(40)を形成
する第2導電層を具えている金属被膜を堆積する工程
と; (f)前記光電子素子(50)の各々が、前記第1凹所の
平坦な底部(24)上に前記第1導電層(35)の一部(3
1)と電気的に接触して配置される第1導電形領域(5
3)と、前記第1導電層(35)の前記他の残りの部分と
電気的に接触する第2導電形領域(55)とを有するよう
に前記光電子素子(50)をハンダ付けし、次いで基板を
切断して各単位部品が第1凹所(22)及び第2凹所(2
6)と、光電子素子(50)と、前記第2導電形の領域(3
0)及び基板(1)とそれぞれ電気的に接触する前記導
電細条(40)の少なくとも1個の第1部分(40″)及び
少なくとも1個の第2部分(40′)とを具える個々の部
品に切り離されるようにして単位部品を形成する工程
と; を具えていることを特徴とする光電子部品の製造方法。 - 【請求項10】前記(f)の工程にて基板を切断する前
に前記複数の光電子素子(50)をハンダ付けすることを
特徴とする特許請求の範囲第9項に記載の光電子部品の
製造方法。 - 【請求項11】前記工程(b)の前に、前記第1絶縁層
(5)に第1列の窓(6)をあけ、これらの窓を経て前
記工程(d)にて形成される第2導電形の領域(30)の
延長部分(7)を拡散形成し、その後に前記第1列の窓
(6)内に前記第1絶縁層(5)の厚さよりも薄い第3
絶縁層(8,9)を形成することを特徴とする特許請求の
範囲第9項又は第10項のいずれか一項に記載の光電子部
品の製造方法。 - 【請求項12】前記工程(a)と(b)との間にて、前
記第1絶縁層(5)及び第2絶縁層(3)に第2列の接
点窓(10,11)及び第3列の接点窓(12,15)をそれぞれ
あけ、その後これらの接点窓に前記第1絶縁層(5)及
び第2絶縁層(3)よりも薄い第4絶縁層(14)を形成
することを特徴とする特許請求の範囲第9〜11項のいず
れか一項に記載の光電子部品の製造方法。 - 【請求項13】前記第3及び第4絶縁層(8,9;14)を酸
化によりシリコン酸化物層を形成し、その後シリコン窒
化物層を形成することによって堆積することを特徴とす
る特許請求の範囲第11項又は第12項のいずれか一項に記
載の光電子部品の製造方法。 - 【請求項14】前記導電細条(40)を形成する前記第2
導電層を前記第1導電層(35)と同時に堆積することを
特徴とする特許請求の範囲第9〜13項のいずれか一項に
記載の光電子部品の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8516374 | 1985-11-05 | ||
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Cited By (1)
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---|---|---|---|---|
KR101378406B1 (ko) * | 2006-07-27 | 2014-03-27 | 스탠리 일렉트릭 컴퍼니, 리미티드 | (111)면이 있는 혼 및 컨택트 에지를 갖는 실리콘 led패키지 |
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---|---|---|---|---|
FR2631488B1 (fr) * | 1988-05-10 | 1990-07-27 | Thomson Hybrides Microondes | Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication |
US5231304A (en) * | 1989-07-27 | 1993-07-27 | Grumman Aerospace Corporation | Framed chip hybrid stacked layer assembly |
NL9000161A (nl) * | 1990-01-23 | 1991-08-16 | Koninkl Philips Electronics Nv | Halfgeleiderinrichting bevattende een drager en werkwijze voor het vervaardigen van de drager. |
US5083192A (en) * | 1990-04-30 | 1992-01-21 | Kulicke And Soffa Industries, Inc. | Cluster mount for high intensity leds |
US5093708A (en) * | 1990-08-20 | 1992-03-03 | Grumman Aerospace Corporation | Multilayer integrated circuit module |
US5128749A (en) * | 1991-04-08 | 1992-07-07 | Grumman Aerospace Corporation | Fused high density multi-layer integrated circuit module |
US5856235A (en) * | 1995-04-12 | 1999-01-05 | Northrop Grumman Corporation | Process of vacuum annealing a thin film metallization on high purity alumina |
DE19720300B4 (de) * | 1996-06-03 | 2006-05-04 | CiS Institut für Mikrosensorik gGmbH | Elektronisches Hybrid-Bauelement und Verfahren zu seiner Herstellung |
DE19856331B4 (de) * | 1998-12-07 | 2009-01-02 | Robert Bosch Gmbh | Verfahren zur Eingehäusung elektronischer Bauelemente |
EP1146571A1 (de) * | 2000-04-14 | 2001-10-17 | Infineon Technologies AG | Lichtemittierendes Halbleiterbauelement und Verfahren zu seiner Herstellung |
DE10122705B4 (de) * | 2000-05-11 | 2012-07-26 | Mitutoyo Corp. | Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung |
EP1251566A1 (en) * | 2001-04-19 | 2002-10-23 | United Test Center Inc. | Low profile optically-sensitive semiconductor package |
WO2005091392A1 (en) * | 2004-03-18 | 2005-09-29 | Phoseon Technology, Inc. | Micro-reflectors on a substrate for high-density led array |
US7101789B2 (en) * | 2004-09-13 | 2006-09-05 | General Electric Company | Method of wet etching vias and articles formed thereby |
US7868349B2 (en) * | 2005-02-17 | 2011-01-11 | Lg Electronics Inc. | Light source apparatus and fabrication method thereof |
DE102005007423B3 (de) * | 2005-02-18 | 2006-06-14 | Atmel Germany Gmbh | Verfahren zur Integration eines elektronischen Bauteils oder dergleichen in ein Substrat |
CN1825637B (zh) * | 2005-02-25 | 2010-06-09 | Lg电子有限公司 | 光源装置及其制造方法 |
EP1696495B1 (en) * | 2005-02-25 | 2014-10-15 | LG Electronics Inc. | Light source apparatus and fabrication method thereof |
US7411225B2 (en) * | 2005-03-21 | 2008-08-12 | Lg Electronics Inc. | Light source apparatus |
CN1842250B (zh) * | 2005-03-28 | 2011-07-20 | Lg电子有限公司 | 光源装置及其制造方法 |
EP1708283A1 (en) * | 2005-04-02 | 2006-10-04 | Lg Electronics Inc. | Light source apparatus and fabrication method thereof |
TWI394300B (zh) * | 2007-10-24 | 2013-04-21 | Advanced Optoelectronic Tech | 光電元件之封裝結構及其製造方法 |
KR100854328B1 (ko) * | 2006-07-07 | 2008-08-28 | 엘지전자 주식회사 | 발광 소자 패키지 및 그 제조방법 |
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US9502612B2 (en) * | 2009-09-20 | 2016-11-22 | Viagan Ltd. | Light emitting diode package with enhanced heat conduction |
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Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3290539A (en) * | 1963-09-16 | 1966-12-06 | Rca Corp | Planar p-nu junction light source with reflector means to collimate the emitted light |
US4040078A (en) * | 1976-05-11 | 1977-08-02 | Bell Telephone Laboratories, Incorporated | Opto-isolators and method of manufacture |
JPS5353983U (ja) * | 1976-10-12 | 1978-05-09 | ||
US4104674A (en) * | 1977-02-07 | 1978-08-01 | Honeywell Inc. | Double sided hybrid mosaic focal plane |
US4206005A (en) * | 1978-11-27 | 1980-06-03 | Xerox Corporation | Method of making split gate LSI VMOSFET |
US4241277A (en) * | 1979-03-01 | 1980-12-23 | Amp Incorporated | LED Display panel having bus conductors on flexible support |
EP0042484A3 (en) * | 1980-06-25 | 1982-07-14 | Northern Telecom Limited | High radiance led's |
US4441791A (en) * | 1980-09-02 | 1984-04-10 | Texas Instruments Incorporated | Deformable mirror light modulator |
FR2547087B1 (fr) * | 1983-05-30 | 1985-07-12 | Radiotechnique Compelec | Element de panneau d'affichage a cristaux semi-conducteurs et panneau comportant ledit element |
-
1985
- 1985-11-05 FR FR8516374A patent/FR2589629B1/fr not_active Expired
-
1986
- 1986-10-29 US US06/924,550 patent/US4797715A/en not_active Expired - Fee Related
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101378406B1 (ko) * | 2006-07-27 | 2014-03-27 | 스탠리 일렉트릭 컴퍼니, 리미티드 | (111)면이 있는 혼 및 컨택트 에지를 갖는 실리콘 led패키지 |
Also Published As
Publication number | Publication date |
---|---|
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