JPH0738747B2 - 伝送装置 - Google Patents
伝送装置Info
- Publication number
- JPH0738747B2 JPH0738747B2 JP63206678A JP20667888A JPH0738747B2 JP H0738747 B2 JPH0738747 B2 JP H0738747B2 JP 63206678 A JP63206678 A JP 63206678A JP 20667888 A JP20667888 A JP 20667888A JP H0738747 B2 JPH0738747 B2 JP H0738747B2
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- JP
- Japan
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- transmission
- polarity
- signal
- output
- ami
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- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝送路に「＋」，「−」いずれかの信号が出
力されている状態を論理値「０」、信号が出力されてい
ない状態を論理値「１」とするAMI方式を用いた伝送装
置に関するものである。
力されている状態を論理値「０」、信号が出力されてい
ない状態を論理値「１」とするAMI方式を用いた伝送装
置に関するものである。
第５図は従来の伝送装置にあたる伝送インターフエース
を示したブロツク図である。図において、１はホストコ
ンピユータ（図示を省略）と送受信データの入出力を行
なうデータバス、２はデータの入出力のタイミングを決
定する制御バス、３は伝送インターフエースのアドレス
設定部、４はホストコンピユータから入力した並列デー
タをAMI伝送信号に変換して送信させると共に、受信デ
ータを並列データに変換してホストコンピユータに出力
する他、信号の衝突検知，誤り検知等の伝送制御を行な
うCPU、５はCPUからの信号に基づきAMI伝送信号を発生
させる送信部、６は常に伝送路の監視を行ない伝送信号
が入力されるとこの信号をCPU5に送出する受信回路、７
は伝送路との絶縁を行なうパルストランスである。
を示したブロツク図である。図において、１はホストコ
ンピユータ（図示を省略）と送受信データの入出力を行
なうデータバス、２はデータの入出力のタイミングを決
定する制御バス、３は伝送インターフエースのアドレス
設定部、４はホストコンピユータから入力した並列デー
タをAMI伝送信号に変換して送信させると共に、受信デ
ータを並列データに変換してホストコンピユータに出力
する他、信号の衝突検知，誤り検知等の伝送制御を行な
うCPU、５はCPUからの信号に基づきAMI伝送信号を発生
させる送信部、６は常に伝送路の監視を行ない伝送信号
が入力されるとこの信号をCPU5に送出する受信回路、７
は伝送路との絶縁を行なうパルストランスである。
また、第６図は第５図における伝送インターフエースの
一部の回路図である。図において、4aは論理値「０」の
時には「Ｌ」、論理値「１」の時には「Ｈ」の信号を出
力するNRZ出力端、4bはAMI伝送信号を発生させるために
スタートビツトより計数して偶数回目の論理値「０」出
力時にのみ「Ｌ」を出力するAMI出力端、4cは受信回路
６からの信号を入力する受信入力端である。また、5aは
NRZ出力端4aとAMI出力端4bとの信号を入力してAMI伝送
信号を発生する論理回路、5b,5cは論理回路5aからのAMI
伝送信号を入力してパルストランス７のドライブを行な
うトランジスタ、6a,6bは伝送路上の信号が論理値
「０」の時は「Ｌ」、論理値「１」の時には「Ｈ」の信
号に変換して受信入力端4cに入力する電圧比較器であ
る。なお、図中Ｒは抵抗、Ｄはダイオードを示す。
一部の回路図である。図において、4aは論理値「０」の
時には「Ｌ」、論理値「１」の時には「Ｈ」の信号を出
力するNRZ出力端、4bはAMI伝送信号を発生させるために
スタートビツトより計数して偶数回目の論理値「０」出
力時にのみ「Ｌ」を出力するAMI出力端、4cは受信回路
６からの信号を入力する受信入力端である。また、5aは
NRZ出力端4aとAMI出力端4bとの信号を入力してAMI伝送
信号を発生する論理回路、5b,5cは論理回路5aからのAMI
伝送信号を入力してパルストランス７のドライブを行な
うトランジスタ、6a,6bは伝送路上の信号が論理値
「０」の時は「Ｌ」、論理値「１」の時には「Ｈ」の信
号に変換して受信入力端4cに入力する電圧比較器であ
る。なお、図中Ｒは抵抗、Ｄはダイオードを示す。
次に、伝送インターフエースの動作を第６図及び第７図
に示したフローチヤートに従つて説明する。まず、第７
図は送信時の１ビツト単位の送信動作を示すフローチヤ
ートである。１ビツトの送信が開始されると（S71）、
送信ビツトが論理値「０」か否かを判断する（S72）。
ここで、論理値「１」である場合は、ステツプS72がNO
となり、NRZ出力端4a及びAMI出力端4bの相当するビツト
に「Ｈ」を出力する（S73）。一方、論理値「０」の場
合は、NRZ出力端4aの相当するビツトに「Ｌ」を出力し
（S74）、論理値「０」の送信がスタートビツトから何
番目であるかを判断する（S75）。ここで、論理値
「０」の送信がスタートビツトから偶数番目の時には、
AMI出力端4bの相当するビツトに「Ｌ」を出力し（S7
6）、奇数番目の時には、AMI出力端4bの相当するビツト
に「Ｈ」を出力する（S77）。そして、NRZ出力端4a及び
AMI出力端4bを同時に出力している（S78）。
に示したフローチヤートに従つて説明する。まず、第７
図は送信時の１ビツト単位の送信動作を示すフローチヤ
ートである。１ビツトの送信が開始されると（S71）、
送信ビツトが論理値「０」か否かを判断する（S72）。
ここで、論理値「１」である場合は、ステツプS72がNO
となり、NRZ出力端4a及びAMI出力端4bの相当するビツト
に「Ｈ」を出力する（S73）。一方、論理値「０」の場
合は、NRZ出力端4aの相当するビツトに「Ｌ」を出力し
（S74）、論理値「０」の送信がスタートビツトから何
番目であるかを判断する（S75）。ここで、論理値
「０」の送信がスタートビツトから偶数番目の時には、
AMI出力端4bの相当するビツトに「Ｌ」を出力し（S7
6）、奇数番目の時には、AMI出力端4bの相当するビツト
に「Ｈ」を出力する（S77）。そして、NRZ出力端4a及び
AMI出力端4bを同時に出力している（S78）。
また、第６図において論理値「１」を送信する場合、上
記のようにNRZ出力端4a及びAMI出力端4bに「Ｈ」を出力
する。論理回路5aはこの信号を入力し、トランジスタ5
b,5cのベースに抵抗Ｒを介して「Ｈ」を出力する。従つ
て、トランジスタ5b,5cは両方ともオフとなり、伝送路
上に信号が出力されない。次に、論理値「０」が奇数番
目に出力されたときは、NRZ出力端4aに「Ｌ」,AMI出力
端4bにＨが出力されるため、論理回路5aにそれぞれ
「Ｈ」，「Ｌ」２つの信号が出力され、トランジスタ5b
がオフ、トランジスタ5cがオンとなる。このため、パル
ストランス７の電流は破線方向に流れ、伝送路に「−」
の方形波が出力される。また、論理値「０」が偶数番目
に出力されたときは、NRZ出力端4a及びAMI出力端4bの両
方に「Ｌ」が出力されるため、論理回路5aの出力は奇数
番目のときと逆となり、トランジスタ5bがオン，トラン
ジスタ5cがオフとなる。従つて、パルストランス７の電
流は実線方向に流れ、伝送路に「＋」の方形波が出力さ
れる。一方、受信回路６は伝送路上に信号が出力される
と、電圧比較器6a,6bのいずれか一方の「−」入力に
「Ｈ」信号が入力されるため、論理値「０」の送受信時
に「Ｌ」、論理値「１」の送受信時に「Ｈ」がそれぞれ
受信入力端4cに入力される。そして、CPU4はこの入力信
号を常に監視し、論理値「１」のビツトを送信したとき
に受信入力端4cに「Ｌ」に入力された場合（衝突検
知）、または受信待ちの状態で受信入力端4cに「Ｌ」が
入力された場合、直ちに受信を開始するように構成され
ていた。
記のようにNRZ出力端4a及びAMI出力端4bに「Ｈ」を出力
する。論理回路5aはこの信号を入力し、トランジスタ5
b,5cのベースに抵抗Ｒを介して「Ｈ」を出力する。従つ
て、トランジスタ5b,5cは両方ともオフとなり、伝送路
上に信号が出力されない。次に、論理値「０」が奇数番
目に出力されたときは、NRZ出力端4aに「Ｌ」,AMI出力
端4bにＨが出力されるため、論理回路5aにそれぞれ
「Ｈ」，「Ｌ」２つの信号が出力され、トランジスタ5b
がオフ、トランジスタ5cがオンとなる。このため、パル
ストランス７の電流は破線方向に流れ、伝送路に「−」
の方形波が出力される。また、論理値「０」が偶数番目
に出力されたときは、NRZ出力端4a及びAMI出力端4bの両
方に「Ｌ」が出力されるため、論理回路5aの出力は奇数
番目のときと逆となり、トランジスタ5bがオン，トラン
ジスタ5cがオフとなる。従つて、パルストランス７の電
流は実線方向に流れ、伝送路に「＋」の方形波が出力さ
れる。一方、受信回路６は伝送路上に信号が出力される
と、電圧比較器6a,6bのいずれか一方の「−」入力に
「Ｈ」信号が入力されるため、論理値「０」の送受信時
に「Ｌ」、論理値「１」の送受信時に「Ｈ」がそれぞれ
受信入力端4cに入力される。そして、CPU4はこの入力信
号を常に監視し、論理値「１」のビツトを送信したとき
に受信入力端4cに「Ｌ」に入力された場合（衝突検
知）、または受信待ちの状態で受信入力端4cに「Ｌ」が
入力された場合、直ちに受信を開始するように構成され
ていた。
従来の伝送インターフエースは上記のように構成されて
いるため、AMI波形の送信方向、即ち論理値「０」にお
ける奇数番目及び偶数番目の波形の方向が固定であるた
め、伝送線の接続に極性が発生するという欠点があつ
た。このため、配線工事のとき極性を間違えて接続する
と信号が衝突することになり、伝送エラーや伝送不良を
招き伝送システムの信頼性を著しく低下させていた。こ
の欠点を解決するため、伝送線の極性を無す方法として
周波数変調をかけて送信する等の方法が提案されている
が、変復調回路が複雑になり高価なシステムとなる欠点
があつた。さらに、復調でのタイムロスのため、衝突検
知時受信優先方式（CSMA/CD方式）の構成はある伝送速
度以上になると実施不可能となる欠点があり根本的な解
決には至つていない。
いるため、AMI波形の送信方向、即ち論理値「０」にお
ける奇数番目及び偶数番目の波形の方向が固定であるた
め、伝送線の接続に極性が発生するという欠点があつ
た。このため、配線工事のとき極性を間違えて接続する
と信号が衝突することになり、伝送エラーや伝送不良を
招き伝送システムの信頼性を著しく低下させていた。こ
の欠点を解決するため、伝送線の極性を無す方法として
周波数変調をかけて送信する等の方法が提案されている
が、変復調回路が複雑になり高価なシステムとなる欠点
があつた。さらに、復調でのタイムロスのため、衝突検
知時受信優先方式（CSMA/CD方式）の構成はある伝送速
度以上になると実施不可能となる欠点があり根本的な解
決には至つていない。
本発明は、上記のような欠点を解消するためになされた
もので、簡単な構成の送受信回路からなり、無極性での
配線ができると共にAMI方式及びCSMA/CD方式での伝送が
可能となる伝送装置を得ることを目的とする。
もので、簡単な構成の送受信回路からなり、無極性での
配線ができると共にAMI方式及びCSMA/CD方式での伝送が
可能となる伝送装置を得ることを目的とする。
本発明に掛かる伝送装置は、各伝送装置に伝送信号の極
性を検出する極性検出回路と基準となる伝送装置を決定
するスイツチを設け、前記の基準となる伝送装置は常に
伝送が許可され、他の伝送装置は基準となる伝送装置の
極性に合せて伝送装置間の伝送を行なつている。
性を検出する極性検出回路と基準となる伝送装置を決定
するスイツチを設け、前記の基準となる伝送装置は常に
伝送が許可され、他の伝送装置は基準となる伝送装置の
極性に合せて伝送装置間の伝送を行なつている。
伝送スイツチを投入させることにより、基準となる伝送
装置から送られた伝送信号を、他の伝送装置に設けてあ
る極性検出回路が受信し、この伝送信号の極性に合せて
送信を開始する。
装置から送られた伝送信号を、他の伝送装置に設けてあ
る極性検出回路が受信し、この伝送信号の極性に合せて
送信を開始する。
以下、本発明の実施例を図に従つて説明する。第１図は
本発明に係る一実施例を示した伝送インターフエースの
ブロツク図である。図において、第５図と同一部分には
同一符号を付する。16はこの伝送インターフエースが基
準の伝送装置であることの設定を行ない、かつ伝送の許
可を行なう伝送スイツチ、17は伝送インターフエースが
基準伝送装置の極性に対して正常な極性で接続されてい
るかを検出する極性検出回路である。
本発明に係る一実施例を示した伝送インターフエースの
ブロツク図である。図において、第５図と同一部分には
同一符号を付する。16はこの伝送インターフエースが基
準の伝送装置であることの設定を行ない、かつ伝送の許
可を行なう伝送スイツチ、17は伝送インターフエースが
基準伝送装置の極性に対して正常な極性で接続されてい
るかを検出する極性検出回路である。
また、第２図は第１図における伝送インターフエースの
一部の回路図である。図において、第６図と同一部分に
は同一符号を付する。4dは極性検出回路17からの信号を
入力する極性入力端である。
一部の回路図である。図において、第６図と同一部分に
は同一符号を付する。4dは極性検出回路17からの信号を
入力する極性入力端である。
さて、上記の構成において伝送インターフエースの動作
を説明する。通常、伝送インターフエースは複数の機器
毎に設置されて動作しており、本実施例においては基準
となる１台の伝送インターフエースとその他の複数の伝
送インターフエースとに区別して説明する。第３図は送
信時の１ビツト単位の送信動作を示すフローチヤートで
ある。まず、送信の前の初期設定として、送信のタイミ
ングをHostのCPU4内部で決定される機器（リモコン，コ
ントローラ等一定時間毎に送信を行なう機器）に取付け
られた伝送装置の伝送スイツチ16をオンにする。これに
より、基準となる１台の伝送インターフエースが設定さ
れ、この伝送インターフエースだけが送信可能となる。
さて、１ビツトの送信が開始されると（S31）、送信ビ
ツトが論理値「０」か否かを判断する（S32）。ここ
で、論理値「１」の場合は、ステツプ32がNOとなり、NR
Z出力端4a及びAMI出力端4bの相当するビツト「Ｈ」を出
力する（S40,S41）。従つて、第６図で説明したように
トランジスタ5b,5cがオフとなり、伝送路上に信号が出
力されない。一方、論理値「０」の場合は、NRZ出力端4
aの相当するビツトに「Ｌ」を出力し（S33）、伝送スイ
ツチがオンであるかを判断する（S34）。ここで、伝送
スイツチはオンであるためYESとなり、論理値「０」の
送信がスタートビツトから何番目であるかを判断する
（S35）。ここで、論理値「０」の送信がスタートビツ
トから偶数番目の時には、AMI出力端4bの相当するビツ
トに「Ｌ」を出力し（S36,S40）、第２図におけるパル
ストランス７に実線方向の信号を送出する。一方、奇数
番目の時には、AMI出力端4bの相当するビツトに「Ｈ」
を出力し（S37,S40）、パルストランス７に破線方向の
信号を送出する。
を説明する。通常、伝送インターフエースは複数の機器
毎に設置されて動作しており、本実施例においては基準
となる１台の伝送インターフエースとその他の複数の伝
送インターフエースとに区別して説明する。第３図は送
信時の１ビツト単位の送信動作を示すフローチヤートで
ある。まず、送信の前の初期設定として、送信のタイミ
ングをHostのCPU4内部で決定される機器（リモコン，コ
ントローラ等一定時間毎に送信を行なう機器）に取付け
られた伝送装置の伝送スイツチ16をオンにする。これに
より、基準となる１台の伝送インターフエースが設定さ
れ、この伝送インターフエースだけが送信可能となる。
さて、１ビツトの送信が開始されると（S31）、送信ビ
ツトが論理値「０」か否かを判断する（S32）。ここ
で、論理値「１」の場合は、ステツプ32がNOとなり、NR
Z出力端4a及びAMI出力端4bの相当するビツト「Ｈ」を出
力する（S40,S41）。従つて、第６図で説明したように
トランジスタ5b,5cがオフとなり、伝送路上に信号が出
力されない。一方、論理値「０」の場合は、NRZ出力端4
aの相当するビツトに「Ｌ」を出力し（S33）、伝送スイ
ツチがオンであるかを判断する（S34）。ここで、伝送
スイツチはオンであるためYESとなり、論理値「０」の
送信がスタートビツトから何番目であるかを判断する
（S35）。ここで、論理値「０」の送信がスタートビツ
トから偶数番目の時には、AMI出力端4bの相当するビツ
トに「Ｌ」を出力し（S36,S40）、第２図におけるパル
ストランス７に実線方向の信号を送出する。一方、奇数
番目の時には、AMI出力端4bの相当するビツトに「Ｈ」
を出力し（S37,S40）、パルストランス７に破線方向の
信号を送出する。
次に、この基準となる伝送インターフエースから送信さ
れた伝送信号がその他の伝送インターフエースに到達す
ると、第４図の受信動作フローチヤートに従つて判断さ
れる。まず、スタートビツトの受信開始後、極性の設定
を行なう（S41）。通常、基準となる伝送インターフエ
ースからの最初の信号は極性が未定であるため、極性の
方向検出を行なう（S42）。そして、伝送信号に対し
「＋」または「−」の極性設定を行なう（S43,S44）。
この一連の動作を第２図で説明すると、例えばスタート
ビツト受信時のパルストランス７に実線方向の「＋」信
号（電流）が入力された場合、極性検出回路17の「＋」
入力に「Ｈ」、「−」入力に「Ｌ」が入力されることに
なり、その結果極性入力端4dに「Ｈ」が入力され、CPU4
は「Ｈ」の信号と認識する。また、トランス７に破線方
向の信号（電流）が入力された場合は上記の逆の結果と
なる。
れた伝送信号がその他の伝送インターフエースに到達す
ると、第４図の受信動作フローチヤートに従つて判断さ
れる。まず、スタートビツトの受信開始後、極性の設定
を行なう（S41）。通常、基準となる伝送インターフエ
ースからの最初の信号は極性が未定であるため、極性の
方向検出を行なう（S42）。そして、伝送信号に対し
「＋」または「−」の極性設定を行なう（S43,S44）。
この一連の動作を第２図で説明すると、例えばスタート
ビツト受信時のパルストランス７に実線方向の「＋」信
号（電流）が入力された場合、極性検出回路17の「＋」
入力に「Ｈ」、「−」入力に「Ｌ」が入力されることに
なり、その結果極性入力端4dに「Ｈ」が入力され、CPU4
は「Ｈ」の信号と認識する。また、トランス７に破線方
向の信号（電流）が入力された場合は上記の逆の結果と
なる。
さて、上記のように基準となる伝送インターフエースか
ら伝送信号を受信した後、その他の１台の伝送インター
フエースから再び基準となる伝送インターフエースに送
信する場合、第３図のフローチヤートに従つて動作す
る。まず、ステツプ33までは基準となる伝送インターフ
エースと同一である。次に、ステツプ34において伝送ス
イツチはオフであるためNOとなる。そして、送信におけ
る伝送信号の極性判断を行なう（S38）。ここで、極性
が未定な場合、即ち基準となる伝送インターフエースが
起動しておらず極性が判断できないときは、NRZ出力端4
a及びAMI出力端4bの相当するビツトに「Ｈ」を出力し
（S40,S41）、トランジスタ5b,5cをオフさせ、伝送路に
信号を出力しない。また、極性が「＋」の場合、前述し
たように論理値「０」の送信がスタートビツトから何番
目であるかを判定し（S35）、奇数番目または偶数番目
に応じてAMI出力端4bの相当するビツトに「Ｌ」または
「Ｈ」を出力する（S36,S37,S41）。さらに、極性が
「−」の場合、ステツプ35と同様に論理値「０」の送信
が何番目であるかを判定し（S39）、偶数番目の時にはA
MIビツト出力端4bに「Ｌ」を出力し（S36,S41）、また
奇数番目の時にはAMIビツト出力端4bに「Ｈ」を出力す
る（S37,S41）。
ら伝送信号を受信した後、その他の１台の伝送インター
フエースから再び基準となる伝送インターフエースに送
信する場合、第３図のフローチヤートに従つて動作す
る。まず、ステツプ33までは基準となる伝送インターフ
エースと同一である。次に、ステツプ34において伝送ス
イツチはオフであるためNOとなる。そして、送信におけ
る伝送信号の極性判断を行なう（S38）。ここで、極性
が未定な場合、即ち基準となる伝送インターフエースが
起動しておらず極性が判断できないときは、NRZ出力端4
a及びAMI出力端4bの相当するビツトに「Ｈ」を出力し
（S40,S41）、トランジスタ5b,5cをオフさせ、伝送路に
信号を出力しない。また、極性が「＋」の場合、前述し
たように論理値「０」の送信がスタートビツトから何番
目であるかを判定し（S35）、奇数番目または偶数番目
に応じてAMI出力端4bの相当するビツトに「Ｌ」または
「Ｈ」を出力する（S36,S37,S41）。さらに、極性が
「−」の場合、ステツプ35と同様に論理値「０」の送信
が何番目であるかを判定し（S39）、偶数番目の時にはA
MIビツト出力端4bに「Ｌ」を出力し（S36,S41）、また
奇数番目の時にはAMIビツト出力端4bに「Ｈ」を出力す
る（S37,S41）。
次に、上記で説明した基準となる伝送インターフエース
で、その他の１台の伝送インターフエースから送信され
た伝送信号を受信する場合、第４図のフローチヤートに
従つて動作する。まず、ステツプ41において、すでに極
性は設定されているので決定済となる。すでに極性は設
定済の設定値と検出した極性とを比較し（S45）、極性
が同一であればそのまま受信を継続する。一方、極性が
異なつている場合、極性設定を未定とし（S46）、送信
を禁止して次のパケツトのスタトビツト受信で再度極性
設定を行なう。
で、その他の１台の伝送インターフエースから送信され
た伝送信号を受信する場合、第４図のフローチヤートに
従つて動作する。まず、ステツプ41において、すでに極
性は設定されているので決定済となる。すでに極性は設
定済の設定値と検出した極性とを比較し（S45）、極性
が同一であればそのまま受信を継続する。一方、極性が
異なつている場合、極性設定を未定とし（S46）、送信
を禁止して次のパケツトのスタトビツト受信で再度極性
設定を行なう。
このように、本実施例における伝送インターフエース
は、基準となる伝送インターフエースを選定し、このイ
ンターフエースだけを送信させる伝送スイツチと伝送信
号の極性を検出する極性検出回路とを設けているので、
基準となる伝送インターフエースの信号極性に合せてそ
の他の伝送インターフエースの送受信を行なうことがで
きる。これにより、伝送路の極性を確認することなく配
線を行なうことができ、配線間違いによる伝送エラーや
伝送不良を防止することができる。
は、基準となる伝送インターフエースを選定し、このイ
ンターフエースだけを送信させる伝送スイツチと伝送信
号の極性を検出する極性検出回路とを設けているので、
基準となる伝送インターフエースの信号極性に合せてそ
の他の伝送インターフエースの送受信を行なうことがで
きる。これにより、伝送路の極性を確認することなく配
線を行なうことができ、配線間違いによる伝送エラーや
伝送不良を防止することができる。
以上説明のように本発明は、基準となる伝送装置を設定
すると共に伝送を許可させる伝送スイツチと、伝送信号
の極性を検出する極性検出回路とを設けているので、基
準となる伝送装置の信号極性に合せて伝送装置間の送信
を行なうことができる。これにより、伝送路の極性を確
認することなく配線を行なうことができ、配線間違いに
よる伝送エラーや伝送不良を防止することができるとい
う顕著は効果を有する。
すると共に伝送を許可させる伝送スイツチと、伝送信号
の極性を検出する極性検出回路とを設けているので、基
準となる伝送装置の信号極性に合せて伝送装置間の送信
を行なうことができる。これにより、伝送路の極性を確
認することなく配線を行なうことができ、配線間違いに
よる伝送エラーや伝送不良を防止することができるとい
う顕著は効果を有する。
第１図は本発明に係る一実施例を示した伝送インターフ
エースのブロツク図、第２図は第１図の一部の回路図、
第３図は送信時の１ビツト単位の送信動作を示すフロー
チヤート、第４図は受信動作を示すフローチヤート、第
５図は従来のブロツク図、第６図は第５図の一部の回路
図、第７図は送信時の１ビツト単位の送信動作を示すフ
ローチヤートである。 ４……CPU、５……送信回路、６……受信回路、７……
パルストランス、16……伝送スイツチ、17……極性検出
回路。
エースのブロツク図、第２図は第１図の一部の回路図、
第３図は送信時の１ビツト単位の送信動作を示すフロー
チヤート、第４図は受信動作を示すフローチヤート、第
５図は従来のブロツク図、第６図は第５図の一部の回路
図、第７図は送信時の１ビツト単位の送信動作を示すフ
ローチヤートである。 ４……CPU、５……送信回路、６……受信回路、７……
パルストランス、16……伝送スイツチ、17……極性検出
回路。
Claims (1)
- 【請求項１】複数台の空調機，冷凍機，及び照明等の機
器の制御もしくは運転状態の管理を２心線の伝送路を介
して行う伝送システムからなり、この機器毎に設けら
れ、各々の機器の制御データ，計測データをAMI方式で
送出し、その伝送手順として送信中にあつても常に伝送
路を監視し他の機器の伝送信号を検出すると直ちに受信
を開始する様に構成した伝送装置において、 伝送信号の極性を検出する回路と基準となる伝送装置を
設定するスイツチを設け、前記のスイツチにより基準と
なる様設定された伝送装置は、常に伝送が許可され、他
の伝送装置は前記基準となる伝送装置の極性に合せ伝送
装置間の送信を行なう様にしたことを特徴とする伝送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206678A JPH0738747B2 (ja) | 1988-08-19 | 1988-08-19 | 伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206678A JPH0738747B2 (ja) | 1988-08-19 | 1988-08-19 | 伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254697A JPH0254697A (ja) | 1990-02-23 |
| JPH0738747B2 true JPH0738747B2 (ja) | 1995-04-26 |
Family
ID=16527301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63206678A Expired - Lifetime JPH0738747B2 (ja) | 1988-08-19 | 1988-08-19 | 伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738747B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05227568A (ja) * | 1991-12-20 | 1993-09-03 | Daikin Ind Ltd | 伝送装置 |
-
1988
- 1988-08-19 JP JP63206678A patent/JPH0738747B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254697A (ja) | 1990-02-23 |
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