JPH0738639B2

JPH0738639B2 - 通信交換システム

Info

Publication number: JPH0738639B2
Application number: JP1503952A
Authority: JP
Inventors: バリ、ペテル・イルマ・アウグスト
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1989-03-14
Filing date: 1989-03-14
Publication date: 1995-04-26
Anticipated expiration: 2010-04-26
Also published as: WO1990010984A1; JPH03504665A; EP0413698B1; DE68917592T2; CN1016037B; US5199027A; EP0413698A1; CN1045676A; CA2010393A1; CA2010393C; KR970010154B1; ES2029157A6; KR920700506A; DE68917592D1

Description

【発明の詳細な説明】技術分野この発明は、複数の入力リンクと、少なくとも１つの出
力リンクを有する少なくとも１つのスイッチング素子を
備えた交換ネットワークと、仮想路を構築するために使
用される路構築セルに含まれる各帯域幅値から出力リン
ク上の仮想路により使用されるトータル帯域幅を計算す
る処理手段とを有する通信交換システムに関する。

背景技術このような通信交換システムはPCT出願第PCT/EP88・004
82（ピー・バリー他４−１）にすでに記載されている。
この公知の交換システムでは、出力リンク上の仮想路に
より使用されるトータル帯域幅は、これら路の路構築セ
ル群に含まれる各帯域幅の合計を計算することにより得
られる。このようにして、計算されたトータル帯域幅が
最大許容帯域幅より小さいときのみ、出力リンク上に新
しい仮想路を多重化可能である。

このようにして計算された帯域幅は、エラー、例えば各
帯域幅が誤りであるとか、計算エラー等により、エラー
になる場合がある。出力リンク上での新しい仮想路の多
重化の許可および禁止の決定は上述のように計算された
トータル帯域幅にもとずいているので、このようなエラ
ーが起こると、出力リンク上に過度のオーバロードを生
じたり、出力リンク上のトラフィックオーバロードが過
度に制限されたりする。

発明の開示この発明の目的は、上述したタイプの通信交換システム
であって、従前の、特に、一次的なエラーが計算された
トータル帯域幅に影響するのを減少した通信交換システ
ムを提供することである。

上記目的を達成するために、この発明によれば、前記処
理手段は少なくとも前記仮想路上に伝送されたメインテ
ナンスセルに含まれる各帯域幅値から前記トータル帯域
幅を再計算し、前記計算されたトータル帯域幅を前記再
計算されたトータル帯域幅の関数に調節する。

このようにして、トータル帯域幅を再計算することによ
り、従前の計算中に生じたであろう一次的エラーの影響
を消去しないまでも減少する。

この通信交換システムの他の特徴は、前記メインテナン
スセルの伝送が前記路構築セルの伝送と介在配列され、
前記処理手段は前記計算されたトータル帯域幅を第１メ
モリに格納し、再計算動作の開始時に、前記計算された
トータル帯域幅を前記第１メモリから第２メモリにコピ
ーし、第３メモリの内容をリセットすることである。従
って、前記第２メモリに格納されたトータル帯域幅およ
び前記各帯域値は、累積する方法で前記トータル帯域幅
を再計算するのに用いられ、このようにして得られる連
続する結果の一部が前記第３メモリに格納される。

この通信交換システムの他の特徴は、前記メインテナン
スセルの伝送はまた解除される仮想路に関係する各帯域
幅値を含む路解除セルの伝送と介在配列され、前記処理
手段は、路解除動作に加えて、前記各メインテナンスセ
ルの同様の処理を前記各路解除セルに行う。

それゆえ、システムの通常動作は継続する、すなわち仮
想路が構築または解除可能であり、第１メモリの内容が
変更になるが、再計算動作は第２および第３メモリのみ
を利用するので、そのような変更は再計算動作に影響を
及ぼさない。言い替えれば、帯域幅再計算は通常の帯域
幅計算から独立している。

図面の簡単な説明この発明の上述した目的および特徴さらには他の目的お
よび特徴および発明自身は、添付図面とともに、以下の
実施例の記述を参照することにより、最もよく理解でき
る。

第１図はこの発明による通信交換システムおよびこのシ
ステムの交換ネットワークBSNに使用されるスイッチ素
子の詳細を示す図である。

第２図はこのスイッチングネットワークBSNの一例を示
す図である。

第３図は第２図のスイッチ素子の受信ポートRX4および
制御回路SEC113を詳細に示す図である。

第４図および第５図は第１図のシステムにおいてそれぞ
れ使用される路構築制御セルおよびメインテナンスセル
の構造を示す図である。

発明を実施するための最良の形態第１図に示す通信交換システムはPCT出願NoPCT/EP88/00
482（ピー・バリー他４−１）に記載されたタイプのも
のであり、複数の入力端子I1/N、および複数の出力端子
O1/N、並びに送信機器SE1/Nおよび受信機器RE1/Nから成
る複数のユーザステーションU1/N、すなわち外部ノード
を有する多段広帯域パケットあるいはセル交換ネットワ
ークBSNを含む。送信機器SE1/Nは、各非同期時分割（AT
D）あるいは非同期転送モード（ATM）入力伝送リンクIL
1/Nおよび各入力インターフェース回路II1/Nを介してBS
Nの入力端子I1/Nに接続されている。BSNの出力端子O1/N
は各出力インターフェース回路OI/Nおよび各ATDあるい
いはATM出力伝送リンクOL1/Nを介して受信機器REI/Nに
接続されている。

各ユーザステーションはPCT出願EP88/01037号（ピー・
ジョーズーダブリュー・バービエスト２−４）に記載さ
れたタイプのトラフィック測定機器を含む。

セル交換ネットワークBSNでは、Ｎ個の入力端子I1/N
が、スイッチ素子すなわち内部ノードBSE（図では１つ
のみを詳細に示している）の多くのカスケード段を介し
てＮ個の出力端子O1/Nに接続されている。このスイッチ
素子は８個の入力端子R1/8が多重入力リンク（図示せ
ず）を介して前段の各出力端子に接続され、８個の出力
端子T1/8が多重出力リンク（図示せず）を介して次段
（図示せず）の各入力端子に接続されている。これは、
スイッチ素子BSEが、複数の通信路が多重化可能な双方
向多重リンクの各々が接続された８個の双方向端子R1/T
1乃至F8/T8を有するものとかんがえることができること
を意味する。スイッチ素子BSE内部では、入力端子R1/8
は、セル出力Ｐおよびアドレス出力Ａを有し、相互接続
バスSBを介してスイッチ素子共通制御化路SECに接続さ
れた各入力すなわち受信ポートRX1/8に接続されてい
る。各ポートRX1/8のアドレス出力Ａが接続された制御
装置TMにより制御される時分割多重（TDM）相互接続バ
スTBの入力1/8に接続されている。バスTBの８個の出力1
/8は各出力すなわち伝送ポートTX1/8を介して各出力端
子T1/8に接続され、９番目の出力は端子T9を有する伝送
ポートTX9を介して制御回路SECに接続されている。

交換ネットワークBSNの一例を第２図に示す。このネッ
トワークは上述した第１のPCT出願に記載されたタイプ
である。このネットワークは、一方側（図示左側）に入
出力端子が設けられ、他方（右）側にミラープレーンが
設けられた折返しネットワークである。入力として使用
される端子と、ミラープレーンとの間では、BSNは路選
択を自由に行うことのできる分散ネットワークであり、
ミラープレーンと出力として使用される端子との間で
は、路が予め決められているルーチンネットワークであ
る。分散ネットワークにおいて選択された路はルーチン
グネットワークではいずれの出力にも拡張できる。交換
ネットワークBSNは各端子1/8が受信端子R1/8および送信
端子T1/8の両方を表す３段のスイッチ素子を有する。こ
れら３段のスイッチ素子は入力として使用される端子を
５段のスイッチ素子を介して出力として使用される端子
と相互接続するのに使用することができる。ミラー側の
３段は、各々が４つの素子E311/314を有した４つのグル
ープG31乃至G34から成り、各第１段および第２段は各々
が４つの素子を有する８つのグループを有する。図示例
では、５段接続を示している。第１段のグループはG11
乃至G14およびG51乃至G54のラベルが付され、同様にG21
乃至G24およびG41乃至G44は第２段を構成している。従
って、第１図に示すグループG11,G21,G31,G34,G44,およ
びG54だけで、リンクL2,L3,L4,およびL5を含む５段接続
が第１交換段のG11およびG54を通る。この場合、G11は
この接続の第１段として使用され、G54は第５段として
使用される。同様にして、第２交換段のG21とG44の場
合、G21はこの接続の第２番目の段として使用され、G44
は４番目の段として使用される。しかし、折返しネット
ワークにおける５段接続は、第１段にG11乃至G14あるい
はSG51乃至G54を、同様に第２段にG21乃至G24あるいはG
41乃至G44を含めることもできる。ダループと素子との
間の相互接続は、第１段の第１グループは第２段の第１
グループにしかアクセスできないようにし、残りの７グ
ループについても同様の構成とするように構成されてい
る。このような各グループ対に対して、その４素子の各
々は対になったグループの４素子にアクセスする。１段
には４つのグループしか無いので、4x4スイッチ素子の
各々の８つの端子は１対１で第２段の４つのスイッチ素
子の８つのグループの各々の４つの端子と関連ずけられ
ている。第２段の各素子は第３段の全グループにアクセ
スし、その逆も可能である。

第３図は、第２図のE113のようなスイッチ素子の場合の
受信ポートRX4と制御回路SEC113の必須部分を示す。

受信ポートRX4は受信バッファRBUF4、プロセッサRPR4、
ルーチングテーブルRT4、インターフェース回路IC4、パ
ケットマルチプレクサPMUX4,アドレスマルチプレクサAM
UX4、および計算回路CCを有する。上述したバスSBは、
プロセッサRPR4およびルーチングテーブルRT4にアクセ
スするインターフェース回路IO4に接続される。ルーチ
ングテーブルRT4は、バッファRBUF4および計算回路CCに
アクセスするプロセッサRPR4に接続される。バッファRB
UF4は、セル入力R4と、出力が計算回路CCに接続された
セルマルチプレクサPMUX4の入力に接続されたセル出力
Ｐを有している。インターフェース回路IC4のセル出力
ＰはPMUX4の他方の入力に接続されている。プロセッサR
PR4およびインターフェースIC4はさらに、アドレスマル
チプレクサAMUX4の各入力に接続されたアドレス出力Ａ
を有している。マルチプレクサPMUX4とAMUX4はインター
フェース回路IC4により制御される。計算回路CCの出力
ＰおよびマルチプレクサAMUX4の出力Ａは各ポートRX4の
出力を構成する。

スイッチ素子制御回路SEC113は、プロセッサPR113およ
び、とりわけテーブルT1乃至T5を含む相関メモリMEM113
を有している。T1乃至T5の内容およびルーチングテーブ
ルRT4の内容は後述する。

このシステムでは、データセル、制御セル、例えば上述
した第１のPCT出願に記載されている制御セル、および
メインテナンスセルから成るセルストリームが伝送され
る。以下の説明では、路構築制御セル、路解除制御セ
ル、およびメインテナンスセルの機能のみを詳細に検討
する。

路構築制御セルの構造を概略的に第４図に示す。このセ
ルはヘッダーＨとデータフィールドIFを有する。ヘッダ
ーＨはセルを特定し、ヘッダーエラーチェックコードを
有する。データフィールドIFには以下のものが含まれ
る。

T:セルのタイプ、例えばポイントツーポイント路構築制
御パケット； RT:例えば５セットの４ビットを含むルーチングタグ。
各セットはそれぞれスイッチ素子の16端子またはリンク
の１つを定義し、セットは接続の確立を可能にする５段
の各スイッチ素子に相関している。

SC:RTの端子の選択を自由（FS）にあるいは固定（Ｆ）
に行わなければならない場合、RTの端子の各々を示す選
択コード； LL:接続のリンク上の通信路を特定するラベル； RP:ネットワーク内の戻り路の識別； LP:例えばヨーロッパ特許出願88202852.5（ダブリュー
・バービエスト３）に記載されたセルストリームにより
使用される各帯域幅を特徴ずけるトラフィックロードパ
ラメータ； CRC:データフィールドIFの内容の関数であり、データフ
ィールドをチェックするのに使用されるチェックコー
ド。

ソース（送信元）ユーザステーションUS134およびデス
ティネーションユーザステーションUS823との間の仮想
路の確立について第２図乃至第５図を参照して説明す
る。

このような路を確立するために、ユーザステーションUS
134は、ここでは考慮していない、とりわけ次のような
フィールドを含む路構築制御セル（第４図）を出力す
る。

RT:X,X,8,2,3 SC:FS,FS,F,F,F LL:L1,X,X,X,X、Ｘ RP:X,X,X,X、Ｘ但し、Ｘは不定を、FSは自由選択を、Ｆは固定選択をそ
れぞれ表す。

これは、路を確立する場合、使用すべき出力リンクの選
択はネットワークの第１および第２段において自由であ
り、セル内に識別データが格納された出力リンク８、２
および３はこの接続の次の３段で使用され、ラベルL1が
US134とネットワーク第１段を相互接続するリンク上の
仮想通信路に使用されることを意味している。

このセルが、スイッチ素子F113（第３図）の受信ポート
RX4の入力端子R4または入力リンク（第２図）で受信さ
れると、プロセッサRPR4の制御のもとに、受信バッファ
RNUF4に入力される。このプロセッサはパケットのヘダ
ーＨを読み、バッファRBUFの一部を形成するチェック回
路（図示せず）はデータフィールドIFのチェックコード
を計算し、セルのチェックコードCRCと等しいかどうか
ベリファイする。このチェック結果はプロセッサに伝え
られ、プロセッサは、ヘッダーがデータセルであること
を検出すると、この結果はこのときは意味が無いので無
視される。また、データセルでなければ、セルの処理を
継続またはストップするのに使用される。

なお、もしセルがメインテナンスセルであった場合に
は、プロセッサRPR4は計算回路CCの動作をイネーブルに
せず、次の動作を行う。

−プロセッサRPR4はセルが受信された入力端子あるいは
入力リンク４（R4）であって、対応する出力リンクが戻
りセルすなわち後向きセルにより使用されなければなら
ないアドレスをセルの復帰路フィールドRPの第１位置に
書き込む。従って、このフィールドは： RP:4、Ｘ、Ｘ、Ｘ、Ｘとなり、プロセッサはこのセルをRBUF4からセルマルチ
プレクサPMUX4に供給する。

−アドレス出力Ａを介して、プロセッサは送信ポートTX
9の出力端子すなわち出力リンクT9のアドレス９をアド
レスマルチプレクサAMUX4に供給する。

プロセッサRPR4は次にインターフェース回路IC4がマル
チプレクサPMUX4およびAMUX4を動作するように制御す
る。この結果、これらのマルチプレクサから路構築セル
は出力Ｐを介してバスTBの入力４（図示せず）に供給さ
れ、アドレスは出力Ａを介してこのバスTBの制御ユニッ
トTMに送信される。この結果、制御ユニットTMはTBの入
力４を送信ポートTX9に接続しセルをポートTX9に送信す
る。送信ポートTX9は出力T9を介してセルをスイッチ素
子制御回路SEO113に経路選択する。

制御回路SEC113において路構築制御セルが受信される
と、プロセッサPR113は以下に後述する機能を実行す
る。

このプロセッサPR113は、路構築セル、およびその後に
続くセルストリームのデータセルを交換ネットワークの
第２段すなわちノードに伝達するための、スイッチ素子
E113の出力端子すなわち出力リンク、たとえばT8あるい
は８を選択する。

上述したヨーロッパ特許出願に記載された方法により、
プロセッサPR113は従前に計算された帯域幅値B1（８）
あるいはMEM113のテーブルT1に格納された負荷カウン
タ、およびセル内に含まれるトラフィックロードパラメ
ータLPによりこのリンク上の新しい帯域を計算する。次
に、プロセッサPR113は新しく計算された帯域幅あるい
は新しい負荷カウンタ値がMEM113のテーブルT1に格納さ
れている最大許容帯域幅Ｂ（８）より小さいか大きいか
をチェックし、制御セルを選択された出力リンク８に多
重化可能にするかあるいは禁止する。禁止の場合には、
プロセッサは他の出力リンクを選択し、同様に計算等を
行う。このようにして、適切な出力リンク、すなわち適
切な仮想通信路が見つけられる。見つけられない場合に
は、スイッチ素子E113は現在対象となっている通信の終
端であると考えられる。次に、E113が終端でなく、出力
リンク８が使用できる場合を想定する。

この場合には、プロセッサPR113はMEM113において、新
しいラベルL2を選択し、この出力リンク８上の選択され
た仮想通信路を表示する。さらに、プロセッサPR113
は、受信ポートRX4のルーチングテーブルRT4に、ルーチ
ン情報あるいは、入力リンク１のラベルL1を有する入力
通信路と、出力リンク８のラベルL2を有する出力通信路
と、仮想路がビジー状態（そうでない場合、このビット
は０）であることを示す１のビジー／アイドルビットE1
とを結合する関係L1,L2,8,E1を書き込む。これは、バス
SBおよびこのポートのインターフェース回路IC4を介し
て行われる。さらに、プロセッサPR113はメモリMEM113
の座標R4,L1を有するテーブルT2にビットE1を格納す
る。

最後に、プロセッサPR113は、８およびL2をそれぞれフ
ィールドRPおよびＬの第１位置に書き込み、SCの第１位
置のFSをＦに変更し、RTとSCを反時計方向にサーキュラ
ーシフトすることにより路構築セルの内容を変更する。
この結果、セルのフィールドは以下のようになる。

RT:X,8,2,3,8 SC:FS,F,F,F,F LL:L,L1,X,X,X,X RP:4、X,X,X,X このようにして変更されたセルおよびアドレス８は次に
バスSBを介して受信ポートRX1/8の１つ、例えばRX4に送
信され、特にインターフェース回路IC4に送信する。イ
ンターフェース回路IC4は出力ポートＰおよびＡを介し
てセルをセルマルチプレクサPMUX4に供給し、アドレス
８をアドレスマルチプレクサAMUX4に供給する。IC4の制
御のもとに、セルは次のこれらのマルチプレクサからバ
スTBを介して送信ポートTX8に送信される。この送信ポ
ートTX8により、その後E113の出力リンク８からスイッ
チ素子E214の入力端子３に送信され、上述したと同様の
動作がE214において行われる。それにより、セルのフィ
ールドRT、SC、LLおよびRPは、スイッチ素子、すなわち
内部ノードE214、E314,E444およびE542がデッドエンド
（終端）でなければ、次のノードに伝送される前に、上
記内部ノード内で次のように変更される。

RT:82385、23858、38582、85823 SC:FFFFF;FFFFF;FFFFF;FFFFF LL:L3L2L1LXXX;L4L3L2L1XX;L5L4L3L2L1X;L6L5L4L3L2L1 RP:34XXX;134XX;5134X;85134 このようにして、第２図に示すポイントツーポイント仮
想路が確立される。なお、この接続は上記第１のPCT出
願に記述された接続と同様である。この接続は以下のよ
うに成される。すなわち、ユーザステーションUS134、
通信ラベルL1が使用されるリンクIL134、II134、E113の
R4およびT8、ラベルL2が使用される出力リンク８、E214
のR3とT5、ラベルL3が使用される出力リンク５、E314の
R1とT8、ラベルL4が使用される出力リンク８、E44のR5
とT2、ラベルL55が使用される出力リンク２、E542のR8
およびT3、ラベルL6が使用されるOI823および出力リン
クOL823。

この結果、上記入力リンクR4および出力リンク８素子E1
13を用いた仮想路構築制御セルの伝送が成功すると、テ
ーブルRT4、T1、およびT2はこの仮想路に関する次の情
報を格納する。

−RT4はE1＝１の場合、L1,L2,8、およびE1を格納する。

−T1は出力リンク８に対する新しく計算された帯域幅す
なわち負荷カウンタ値B1（８）を格納する。

−T2は座標R5およびL1によて決定されるロケーションに
ビジー／アイドル路ビットE1（＝１）を格納する。

上述したと同様の方法により、交換ネットワークを介し
て他の仮想路が構築され、この結果、受信ポートのルー
チングテーブルならびにスイッチ素子の共通制御回路の
メモリ回路内のテーブルT1およびT2が更新される。一例
として、ルーチングテーブルRT4およびSEC113のメモリM
EM113のテーブルT1およびT2は例えば次の情報を格納す
る： RT4:E113の出力リンク８を用いた仮想路の場合、E1＝１
であれば、L1,L2,8,E1を、Ｅ＝１であれば、L7,L8,8,E2
を格納する。また、E113の出力リンク４を用いた仮想路
の場合、E3＝１であれば、L9,L10,4,E3を格納する。

T1:B（１）乃至Ｂ（８）とともに、B1（１）乃至B1
（８）の許容帯域幅を格納する。

T2:R4,L1;R4,L7;およびR4,L9の各座標値を有するロケー
ションにそれぞれＥ＝１、E2＝１、およびE3＝１を格納
し、他のロケーションにＥ＝０を有する。

上述した仮想路の確立後、データセルストリームはユー
ザステーションにより仮想路に送信される。各ステーシ
ョン内のトラッフィク送信機器は各セルストリーム毎
に、このセルストリームが出力リンク上で多重化を可能
にした対応するトラッフィックロードパラメータが関係
するかどうかチェックする。このトラフィック測定機器
はさらに必要であれば、セルを落とすことによりセルス
トリームを適応させる。このようにして手続をすすめる
ことにより、トラッフィクロードパラメータは正確なト
ラフィック負荷となり、その逆も可能である。

種々の制御回路のメモリのテーブルT1に格納された種々
のロードカウンタの正当性をチェックするために、仮想
路を構成する各ユーザステーションは所定の周期で一連
のメインテナンスセルを各仮想路に送信する。これらの
メインテナンスセルは路構築セルに介在配列される。周
期と測定時間間隔の長さは、スイッチ素子で構成された
損失を無視できる非常に高い確率を有する制御回路にお
いて、このスイッチ素子を用いた各仮想路に少なくとも
１つのメインテナンスセルが受信されるように選択され
る。

一例としいて、メインテナンスセルの最大レートが例え
ば毎秒100/リンクで、１リンクあたりの仮想路数が8000
の場合、各仮想路に１メインテナンスセルを送信する時
間はＴ＝80秒である。従って、例えば16の入出力リンク
を有するスイッチ素子の場合、この期間中におけるこれ
らのリンクのメインテナンスセルの損失確率を無視する
ために、測定期間を4Tにする。なお、測定期間は互いに
連続して続き、プロセッサPR113によりそれぞれイニシ
ャライズされる。

このような仮想路上に送信された各メインテナンスセル
はこの路上のセルストリームの各帯域幅を規定するトラ
フィックロードパラメータをLPを含む。これらのパラメ
ータはトラフィック測定機器によりモニタされるので、
この路において使用される実際の帯域幅を示している。
例えば、ユーザステーションUS134（第２図）はスイッ
チ素子E113の受信ポートRX4の入力リンクR4上の、ルー
チンテーブルRT4で定義される。各仮想路毎にメインテ
ナンスセル群を発生する。

各測定期間の開始時に、E113の一部を構成するプロセッ
サPR113は、スイッチ素子E113の負荷カウンタB1（１）
乃至B1（８）およびスイッチ素子E113の入力リンク上の
全仮想路のＥビットを、テーブルT1およびT2からテーブ
ルT3およびT4にそれぞれコピーする。さらに、プロセッ
サPR113はテーブルT5に格納されたいわゆる補助あるい
は影負荷カウンタSB1（１）ないしSB1（８）をすべてリ
セットする。これらの測定値は、帯域幅再計算動作を仮
想路の変化と無関係に、またリンクで使用される帯域幅
の変化と無関係に行うために用いられる。

上記記述において、ルーチングテーブルRT4またはT2に
格納される限り、路ビットＥは、対応する仮想路がビジ
ー（１）あるいはアイドル（０）であることを示し、テ
ーブルT4に格納されるときは、対応する仮想路から受信
されるメインテナンスセルはプロセッサPR115において
処理される（１）かまたは処理されない（０）かを示し
ている。

一例として、ルーチングテーブルRT4で規定され、１測
定期間に受信された仮想路L1,L2,8,E1に関係する第１の
メインテナンスセル群の機能について考察する。

この第１メインテナンスセルが受信バッファRBUF4に受
信されると、そのチェックコードCRCは、１路構築制御
セルに対して上述したと同じ方法でベリファイされる。
しかしながら、このチェックが成功すると、プロセッサ
RPR4はこのセルのヘッダーの最終ビットから、メインテ
ナンスセルが関係していることを検出し、ヘッダーに含
まれるラベルL1によりルーチングテーブルRT4をひき、
この情報L1,L2,8,E1を次の様に利用する。

−セルヘッダーのL1をL2と交換する。

−入力リンクの識別データR4をこの情報に挿入し、L1,R
4,8,E1をセルのフィールドＦに書き込む。L1,R4およびL
2,8は入出力リンク上の仮想路を定義する。

−このようにして得られたセルをセルマルチプレクサPM
UX4の入力Ｐに印加する。

−情報フィールドIFの新しいチェックコードを計算し、
古いチェックコードと交換するために、計算回路CCを動
作させる。このような計算はセルのＦフィールドが変更
になるので必要である。

−送信ポートTX8およびT9の出力リンク８および９のア
ドレスをアドレスマルチプレクサAMUX4の入力Ａに印加
する。

つぎに、プロセッサRPR4は、インターフェース回路IC4
を制御してマルチプレクサPMUX4およびAMUX4を動作させ
る。この結果、メインテナンスセルは出力Ｐを介してバ
スTBの入力４に供給され、アドレス８および９は出力Ａ
を介してこのバスの制御ユニットTMに送信される。この
結果、制御ユニットTMはTBの入力４を送信ポートTX8お
よびTX9に接続する。この結果送信ポートTX8はセルを出
力T8を介して次のスイッチ素子E214に送信し、他方、送
信ポートTX9はセルを出力T9を介してスイッチ素子制御
回路SEC113に供給する。

スイッチ素子E214では、メインテナンスセルはスイッチ
素子E113における場合と同様に処理されるので、この処
理については、説明を省略する。しかし、このように処
理を進めることにより、メインテナンスセルは最終的
に、路が阻止されない限り相手先ステーションに送信さ
れることは明かである。言い替えれば、メインテナンス
セルは連続している路の終端から終端までのベリファイ
に使用される。

SEC113に供給されたメインテナンスセルはメモリMEM113
に格納され、プロセッサPR113によりローカルに処理さ
れる。すなわち、プロセッサPPR113はセルのＦフィール
ドに格納された情報R4,L1を用いてテーブルT4にアドレ
スし、対応するＥビット、すなわちE1＝１を検出する。
このビットが１であるので、メインテナンスセルはリン
クR4および８を用いて仮想路L1,L2上に送信される第１
メインテナンスセルであり、プロセッサPR113はこのセ
ルを処理する。すなわち、プロセッサPR113はメインテ
ナンスセルのＸフィールドに含まれるトラッフィクパラ
メータLPにより定義される帯域幅と、出力リンク８に相
関する補助負荷カウンタSB1（８）に格納され、セルの
Ｆフィールドに格納される出力リンクの識別データ８に
よりテーブルT5から得られる従前に計算した帯域幅か
ら、トータル帯域幅を再計算する。PR113は出力リンク
に相関する補助負荷カウンタSB1（８）に、その再計算
された累算値を格納する。その後、プロセッサPR113は
ビットE1を０にリセットし、仮想路L1,L2,R4,8上の第１
メインテナンスセルが受信および処理され、この路上の
その後のセル群が処理されていないことを示す。

同様にして、測定期間中に出力リンク８を含む仮想路L
7,L8,8,E2上の第１メインテナンスセルを受信すると負
荷カウンタSB1（８）が再び更新され、同期間中に出力
リンク４を含む仮想路L9,L10,4,E3上の第１メインテナ
ンスセルを受信すると、負荷カウンタSB1（４）が更新
される。さらに、ビットE2およびE3がリセットされ、第
１メインテナンスセルはこれらの仮想路上において受信
され、これら仮想路上のそれに続くセルは処理してはい
けないことを示す。

測定期間中、仮想路が追加もしくは解除される場合があ
るが、いずれの場合にも、テーブルT1およびT2の内容は
更新される。第１の場合には、更新は次の測定期間中に
おこるので、テーブルT3,T4,およびT5の更新は必要な
い。反対に、第２の場合には、一方で、解除された路の
各帯域幅は第３テーブルT3に格納されたトータル帯域幅
情報に含まれており、他方で、対応するＥビットが１で
あれば、対応する補助ロードカウンタを更新することは
考慮されていないので、事前対策が必要である。さら
に、路が解除されることにより、メインテナンスセルは
受信されない。

このため第２の場合には、路解除セルは、路解除機能に
加えて、テーブルT3,T4,T5のメインテナンスセルと同様
の機能を行う。以下、この機能を説明する。

そのような路解除セルは仮想路のデットエンドがノード
で検出され、メインテナンスセルおよび路構築セルに介
在配列されたとき、上記第1PCT出願に記載されたと同様
の方法で発生される。この路解除セルはトラフィックパ
ラメータLPにより定義される個体帯域幅情報を含む。こ
の情報を、例えば上述の受信ポートRX4で受信すると、
この受信ポートのプロセッサRPR4は入力リンクの識別デ
ータR4をセルに挿入し、上述したメインテナンスセルの
場合と同様の方法で、制御回路SECE113に経路選択す
る。対応するＥビットがセット状態にある場合には、プ
ロセッサPR113はセルの個体帯域幅によりーブルT5の補
助負荷カウンタSB1（８）の内容を増加し、テーブルT4
の対応するＥビットをリセットする。さらに、通常プロ
セッサPR113はテーブルT1,T2,およびRT4を更新すること
により接続を切り離す。

上述したように、測定期間は、この期間中に、かつ非常
に高い確率で、少なくとも１つのメインテナンスセルが
E113の全入力リンク上の各仮想路毎に受信されるように
選択される。従って、測定期間の終わりでは、このテー
ブルの全Ｅビットが０になり、テーブルT5の補助負荷カ
ウンタもテーブルT3に格納された実負荷カウンタB1
（１）乃至B1（８）の補助負荷カウンタに等しくなるは
ずである。唯一の違いはエラーが起こった場合、例えば
値B1（１）乃至B1（８）が正しくなくかつ／あるいは計
算ができない場合である。

測定期間の終わりで、プロセッサPR113はテーブルT3に
格納された各補助負荷カウンタ値をテーブルT5に格納さ
れた対応する補助負荷カウンタ値と比較し、異なる場合
には、この差を代数的にテーブルT1に格納された各実ロ
ードカウンタ値に加算する。この結果、実負荷カウンタ
値が調整される。

測定期間の終わりにおいて、テーブルT4の１つ以上のＥ
ビットが１のままである場合には、対応する仮想路に対
して何等のメインテナンスセルも受信されなかったこと
を意味している。これらの路は切り離された路とみなさ
れ、プロセッサPR113テーブルT4およびT2のＥビットを
ゼロにリセットする。

測定期間の終わり前に、テーブルT4の全Ｅビットが０で
ある場合には、プロセッサPR113は調整動作を開始する
か他の機能を行う。

なお、ユーザステーションによる送信のかわりに、種々
のセルをインターフェース回路のように他の端末回路に
発生することもできる。

以上、特定の装置に関連してこの発明について述べた
が、この記述は例示であり、この発明を制限するもので
ないことは明かである。

Claims

【特許請求の範囲】

【請求項１】複数の入力リンク（R4）と少なくとも１つ
の出力リンク（８）を有する少なくとも１つのスイッチ
素子と、仮想路を構築するのに使用される路構築セルに
含まれる個々の帯域幅値（LP）から前記出力リンク
（８）上の仮想路により使用されるトータル帯域幅（B1
（８））を計算する処理手段（PR113）を備えた交換ネ
ットワークを含む通信交換システムにおいて、前記処理
手段（PR113）は少なくとも前記仮想路上に送信された
メインテナンスセルに含まれる前記個々の帯域幅値から
前記トータル帯域幅（SB1（８））を再計算し、前記再
計算されたトータル帯域幅を前記計算されたトータル帯
域幅を訂正するためにおよびそれによって正しい計算さ
れたトータル帯域幅を得るために前記再計算されたトー
タル帯域幅の関数として使用することを特徴とする通信
交換システム。
【請求項２】前記メインテナンスセルは前記路構築セル
が部分を形成する他の通信セルの間で送信され、前記処
理手段（PR119）は前記計算されたトータル帯域幅（B1
（８））を第１メモリ（T1）に格納し、再計算操作の開
始時に前記計算されたトータル帯域幅を前記第１メモリ
（T1）から第２メモリにコピーし、第３メモリ（T5）の
内容をリセットし、各受け取られた前記個々の帯域幅値
は前に受け取られた個々の帯域幅値の合計に加えられ、
それによって前記第３メモリ（T5）に蓄積された部分的
結果を形成し、前記再計算されたトータル帯域幅を構成
する部分的結果はリンクの仮想路に関係する全ての個々
の帯域幅値が加えられた後に得られることを特徴とする
請求項１に記載の通信交換システム。
【請求項３】前記メインテナンスセルは、送信される路
の個々の帯域幅値（LP）を含み、所定の確率でかつ前記
出力リンク（８）上の各仮想路毎に少なくとも１つのメ
インテナンスセルが、再計算期間中に前記処理手段（PR
113）により受信されるような周期で前記仮想路上に送
信され、前記処理手段（PR113）は前記再計算期間中前
記出力リンク（８）上の前記トータル帯域幅（B1
（８））を再計算することを特徴とする請求項２にに記
載の通信交換システム。
【請求項４】前記各仮想路ごとに、一方／他方の２値条
件がこの仮想路のビジー／アイドル条件を示す路ビット
（E1）を格納する第４メモリ（T2）をさらに有し、前記
処理手段（PR113）は前記再計算期間の開始時に、前記
第４メモリ（T2）の路ビット群を第５メモリ（T4）にコ
ピーし、前記処理手段によって処理されるべき対応する
路で受け取られたメインテナンスセルを示すこれらビッ
トの各々の一方の２値条件は前記処理手段によって処理
され、前記ビットはこの処理の操作の終了時に前記他方
の条件に提供され、対応する路で受け取られたメインテ
ナンスセルを示すこれらのビットの各々の他方の２値条
件は前記処理手段によって処理されないことを特徴とする請求項３に記載の通信交換システム。
【請求項５】前記メインテナンスセルはまた解除される
仮想路に関する個々の帯域幅値を含む路解除セルの間に
送信され、前記路の各々の解除操作をする路の形成に加
えて、前記処理手段（PR113）は前記メインテナンスセ
ルの各々と同一の方法でセルを解除することを特徴とす
る請求項２に記載の通信交換システム。
【請求項６】前記処理手段（PR113）は前記再計算期間
の終わりで前記使用を行うことを特徴とする請求項１に
記載の通信交換システム。
【請求項７】前記処理手段（PR113）は前記第５メモリ
（T4）の全路ビット（E1）がリセットされた後、前記使
用を行うことを特徴とする請求項４に記載の通信交換シ
ステム。
【請求項８】前記処理手段（PR113）は前記トータル帯
域（SB1（８））を再計算し、前記第３メモリ（T5）に
格納した後、前記再計算された帯域と、前記第２メモリ
（T3）に格納された対応する計算されたトータル帯域と
の差を計算し、この差を代数的に前記第１メモリ（T1）
に格納された、対応するトータル帯域に加算することに
より帯域を調整することを特徴とする請求項２に記載の
通信交換システム。
【請求項９】前記スイッチ素子（E113）において、前記
各入力リンク（R4）は、第２処理手段（RPR4）と第６メ
モリ（RT4）を有し、スイッチ手段を介して複数のいず
れかの出力リンク（1/8）ならびに前記第１処理手段（P
R113）および第１乃至第５メモリ（T1乃至T5）を有する
制御回路（SEC113）に固定的に接続された所定の出力リ
ンク（９）をアクセスする受信ポート（RX4）に接続さ
れたことを特徴とする請求項４に記載の通信交換システ
ム。
【請求項１０】前記受信ポート（RX4）の入力リンク（T
4）上に前記路構築セルが受信されると、制御回路（SEC
113）に送られ、前記処理手段（PR113）は，前記入力リ
ンク（R4）および前記出力リンク（1/8）の１つ（８）
を用いて仮想路を選択し、前記路構築セルに含まれる個
々の帯域幅値（LP）および前記出力リンク上ですでに使
用された従前に計算されたトータル帯域幅とから、前記
選択された出力リンク（８）上で使用されるトータル帯
域幅を計算し、この計算の結果に依存して次のセルスト
リームの送信に対し、前記選択された仮想路の使用を許
可あるいは禁止し、前記第２処理手段と協動して前記ビ
ット（E1）を含む仮想路情報（L1,L2,8,E1）を前記第６
メモリ（RT4）に格納することを特徴とする請求項９に
記載の通信交換システム。
【請求項１１】前記受信ポート（RX4）の入力リンク（R
4）に前記メインテナンスセルを受信すると、前記第２
処理手段は前記第６メモリ（RT4）に格納された路情報
を用いて他の路情報を形成し、前記メインテナンスセル
に挿入し、このセルを前記制御回路に送信し、前記処理
手段は前記他の路情報を用いて対応する計算されたトー
タル帯域幅（B1（８））と、対応する路ビットを、前記
第２および第５メモリ（T3,T4）においてそれぞれ検出
し、前記メインテナンスセルが前記再計算期間中に前記
路で受信された最初のメインテナンスセルであることを
示すセット状態に前記路ビットがある場合に、前記再計
算を行うことを特徴とする請求項10に記載の通信交換シ
ステム。
【請求項１２】路構築セルの送信に続いて前記仮想路に
送信されたセルストリームが、前記仮想路が使用可能と
なった前記個々の帯域幅を超えていないかどうかを確認
する手段をさらに有し、前記確認手段は必要に応じて前
記セルストリームの帯域幅を調整可能であり、前記確認
された個々の帯域幅値は、前記仮想路上に送信されるメ
インテナンスセルに挿入されることを特徴とする請求項
10に記載の通信交換システム。
【請求項１３】前記他の情報が挿入されたメインテナン
スセルは、前記メインテナンスセルに格納されたデータ
の少なくとも一部（IF）に対する保護コードを計算する
計算回路（CC）を介して前記スイッチ素子の複数の出力
（1/8）の１つの出力にさらに送信されることを特徴と
する請求項11に記載の通信交換システム。
【請求項１４】前記処理手段（PR113）は前記再計算期
間の終わりで前記第４メモリ（T2）および第６メモリ
（RT4）の全ビット（E1）をリセットすることを特徴と
する請求項４および10のいずれかに記載の通信交換シス
テム。