JPH0738389A - ２逓倍回路 - Google Patents
２逓倍回路Info
- Publication number
- JPH0738389A JPH0738389A JP20203593A JP20203593A JPH0738389A JP H0738389 A JPH0738389 A JP H0738389A JP 20203593 A JP20203593 A JP 20203593A JP 20203593 A JP20203593 A JP 20203593A JP H0738389 A JPH0738389 A JP H0738389A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- rectangular wave
- clock duty
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 高い周波数範囲まで良好に動作する周波数２
逓倍回路を小形化した回路で構成する。 【構成】 フリップフロップ回路と積分回路とコンパレ
ータとを組み合わせて構成したクロックデューティ可変
回路を２回路備え、その２回路の出力の論理和で２逓倍
周波数出力を構成した。
逓倍回路を小形化した回路で構成する。 【構成】 フリップフロップ回路と積分回路とコンパレ
ータとを組み合わせて構成したクロックデューティ可変
回路を２回路備え、その２回路の出力の論理和で２逓倍
周波数出力を構成した。
Description
【０００１】
【産業上の利用分野】本発明は広帯域の周波数範囲の信
号に適用することができる２逓倍回路に関するものであ
る。
号に適用することができる２逓倍回路に関するものであ
る。
【０００２】
【従来の技術】本発明の先行技術としては、実願平２−
１２８９７２号「広帯域２逓倍回路」（以下、先行技術
という）がある。この先行技術は広い周波数帯域にわた
り適用可能であるが、信号の主ラインに用いられる積分
回路での利得損失が多く、これを補う回路を必要とし、
また入力波形としてデューティサイクルがほぼ５０％の
矩形波が必要であるなど、使用上の制限が多かった。ま
た、この先行技術以前は、高い周波数ではＬＣ同調回路
により高調波を取り出す方式であり回路が大形になって
いた。
１２８９７２号「広帯域２逓倍回路」（以下、先行技術
という）がある。この先行技術は広い周波数帯域にわた
り適用可能であるが、信号の主ラインに用いられる積分
回路での利得損失が多く、これを補う回路を必要とし、
また入力波形としてデューティサイクルがほぼ５０％の
矩形波が必要であるなど、使用上の制限が多かった。ま
た、この先行技術以前は、高い周波数ではＬＣ同調回路
により高調波を取り出す方式であり回路が大形になって
いた。
【０００３】
【発明が解決しようとする課題】本発明は従来のものに
おける上述の問題点を解決するためになされたもので、
ＶＨＦ帯以上の高い周波数範囲においても安定に動作す
る小形の２逓倍回路を得ることを目的としている。
おける上述の問題点を解決するためになされたもので、
ＶＨＦ帯以上の高い周波数範囲においても安定に動作す
る小形の２逓倍回路を得ることを目的としている。
【０００４】
【課題を解決するための手段】本発明の発明者は別途に
「クロックデューティ可変回路」と題する発明の特許を
平成５年６月１８日に出願している。このクロックデュ
ーティ可変回路を応用すると、極めて簡単に所望の２逓
倍回路を得ることができる。
「クロックデューティ可変回路」と題する発明の特許を
平成５年６月１８日に出願している。このクロックデュ
ーティ可変回路を応用すると、極めて簡単に所望の２逓
倍回路を得ることができる。
【０００５】
【実施例】始めに、本願発明者の別途発明であるクロッ
クデューティ可変回路について簡単に説明する。図２は
クロックデューティ可変回路の一例を示すブロック図、
図３はその動作を示す動作タイムチャート図である。フ
リップフロップ１１の入力端子ＣＫには図３ａに示す任
意のデューティサイクルの矩形波が入力される。この矩
形波の立ち上がり点でトリガされて（立ち下がり点でト
リガされる場合もあるが、説明の便宜上立ち上がり点で
トリガされる回路に統一して説明する）オン状態にな
る。
クデューティ可変回路について簡単に説明する。図２は
クロックデューティ可変回路の一例を示すブロック図、
図３はその動作を示す動作タイムチャート図である。フ
リップフロップ１１の入力端子ＣＫには図３ａに示す任
意のデューティサイクルの矩形波が入力される。この矩
形波の立ち上がり点でトリガされて（立ち下がり点でト
リガされる場合もあるが、説明の便宜上立ち上がり点で
トリガされる回路に統一して説明する）オン状態にな
る。
【０００６】このオン状態の電圧は積分回路１２で積分
されて、図３ｃに示す電圧となる。この電圧がコンパレ
ータ１４に設定された所定の電圧値を越えると、コンパ
レータ１４が動作してフリップフロップ１１のリセット
端子ＣＬＲへ、図３ｄに示すリセット電圧を与え、フリ
ップフロップ１１をオフ状態にリセットする。従って出
力端子５の電圧は図３ｂのように変化し、入力波形ａと
出力波形ｂとのデューティサイクルは変化する。
されて、図３ｃに示す電圧となる。この電圧がコンパレ
ータ１４に設定された所定の電圧値を越えると、コンパ
レータ１４が動作してフリップフロップ１１のリセット
端子ＣＬＲへ、図３ｄに示すリセット電圧を与え、フリ
ップフロップ１１をオフ状態にリセットする。従って出
力端子５の電圧は図３ｂのように変化し、入力波形ａと
出力波形ｂとのデューティサイクルは変化する。
【０００７】フリップフロップ１１の出力電圧がオフ状
態となると、積分回路１２の電圧はダイオード１３を経
て放電されるので、積分回路１２の出力電圧は図３ｃに
示すように変化する。ローパスフィルタ１５と差動増幅
回路１６の回路は、出力波形（図３ｂの波形）のデュー
ティサイクルを基準電圧Ｖr で定められる値になるよう
に、積分回路１２の積分定数をフィードバック制御す
る。ローパスフィルタ１５の出力は波形ｂの平均値であ
るので、例えばＶr を波形ｂの最大値の１／２にしてお
けば、デューティサイクルが１／２になるようにフィー
ドバック制御される。
態となると、積分回路１２の電圧はダイオード１３を経
て放電されるので、積分回路１２の出力電圧は図３ｃに
示すように変化する。ローパスフィルタ１５と差動増幅
回路１６の回路は、出力波形（図３ｂの波形）のデュー
ティサイクルを基準電圧Ｖr で定められる値になるよう
に、積分回路１２の積分定数をフィードバック制御す
る。ローパスフィルタ１５の出力は波形ｂの平均値であ
るので、例えばＶr を波形ｂの最大値の１／２にしてお
けば、デューティサイクルが１／２になるようにフィー
ドバック制御される。
【０００８】図１は、本発明の一実施例を示すブロック
図で、図において、１０，２０，３０は、何れも図２に
示すクロックデューティ可変回路であり、仮に１０を第
１のクロックデューティ可変回路、２０を第２のクロッ
クデューティ可変回路、３０を第３のクロックデューテ
ィ可変回路という。２はインバータ、３は論理和回路で
ある。
図で、図において、１０，２０，３０は、何れも図２に
示すクロックデューティ可変回路であり、仮に１０を第
１のクロックデューティ可変回路、２０を第２のクロッ
クデューティ可変回路、３０を第３のクロックデューテ
ィ可変回路という。２はインバータ、３は論理和回路で
ある。
【０００９】図４は、図１の回路の動作を示す動作タイ
ムチャート図であり、図において、ｅはクロックデュー
ティ可変回路３０への入力電圧波形、ｆはクロックデュ
ーティ可変回路３０の出力波形、ｇはインバータ２の出
力波形である。波形ｆで示す矩形波列は、クロックデュ
ーティ可変回路１０によってデューティサイクルがＤ
（但しＤ＜１／２）の矩形波列ｈとなって出力され、波
形ｇで示す矩形波列は、クロックデューティ可変回路２
０によってデューティサイクルがＤの矩形波列ｉとなっ
て出力されるので、その論理和は波形ｊで示すようなデ
ューティサイクル２Ｄの矩形波列となる。
ムチャート図であり、図において、ｅはクロックデュー
ティ可変回路３０への入力電圧波形、ｆはクロックデュ
ーティ可変回路３０の出力波形、ｇはインバータ２の出
力波形である。波形ｆで示す矩形波列は、クロックデュ
ーティ可変回路１０によってデューティサイクルがＤ
（但しＤ＜１／２）の矩形波列ｈとなって出力され、波
形ｇで示す矩形波列は、クロックデューティ可変回路２
０によってデューティサイクルがＤの矩形波列ｉとなっ
て出力されるので、その論理和は波形ｊで示すようなデ
ューティサイクル２Ｄの矩形波列となる。
【００１０】デューティサイクル２Ｄは１より小さくな
ければならないので、Ｄ＜１／２としておく必要があ
る。また、Ｄ＝１／４としておけば２Ｄ＝１／２とな
り、後段の２逓倍回路への入力として好適である。ま
た、図１の波形ｅのデューティサイクルが１／２であっ
て波形ｅ＝波形ｆの場合には、第３のクロックデューテ
ィ可変回路３０を省略することができる。
ければならないので、Ｄ＜１／２としておく必要があ
る。また、Ｄ＝１／４としておけば２Ｄ＝１／２とな
り、後段の２逓倍回路への入力として好適である。ま
た、図１の波形ｅのデューティサイクルが１／２であっ
て波形ｅ＝波形ｆの場合には、第３のクロックデューテ
ィ可変回路３０を省略することができる。
【００１１】図１に示す回路において、動作時間が問題
となるのは、クロックデューティ可変回路内におけるフ
リップフロップ回路１１と、コンパレータ１４と、イン
バータ２と、論理和回路３とである。このうち、クロッ
クデューティ可変回路内における時間遅れは、第１のク
ロックデューティ可変回路１０と第２のクロックデュー
ティ可変回路２０とで相互に補償されるので問題になら
ない。また、インバータ２における時間遅れと論理和回
路３における時間遅れは、周波数２逓倍の動作に支障を
与える性質のものではない。従って、図１に示す装置が
周波数２逓倍回路として動作できる周波数限界は、図２
に示すフリップフロップ１１の動作が可能な周波数限界
で定められ、フリップフロップ１１はＵＨＦ帯域でも動
作可能であるので、本願発明の２逓倍回路はＵＨＦ帯域
まで動作可能である。また、図１に示す回路はＩＣ化が
可能な回路であるので、小形化が容易にできる。
となるのは、クロックデューティ可変回路内におけるフ
リップフロップ回路１１と、コンパレータ１４と、イン
バータ２と、論理和回路３とである。このうち、クロッ
クデューティ可変回路内における時間遅れは、第１のク
ロックデューティ可変回路１０と第２のクロックデュー
ティ可変回路２０とで相互に補償されるので問題になら
ない。また、インバータ２における時間遅れと論理和回
路３における時間遅れは、周波数２逓倍の動作に支障を
与える性質のものではない。従って、図１に示す装置が
周波数２逓倍回路として動作できる周波数限界は、図２
に示すフリップフロップ１１の動作が可能な周波数限界
で定められ、フリップフロップ１１はＵＨＦ帯域でも動
作可能であるので、本願発明の２逓倍回路はＵＨＦ帯域
まで動作可能である。また、図１に示す回路はＩＣ化が
可能な回路であるので、小形化が容易にできる。
【００１２】
【発明の効果】以上説明したように本発明により、高い
周波数範囲まで良好に動作する周波数２逓倍回路を簡単
な小形の回路で構成することができるという効果があ
る。
周波数範囲まで良好に動作する周波数２逓倍回路を簡単
な小形の回路で構成することができるという効果があ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のクロックデューティ可変回路の構成を示
すブロック図である。
すブロック図である。
【図３】図２の装置の動作を示す動作タイムチャート図
である。
である。
【図４】図１の装置の動作を示す動作タイムチャート図
である。
である。
２ インバータ ３ 論理和回路 １０ 第１のクロックデューティ可変回路 １１ フリップフロップ １２ 積分回路 １３ ダイオード １４ コンパレータ １５ ローパスフィルタ １６ 差動増幅回路 ２０ 第２のクロックデューティ可変回路 ３０ 第３のクロックデューティ可変回路
Claims (4)
- 【請求項１】 任意の繰り返し周期で任意のデューティ
サイクルを有する矩形波電圧列を入力し、当該繰り返し
周期で所望のデューティサイクルを有する矩形波電圧列
を出力するクロックデューティ可変回路を２回路備え、 第１のクロックデューティ可変回路にはデューティサイ
クル５０％の第１の矩形波電圧列を入力し、第２のクロ
ックデューティ可変回路には上記第１の矩形波電圧列の
極性を反転した矩形波電圧列を入力し、 上記第１及び第２のクロックデューティ可変回路の上記
所望のデューティサイクルは５０％以下の所定値Ｄに設
定し、 上記第１及び第２のクロックデューティ可変回路の出力
の論理和を出力することを特徴とする２逓倍回路。 - 【請求項２】 上記第１及び第２のクロックデューティ
可変回路に設定するデューティ値Ｄは２５％であること
を特徴とする請求項第１項記載の２逓倍回路。 - 【請求項３】 上記クロックデューティ可変回路は、入
力矩形波電圧の立ち上がり点（立ち下がり点とすること
もできる）でトリガされてオン状態となるフリップフロ
ップと、このフリップフロップのオン状態の間の出力を
積分する積分回路と、この積分回路の出力電圧が所定値
に達したとき上記フリップフロップをオフ状態にリセッ
トするコンパレータと、上記フリップフロップの出力電
圧の平均値と基準電圧との差を誤差信号として上記積分
回路の積分定数をフィードバック制御する手段とを備え
たことを特徴とする請求項第１項記載の２逓倍回路。 - 【請求項４】 上記第１の矩形波電圧列は、任意のデュ
ーティサイクルの矩形波電圧列を第３のクロックデュー
ティ可変回路に入力して発生させることを特徴とする請
求項第１項記載の２逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20203593A JPH0738389A (ja) | 1993-07-23 | 1993-07-23 | ２逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20203593A JPH0738389A (ja) | 1993-07-23 | 1993-07-23 | ２逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738389A true JPH0738389A (ja) | 1995-02-07 |
Family
ID=16450857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20203593A Pending JPH0738389A (ja) | 1993-07-23 | 1993-07-23 | ２逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008275730A (ja) * | 2007-04-26 | 2008-11-13 | Sec:Kk | 音響信号符号化装置及び音響信号符号化方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275219A (ja) * | 1987-05-06 | 1988-11-11 | Nec Ic Microcomput Syst Ltd | 逓倍回路 |
-
1993
- 1993-07-23 JP JP20203593A patent/JPH0738389A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275219A (ja) * | 1987-05-06 | 1988-11-11 | Nec Ic Microcomput Syst Ltd | 逓倍回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008275730A (ja) * | 2007-04-26 | 2008-11-13 | Sec:Kk | 音響信号符号化装置及び音響信号符号化方法 |
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