JPH0738181B2 - Bus control method - Google Patents
Bus control methodInfo
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- JPH0738181B2 JPH0738181B2 JP1011161A JP1116189A JPH0738181B2 JP H0738181 B2 JPH0738181 B2 JP H0738181B2 JP 1011161 A JP1011161 A JP 1011161A JP 1116189 A JP1116189 A JP 1116189A JP H0738181 B2 JPH0738181 B2 JP H0738181B2
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Description
【発明の詳細な説明】 〔概要〕 グラフィック・メモリと、該グラフィック・メモリをア
クセスする複数のマスタを有するバス・システムにおい
て、 グラフィック・メモリのピクセル・モード，ピクセル間
論理演算，データ長，アドレス対応等の認識の複雑さを
解決するため、 グラフィック・メモリとマスタの間にバス制御部を設
け、 これにより、マスタ側はバスを意識せずにグラフィック
・メモリをアクセスできるようにしたバス制御方式であ
る。DETAILED DESCRIPTION OF THE INVENTION [Outline] In a bus system having a graphic memory and a plurality of masters for accessing the graphic memory, a pixel mode of the graphic memory, logical operation between pixels, data length, address correspondence In order to solve the complexity of recognition, etc., a bus control unit is provided between the graphic memory and the master, which allows the master side to access the graphic memory without being aware of the bus. is there.
本発明は、複数のマスタが１個のグラフィック・メモリ
をアクセスするようなシステムにおけるバス制御方式に
関するものである。The present invention relates to a bus control system in a system in which a plurality of masters access one graphic memory.
コンピュータ・システムにおいては、同一のメモリに対
して複数のマスタがアクセス出来なければならない。複
数のマスタとは、メインCPU,グラフィック用プロセッ
サ，その他のDMAマスタなどである。通常、これらのマ
スタのメモリへのアクセス方法やデータ長などは、まち
まちである。In a computer system, multiple masters must be able to access the same memory. The plurality of masters include a main CPU, a graphic processor, and other DMA masters. Normally, the methods of accessing the memories of these masters and the data lengths are different.
第７図は従来のバス制御方式を示す図である。同図にお
いて、110ないし120はマスタ、300はグラフィック・メ
モリ、410ないし430はバス変換回路をそれぞれ示してい
る。FIG. 7 is a diagram showing a conventional bus control system. In the figure, 110 to 120 are masters, 300 is a graphic memory, and 410 to 430 are bus conversion circuits.
第７図に示すような従来のバス制御方式では、ピクセル
・モードやデータ長，アクセス方法の異なる各マスタ11
0,120,130をシステム・バスに適合させるために、各マ
スタ110,120,130とシステム・バスの間にバス変換回路4
10,420,430が必要であった。なお、ピクセル・モードと
は１個のピクセル（画素）を何ビットで表現するかと言
うことを意味しており、データ長とはデータ幅を意味し
ており、アクセス方法とはメモリをアクセスする場合の
手順を意味している。第８図はアクセス方法の例を示す
図であり、同図において、ADSはアドレス・ストロー
ブ、ADRはアドレス、DATAはデータ、READYはレディ応
答、＊DTSDはデータ送信、＊DTAKはデータ受信応答をそ
れぞれ示している。第８図（ａ）はＩ社の80386と呼ば
れるマイクロプロセッサのアクセス方法を示し、第８図
（ｂ）はＦ社の1617と呼ばれるマイクロプロセッサのア
クセス方法を示している。In the conventional bus control method as shown in FIG. 7, each master 11 having a different pixel mode, data length and access method is used.
In order to adapt the 0,120,130 to the system bus, a bus conversion circuit 4 is required between each master 110,120,130 and the system bus.
I needed 10,420,430. Note that the pixel mode means how many bits each pixel is represented, the data length means the data width, and the access method means when a memory is accessed. Means the procedure. Figure 8 shows an example of access method. In the figure, ADS is address strobe, ADR is address, DATA is data, READY is ready response, * DTSD is data transmission, * DTAK is data reception response. Shown respectively. FIG. 8 (a) shows an access method of a microprocessor called I's 80386, and FIG. 8 (b) shows an access method of a microprocessor called F's 1617.
第７図に示すような従来のバス制御方式は、各マスタ毎
にバス変換回路を有しているので、ハードウェア量が大
きくなると言う欠点を有しており、また、バス変換回路
の使用によりマスタのアクセス能力が低下すると言う欠
点を有している。The conventional bus control system as shown in FIG. 7 has a disadvantage that the amount of hardware is large because each master has a bus conversion circuit. It has a drawback that the access capability of the master is reduced.
本発明は、この点に鑑みて創作されたものであって、ハ
ードウェア量を減少できると共に、マスタのアクセス能
力を低下させないようになったバス制御方式を提供する
ことを目的としている。The present invention was created in view of this point, and an object of the present invention is to provide a bus control method that can reduce the amount of hardware and does not reduce the access capability of the master.
第１図は本発明の原理図である。本発明のシステムは、
複数のマスタ110,〜130と、バス制御部200と、グラフィ
ック・メモリ300とを具備している。FIG. 1 is a principle diagram of the present invention. The system of the present invention is
It comprises a plurality of masters 110, 130, a bus controller 200, and a graphic memory 300.
バス制御部300は、優先制御部210と、アクセス・モード
制御部220と、グラフィック・メモリ300に対するアクセ
ス制御を行うメモリ・アクセス制御部230とを有してい
る。The bus control unit 300 includes a priority control unit 210, an access mode control unit 220, and a memory access control unit 230 that controls access to the graphic memory 300.
各マスタ110,120,130は、バスを使用したい時には、バ
ス使用要求BSRQを優先制御部210に送るように構成され
ている。Each master 110, 120, 130 is configured to send a bus use request BSRQ to the priority control unit 210 when it wants to use the bus.
優先制御部210は、マスタからのバス使用要求を受け取
った時には、優先順位に従って１個の要求元マスタに対
してバス使用許可BSAVを与えると共に、当該バス使用要
求BSAVをアクセス・モード制御部220に送るように構成
されている。When the priority control unit 210 receives a bus use request from the master, the priority control unit 210 gives a bus use permission BSAV to one request source master in accordance with the priority order, and sends the bus use request BSAV to the access mode control unit 220. It is configured to send.
アクセス・モード制御部220は、アクセス・モード情報
を格納するアクセス・モード・テーブルを各マスタ対応
に持ち、バス使用許可BSAVを受け取った時には当該バス
使用許可BSAVで特定されるアクセス・モード・テーブル
の内容を読み出して、メモリ・アクセス制御部230に送
るように構成されている。The access mode control unit 220 has an access mode table for storing access mode information for each master, and when the bus use permission BSAV is received, the access mode table of the access mode table specified by the bus use permission BSAV is received. The contents are read and sent to the memory access control unit 230.
メモリ・アクセス制御部230は、アクセス・モード情報
を受け取った時には当該アクセス・モード情報に従っ
て、アドレス変換，データ・バスのイネーブル制御，タ
イミング信号の制御などを行うように構成されている。
バス制御部200に取り込まれたバス・データがメモリ・
アクセス制御部230に入力されていることは言うまでも
ない。When receiving the access mode information, the memory access control unit 230 is configured to perform address conversion, data bus enable control, timing signal control, etc. according to the access mode information.
The bus data captured by the bus control unit 200 is stored in the memory
It goes without saying that the data is input to the access control unit 230.
第２図は本発明の１実施例のブロック図である。同図に
おいて、110ないし130はマスタ、200はバス制御部、210
は優先制御部、220はアクセス・モード制御部、221ない
し223はアクセス・モード・テーブル、230はバス制御
部、231はアドレス制御部、232はデータ制御部、233は
タイミング制御部、300はグラフィック・メモリをそれ
ぞれ示している。FIG. 2 is a block diagram of one embodiment of the present invention. In the figure, 110 to 130 are masters, 200 is a bus control unit, 210
Is a priority control unit, 220 is an access mode control unit, 221 to 223 are access mode tables, 230 is a bus control unit, 231 is an address control unit, 232 is a data control unit, 233 is a timing control unit, and 300 is a graphic. -Indicates each memory.
マスタ110,120,130は、それぞれバス制御部200を介して
グラフィック・メモリ300をアクセスする。バス制御部2
00は、優先制御部210と、アクセス・モード制御部220
と、メモリ・アクセス制御部230とからなる。更に、メ
モリ・アクセス制御部230は、アドレス制御部231,デー
タ制御部232及びタイミング制御部233から成る。アクセ
ス・モード制御部220は、内部にアクセス・モード・テ
ーブル221ないし223を持っている。The masters 110, 120, 130 access the graphic memory 300 via the bus control unit 200, respectively. Bus control unit 2
00 is a priority control unit 210 and an access mode control unit 220
And a memory access control unit 230. Further, the memory access control unit 230 includes an address control unit 231, a data control unit 232 and a timing control unit 233. The access mode control unit 220 has access mode tables 221 to 223 inside.
マスタは、バス支配権が欲しい時に優勢制御部210に対
してBSRQ（バス使用要求）を出す。優先制御部210は、
アービトレーションを行った後、マスタに対してBSAV
（バス使用許可）を送出する。BSAVは、同時にアクセス
・モード制御部220にも入力される。The master issues BSRQ (bus use request) to the superior control unit 210 when it wants the bus control right. The priority control unit 210,
After arbitration, BSAV for the master
Send (bus use permission). The BSAV is also input to the access mode control unit 220 at the same time.
アクセス・モード制御部220は、BSAVを受け取ると、対
応するマスタのアクセス・モード・テーブルを参照し
て、バス支配権を持っているマスタ用にアドレス，デー
タ長及びタイミングを生成するように、メモリ・アクセ
ス制御部230に対して信号を出す。また、テーブルのビ
ットにアクセス・モード（プレーン・モード又はピクセ
ル・モード）や論理演算のイネーブル／ディセーブル等
を対応させておけば、アクセス・モードをダイナミック
に切替えることが可能である。Upon receiving the BSAV, the access mode control unit 220 refers to the access mode table of the corresponding master to generate an address, a data length, and a timing for the master having the bus control right. A signal is sent to the access control unit 230. If the bits of the table are associated with the access mode (plane mode or pixel mode) and enable / disable of logical operation, the access mode can be dynamically switched.
メモリ・アクセス制御部230は、アクセス・モード制御
部220からの信号によって、アドレス変換やデータ・バ
スのイネーブル制御，タイミング信号（RAS,CAS等）の
制御を行う。The memory access control section 230 performs address conversion, data bus enable control, and timing signal (RAS, CAS, etc.) control according to signals from the access mode control section 220.
第２図のマスタ１とマスタ２について説明する。説明の
簡略のために以下のように仮定する。The master 1 and the master 2 in FIG. 2 will be described. For simplicity of explanation, the following assumptions are made.
・グラフィック・メモリのデータ幅は64ビットとする。-The data width of the graphic memory is 64 bits.
・マスタ1,マスタ２ともデータ幅は16ビットとし、グラ
フィック・メモリに対するアクセス方法は、それぞれ第
３図，第４図の方式であるとする。なお、○□▽△は４
種のプレーンを示し、その中の数字はピクセル番号を示
す。The data width of both master 1 and master 2 is 16 bits, and the method of accessing the graphic memory is assumed to be the method shown in FIGS. 3 and 4, respectively. In addition, ○ □ ▽ △ is 4
The seed planes are shown, and the numbers in them indicate pixel numbers.
いま、グラフィック・メモリのビット０〜63をマスタ1,
マスタ２に第５図のように割り付ける。Now, bit 0-63 of the graphic memory is the master 1,
It is assigned to the master 2 as shown in FIG.
第３図ないし第５図から判るように、グラフィック・メ
モリをアクセスする際に必要なことは、マスタ１では、 プレーン・セレクトとマスタ１のアドレスの生成 プレーン単位のデータ整列 マスタ２では、 マスタの下位２ビットによるワード指定 ４ピクセル・バウンダリによるデータ整列 である。アドレス変換は容易であるため説明は省略す
る。As can be seen from FIG. 3 to FIG. 5, what is required when accessing the graphic memory is that the master 1 generates plane select and the address of the master 1 is arranged. Word designation by lower 2 bits Data alignment by 4-pixel boundary. Since the address conversion is easy, the description is omitted.
データ変換は、２つのマルチプレクサが構成でき、どち
らのマルチプレクサを有効とするかはバス制御線BSAV1,
BSAV2で制御できる。回路構成の例を第８図に示す。同
図において、240ないし243はANDゲート、244はORゲー
ト、245はANDゲート、250ないし253はANDゲート、254は
ORゲート、255はANDゲート、260はORゲートをそれぞれ
示す。また、VRAMi（ｉ＝0,1,…,63）はグラフィック・
メモリのビット、PSELj（ｊ＝0,1,2,3）はマスタ１のプ
レーン・セレクト、WORDkSEL（ｋ＝0,1,2,3）はマスタ
２の下位２ビットより作ったワード・セレクタである。
なお、第６図と略ぼ同様な回路がDATA1ないしDATA15の
それぞれについて存在する。For data conversion, two multiplexers can be configured, and which multiplexer is enabled depends on the bus control line BSAV1,
It can be controlled by BSAV2. An example of the circuit configuration is shown in FIG. In the figure, 240 to 243 are AND gates, 244 is an OR gate, 245 is an AND gate, 250 to 253 are AND gates, and 254 is
An OR gate, 255 is an AND gate, and 260 is an OR gate. Also, VRAMi (i = 0,1, ..., 63) is a graphic
Memory bits, PSELj (j = 0,1,2,3) is the plane select of master 1 and WORDkSEL (k = 0,1,2,3) is the word selector made from the lower 2 bits of master 2. is there.
It should be noted that circuits substantially similar to those in FIG. 6 exist for each of DATA1 to DATA15.
以上の説明から明らかなように、本発明のバス制御方式
は、 各マスタはダイレクトにバスに接続でき、バス変換
回路が不要になり、マスタ側の回路量を削減することが
出来る。As is clear from the above description, in the bus control system of the present invention, each master can be directly connected to the bus, a bus conversion circuit is not required, and the circuit amount on the master side can be reduced.
各マスタがアクセス能力を最大限に発揮できる。例
えば、ピクセル間の論理演算を行い、２値データに変換
して32ビットデータとして一括してアクセス出来る。Each master can maximize its access capability. For example, a logical operation between pixels is performed, converted into binary data, and can be collectively accessed as 32-bit data.
と言う顕著な効果を奏することができる。このような効
果は従来方式では期待することが出来ない。It is possible to achieve a remarkable effect. Such an effect cannot be expected with the conventional method.
第１図は本発明の原理説明図、第２図は本発明の１実施
例のブロック図、第３図および第４図はマスタ１のアド
レッシングとマスタ２のアドレシッシングの例を示す
図、第５図はグラフィック・メモリのビット０〜63のマ
スタ1,2への割付けを示す図、第６図はデータ変換回路
の構成例を示す図、第７図は従来のバス制御方式を示す
図、第８図はアクセス方法の例を示す図である。 110ないし130……マスタ、200……バス制御部、210……
優先制御部、220……アクセス・モード制御部、221ない
し223……アクセス・モード・テーブル、230……バス制
御部、231……アドレス制御部、232……データ制御部、
233……タイミング制御部、300……グラフィック・メモ
リ。FIG. 1 is a diagram for explaining the principle of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, and FIGS. 3 and 4 are diagrams showing examples of master 1 addressing and master 2 addressing, FIG. 5 is a diagram showing the allocation of bits 0 to 63 of the graphic memory to the masters 1 and 2, FIG. 6 is a diagram showing a configuration example of the data conversion circuit, and FIG. 7 is a diagram showing a conventional bus control system. , FIG. 8 is a diagram showing an example of an access method. 110 to 130 …… Master, 200 …… Bus control unit, 210 ……
Priority control unit, 220 ... Access mode control unit, 221-223 ... Access mode table, 230 ... Bus control unit, 231 ... Address control unit, 232 ... Data control unit,
233 …… Timing controller, 300 …… Graphic memory.
Claims (1)
・モード制御部（220）と、グラフィック・メモリ（30
0）に対するアクセス制御を行うメモリ・アクセス制御
部（230）とを有し、 各マスタ（110,120,130）は、バスを使用したい時に
は、バス使用要求（BSRQ）を優先制御部（210）に送る
ように構成され、 優先制御部（210）は、マスタからのバス使用要求を受
け取った時には、優先順位に従って１個の要求元マスタ
に対してバス使用許可（BSAV）を与えると共に、当該バ
ス使用要求（BSAV）をアクセス・モード制御部（220）
に送るように構成され、 アクセス・モード制御部（220）は、アクセス・モード
情報を格納するアクセス・モード・テーブルを各マスタ
対応に持ち、バス使用許可（BSAV）を受け取った時には
当該バス使用許可（BSAV）で特定されるアクセス・モー
ド・テーブルの内容を読み出して、メモリ・アクセス制
御部（230）に送るように構成され、 メモリ・アクセス制御部（230）は、アクセス・モード
情報を受け取った時には当該アクセス・モード情報に従
って、アドレス変換，データ・バスのイネーブル制御，
タイミング信号の制御などを行うように構成されている ことを特徴とするバス制御方式。1. A bus control method comprising a plurality of masters (110, 120, 130), a bus control unit (200) and a graphic memory (300), wherein the bus control unit (300) is a priority control unit ( 210), the access mode control unit (220), and the graphic memory (30
0) has a memory access control unit (230) for controlling access, and each master (110, 120, 130) sends a bus use request (BSRQ) to the priority control unit (210) when it wants to use the bus. When the priority control unit (210) receives a bus use request from the master, the priority control unit (210) gives a bus use permission (BSAV) to one request source master in accordance with the priority order, and the bus use request (BSAV). ) Access mode control unit (220)
The access mode control unit (220) has an access mode table for storing access mode information for each master, and when the bus use permission (BSAV) is received, the bus use permission is sent. (BSAV) is configured to read out the contents of the access mode table specified by (BSAV) and send the contents to the memory access control unit (230), and the memory access control unit (230) receives the access mode information. Sometimes address conversion, data bus enable control, according to the access mode information,
A bus control method characterized by being configured to control timing signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011161A JPH0738181B2 (en) | 1989-01-20 | 1989-01-20 | Bus control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011161A JPH0738181B2 (en) | 1989-01-20 | 1989-01-20 | Bus control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250136A JPH02250136A (en) | 1990-10-05 |
| JPH0738181B2 true JPH0738181B2 (en) | 1995-04-26 |
Family
ID=11770314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011161A Expired - Fee Related JPH0738181B2 (en) | 1989-01-20 | 1989-01-20 | Bus control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738181B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163662A (en) * | 1983-03-09 | 1984-09-14 | Hitachi Ltd | Access system of memory |
| JPS62271184A (en) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | Access system for picture memory |
| JPS6352246A (en) * | 1986-08-21 | 1988-03-05 | Ascii Corp | Memory device |
-
1989
- 1989-01-20 JP JP1011161A patent/JPH0738181B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02250136A (en) | 1990-10-05 |
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