JPH02188856A - Memory access circuit - Google Patents
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- JPH02188856A JPH02188856A JP934989A JP934989A JPH02188856A JP H02188856 A JPH02188856 A JP H02188856A JP 934989 A JP934989 A JP 934989A JP 934989 A JP934989 A JP 934989A JP H02188856 A JPH02188856 A JP H02188856A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリアクセス回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to memory access circuits.
CPUが直接制御せず、他の回路へメモリのデータを転
送する場合、メモリの他の回路間で独立してデータバス
を獲得して転送するDMA転送は、メモリのデータを高
速に他の回路へ転送するためと、転送時間中にCPUが
他の処理を行なうことが要求されるために、メモリと他
の回路間に専用のメモリアクセス回路が構成される。When transferring memory data to other circuits without direct control by the CPU, DMA transfer, which independently acquires a data bus between other memory circuits and transfers them, transfers memory data to other circuits at high speed. A dedicated memory access circuit is constructed between the memory and other circuits in order to transfer the data to the memory and because the CPU is required to perform other processing during the transfer time.
従来のメモリアクセス回路の構成の一例を第5図を参照
して説明する。An example of the configuration of a conventional memory access circuit will be described with reference to FIG.
従来のメモリアクセス回路は、プログラムの解析・実行
などを行なうCPUIと、CPU1がメモリ7をアクセ
スするためアドレス設定を行なうためのアドレスレジス
タ2と、DMA転送するためメモリのアドレス設定する
ためのDMAアドレスレジスタ3と、CPU1とメモリ
7との間のデータの伝送および制御するためのトランシ
ーバ4と、メモリ7の読み出したエリアをクリア等する
ため書き込みデータを一時保持するためのラッチ5と、
DMA転送によるメモリデータを一時蓄積するためのキ
ャッシュメモリ6と、データの蓄積・編集を行なうメモ
リ7と、メモリ7のデータを読み出すために制御するリ
ードイネーブル信号8と、メモリにデータを書き込むた
めに制御するライトイネーブル信号9と、メモリ7のデ
ータを記憶保持が必要となるため一定周期でメモリ7に
入力されるルフレッシュ信号10と、メモリ7のデータ
を必要とする外部ハードウェア11と、メモリ7ヘアド
レスを転送するためのアドレスバス12と、メモリ7の
データを伝送するデータバス13とから構成されている
。A conventional memory access circuit includes a CPU for analyzing and executing programs, an address register 2 for setting an address for the CPU 1 to access the memory 7, and a DMA address for setting a memory address for DMA transfer. A register 3, a transceiver 4 for transmitting and controlling data between the CPU 1 and the memory 7, a latch 5 for temporarily holding write data for clearing the read area of the memory 7, etc.
A cache memory 6 for temporarily storing memory data by DMA transfer, a memory 7 for storing and editing data, a read enable signal 8 for controlling to read data from the memory 7, and a read enable signal 8 for writing data to the memory. A write enable signal 9 to control, a refresh signal 10 that is input to the memory 7 at regular intervals because the data in the memory 7 needs to be stored, an external hardware 11 that requires the data in the memory 7, and a memory. It is composed of an address bus 12 for transferring addresses to the memory 7, and a data bus 13 for transmitting data in the memory 7.
CPU1がメモリ7を読み出し・書き込みする場合は、
CPUIがアドレスレジスタ2にアドレスをセットし、
アドレス12を介してメモリ7ヘアドレスを設定する。When CPU 1 reads/writes memory 7,
The CPUI sets the address in address register 2,
An address is set to the memory 7 via the address 12.
書き込みの場合は、CPU1からトランシーバ4を介し
、データバス13を介してメモリ7ヘデータを送り、ラ
イトイネーブル信号9を有効にして、メモリ7ヘデータ
を書き込む。読み出しの場合は、リードイネーブル信号
8を有効にして、データバス13を介し、さらにトラン
シーバ4を介してCPU 1ヘデータを取り込む。In the case of writing, data is sent from the CPU 1 to the memory 7 via the transceiver 4 and the data bus 13, and the write enable signal 9 is enabled to write the data to the memory 7. In the case of reading, the read enable signal 8 is enabled and data is taken in to the CPU 1 via the data bus 13 and further via the transceiver 4.
外部ハードウェア11ヘメモリ7のデータをDMA転送
する場合は、CPUIからDMAアドレスレジスタ3に
アドレスをセットし、アドレスバス12を介してメモリ
7ヘアドレスを設定する;リードイネーブル信号8を有
効にしてデータをデータバス13を介してキャツシュメ
モリ6ヘー時蓄積し、外部ハードウェア11ヘデータを
送る。To transfer the data in the memory 7 to the external hardware 11 by DMA, set the address in the DMA address register 3 from the CPUI and set the address to the memory 7 via the address bus 12; enable the read enable signal 8 and transfer the data. is stored in the cash memory 6 via the data bus 13, and the data is sent to the external hardware 11.
読み出したエリアを例えば「0」でクリアする場合は、
あらかじめ転送前にCPU1からラッチ5へ「0」をセ
ットしておき、メモリ′7を読み出した後、ラッチ5か
らデータバス13を介してメモリ7ヘデータを送り、ラ
イトイネーブル信号9を有効にして、指定するエリアを
「0」ライトする。For example, if you want to clear the read area with "0",
Before transfer, the CPU 1 sets "0" to the latch 5, and after reading the memory '7, data is sent from the latch 5 to the memory 7 via the data bus 13, and the write enable signal 9 is enabled. Write “0” to the specified area.
従来のメモリアクセス回路は、データバス13をCPU
Iとメモリ7の間、外部ハードウェア11とメモリ7間
を共有しており、外部ハードウェア11がデータを要求
時、要求信号(DMA要求)を発し、一定時間経過する
と、応答信号とともにデータを外部ハードウェアに渡す
が、第6図に示すように、要求信号のサイクル周期が短
いと、CPUIのメモリ7に対するアクセス時間や、メ
モリ7に対するリフレッシュ時間との競合で、外部ハー
ドウェアに正常なりMA転送ができなくなってしまう。A conventional memory access circuit connects the data bus 13 to the CPU.
The external hardware 11 and the memory 7 share the space between I and the memory 7, and when the external hardware 11 requests data, it issues a request signal (DMA request), and after a certain period of time, it sends the data along with a response signal. However, as shown in Figure 6, if the cycle period of the request signal is short, the external hardware may not be able to function properly due to conflicts with the access time for the CPUI memory 7 and the refresh time for the memory 7. Transfer will no longer be possible.
したがって、本発明の目的は、メモリに対する競合にお
いて、外部ハードウェアのデータ要求サイクル周期が短
くても正常なりMA転送が行なわれるメモリアクセス回
路を提供することである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a memory access circuit in which MA transfer is performed normally even if the data request cycle period of external hardware is short in contention for memory.
本発明によれば、rCPUが一度に処理可能な情報量の
整数倍をアクセスするためのアドレスセレクタと、前記
CPUが一度に処理可能な整数倍の情報量を伝送および
方向制御するトランシーバと、ライトイネーブル信号発
生回路と、リードモデフアイライト用レジスタと、外部
ハードウェアへデータを渡すためのラッチとを有するこ
とを特徴とするメモリアクセス回路」が得られる。According to the present invention, an address selector for accessing an integral multiple of the amount of information that can be processed at one time by an rCPU, a transceiver that transmits and controls the direction of the information that is an integral multiple of the amount of information that the CPU can process at one time, and A "memory access circuit" characterized in that it has an enable signal generation circuit, a read/modify/write register, and a latch for passing data to external hardware is obtained.
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。Next, the present invention will be described in more detail with reference to the drawings showing one embodiment of the present invention.
第1図を参照すると、本発明の一実施例において、CP
UI、アドレスレジスタ2、DMAアドレスレジスタ3
および外部ハードウェア11は、第5図に示した従来例
の場合と同じである。Referring to FIG. 1, in one embodiment of the present invention, CP
UI, address register 2, DMA address register 3
The external hardware 11 is the same as in the conventional example shown in FIG.
さらに、本実施例は、CPUIが一度に処理可能な情報
量の二倍の情報量を伝送および方向制御するためのトラ
ンシーバ4′と、第5図に示した従来例におけるラッチ
5の二倍のデータ量を一時保持できメモリ7の読み出し
たエリアをクリア等するため書き込みデータを一時保持
するラッチ5′と、DMA転送によるメモリデータを一
時保持するためのラッチ6′と、メモリ7の偶数アドレ
スにデータを書き込むためメモリ7に対して書き込み制
御する偶数アドレスライドイネーブル信号9′と、メモ
リ7の奇数アドレスにデータを書き込むためメモリ7に
対して書き込み制御する奇数アドレスライドイネーブル
信号9″と、メモリ7の偶数アドレスのデータを伝送す
る偶数アドレスバス13′と、メモリ7の奇数アドレス
のデータを伝送する奇数アドレスバス13″と、メモリ
7に対するアドレス設定がアドレスレジスタ2によって
行なわれるか、DMAアドレスレジスタ3によって行な
われるかを選択するアドレスセレクタ14と、偶数アド
レスウネーブル信号9′と奇数アドレスイネーブル信号
9″を発生させるライトイネーブル信号発生回路15と
を有する。Furthermore, this embodiment includes a transceiver 4' for transmitting and controlling the direction of twice the amount of information that the CPU can process at once, and a transceiver 4' that is twice as large as the latch 5 in the conventional example shown in FIG. A latch 5' that can temporarily hold write data to clear the read area of the memory 7, a latch 6' that temporarily holds the memory data by DMA transfer, An even address write enable signal 9' that controls writing to the memory 7 to write data; an odd address write enable signal 9'' that controls writing to the memory 7 to write data to odd addresses in the memory 7; An even address bus 13' that transmits data at even addresses in the memory 7, an odd address bus 13'' that transmits data at odd addresses in the memory 7, and address settings for the memory 7 are performed by the address register 2 or by the DMA address register 3. A write enable signal generation circuit 15 is provided for generating an even address enable signal 9' and an odd address enable signal 9''.
第2図はアドレスセレクタ14の詳細ブロック図である
。第2図の例は、アドレスがnビットある場合で、入力
のA、Bどちらがの情報がYに出力される。この例では
、アドレスレジスタ2のアドレス情報はBに入力された
ものがYに出力され、DMAアドレスレジスタ3のアド
レス情報はAに入力されたものがYに出力され、メモリ
に対するアドレスとなる。すなわち、DMAアドレスレ
ジスタ3のアドレス情報は最下位アドレスビットが無視
されるので、CPUIが一度に処理できる情報量の二倍
をアクセスすることができる。それは、通常メモリ7の
0番地および1番地が0番地として見え、2番地および
3番地が1番地として見え、(n−1)番地およびn番
地が(n−1)/22番地して見えるためである。チッ
プイネーブル信号16は、メモリ7にアクセスするとき
のみアドレスを出力するためにアドレスセレクタ14の
内容を有効にする信号であり、A/Bセレクト信号はA
入力、B入力のどちらかをY出力にするかを選択する信
号であり、最下位アドレスビット18はアドレスレジス
タ2とDMAアドレスレジスタ3から出力されるアドレ
スの最下位ビットで、CPUIがメモリ7にデータを書
き込むとき、偶数、奇数番地どちらに書き込むかという
条件になる。FIG. 2 is a detailed block diagram of the address selector 14. In the example shown in FIG. 2, the address has n bits, and information about which input is A or B is output to Y. In this example, the address information of the address register 2 that is input to B is output to Y, and the address information of the DMA address register 3 that is input to A is output to Y, which becomes an address for the memory. That is, since the lowest address bit of the address information in the DMA address register 3 is ignored, it is possible to access twice the amount of information that can be processed at one time by the CPUI. This is because addresses 0 and 1 of memory 7 are normally seen as address 0, addresses 2 and 3 are seen as address 1, and addresses (n-1) and n are seen as (n-1)/22. It is. The chip enable signal 16 is a signal that enables the contents of the address selector 14 in order to output an address only when accessing the memory 7, and the A/B select signal is a signal that enables the contents of the address selector 14 to output an address only when accessing the memory 7.
This is a signal that selects whether to make either the input or B input the Y output.The lowest address bit 18 is the lowest bit of the address output from the address register 2 and DMA address register 3, and the CPU When writing data, the condition is whether to write to an even address or an odd address.
第3図はライトイネーブル信号発生回路の回路図である
。FIG. 3 is a circuit diagram of a write enable signal generation circuit.
ライトイネーブルリと最下位アドレスビット18の論理
和により、メモリ7に対する書き込み時、偶数、奇数ア
ドレスどちらかの書き込みが可能であり、DMA転送時
、モディファイライトをするときには、ライトイネーブ
ル9とDMAアクセス信号19により偶数、奇数アドレ
ス両方にデータが書き込める。DMAアクセス信号19
は、DMA転送転送上メモリフしてアクセス中であるこ
とを示す信号である。By ORing the write enable and the lowest address bit 18, when writing to the memory 7, it is possible to write to either an even number or an odd number address, and when performing a modify write during DMA transfer, the write enable 9 and the DMA access signal 19 allows data to be written to both even and odd addresses. DMA access signal 19
is a signal indicating that memory is being accessed during DMA transfer.
第4図はトランシーバ4″のブロック図である。データ
バス方向制御信号2oは、CPUIがメモリ7へのデー
タ書き込み時、A−4−Bへデータが伝送されるように
方向の制御し、読み出し時はB→Aへ方向を制御する。FIG. 4 is a block diagram of the transceiver 4''.The data bus direction control signal 2o controls the direction so that when the CPUI writes data to the memory 7, the data is transmitted to A-4-B, and when reading At time, the direction is controlled from B to A.
偶数番地書き込み/読み出し信号21はメモリ7の偶数
アドレスがアクセフされる場合、有効となり、奇数番地
書き込み/読み出し信号22は、メモリ7の奇数アドレ
スがアクセスされる場合、有効となり、偶数アドレスセ
レタバス13′が奇数アドレスバス13“のどちらかの
データが書き込み/読み出しのデータとして使用される
。書き込みし号22はメモリ7の偶数アドレス、奇数ア
ドレス両方に同時にデータを書き込みを行なう場合、ト
ランシーバ4′から出力されるデータが有効となるよう
制御するための信号である。The even address write/read signal 21 becomes valid when an even address of the memory 7 is accessed, and the odd address write/read signal 22 becomes valid when an odd address of the memory 7 is accessed, and the even address selector bus Data from either of the odd address buses 13'' is used as write/read data.The write bus 22 is used to write data to both the even address and the odd address of the memory 7 at the same time. This is a signal for controlling so that the data output from is valid.
次に、動作について説明する。Next, the operation will be explained.
CPU1がメモリ7のデータを読み出し/書き込みする
場合は、アドレスレジスタ2にアドレスをセットし、ア
ドレスセレクタ14にアドレス情報を渡す。When the CPU 1 reads/writes data in the memory 7, it sets an address in the address register 2 and passes the address information to the address selector 14.
アドレス情報が有効な期間に、アドレスレジスタ14に
対し、チップイネーブル信号16を与え、A/Bセレク
ト信号17でアドレスセレクタ14の入力IA〜4A側
の情報を選択するようにし、アドレスバス12上に出力
IY〜4Yを出力する。While the address information is valid, the chip enable signal 16 is applied to the address register 14 so that the A/B select signal 17 selects the information on the inputs IA to 4A of the address selector 14, and the information is sent on the address bus 12. Outputs IY to 4Y.
書き込みの場合は、例えば0番地、2番地、4番地・・
・2n番地というように偶数番地の場合は、第4図に示
すデータバス方向制御信号20をトランシーバ4′がA
−Hの方向に出力するよう制御し、偶数番地書き込み/
読み出し信号21をイネーブルにし、偶数アドレスデー
タバス13′にデータを出力する。さらに、第3図に示
すように、偶数アドレスであれば、最下位アドレスピッ
ト18が「0」であるので、ライトイネーブル9と論理
和を取り、DMAアクセス19を「1」(=無効)にし
ておき、ライトイネーブル9をメモリ7の書き込みタイ
ミングに合わせ出力すると偶数アドレスライドイネーブ
ル9′がイネーブルになり、偶数番地に必要なデータが
書ける。For writing, for example, address 0, address 2, address 4, etc.
・In the case of an even address such as address 2n, the transceiver 4' transmits the data bus direction control signal 20 shown in FIG.
-H direction, even address write/
The read signal 21 is enabled and data is output to the even address data bus 13'. Furthermore, as shown in FIG. 3, if the address is an even number, the lowest address pit 18 is "0", so it is logically ORed with the write enable 9 and the DMA access 19 is set to "1" (=invalid). Then, when the write enable 9 is outputted in accordance with the write timing of the memory 7, the even address write enable 9' is enabled, and necessary data can be written to the even address.
奇数番地、すなわち、1番地、3番地、・・・(2’−
1)番地の場合は、上記の偶数番地書き込み/読み出し
信号21を奇数番地番き込み/読み出し信号22に加え
、同様に奇数アドレスデータバス13″にデータを出力
し、最下位アドレスビット18が「1」であるので、奇
数アドレスイネーブル9″を出力するので、奇数番地に
データを書き込むことができる。読み出しの偶数番地の
場合は、メモリ7に対し、リードイネーブル信号8を与
え、偶数アドレスデータバス13°および奇数アドレス
データバス13″に有効なデータが出現している期間に
データベース制御信号20をBからAの方向へデータが
流れるように制御し、偶数番地/読み出し信号21を有
効にし、CPU1がデータを引き取る。Odd addresses, i.e. 1st, 3rd, etc. (2'-
1) In the case of an address, add the above-mentioned even address write/read signal 21 to the odd address write/read signal 22, and similarly output data to the odd address data bus 13'', so that the lowest address bit 18 is "1'', it outputs an odd address enable signal 9'', so data can be written to an odd address. In the case of an even address for reading, a read enable signal 8 is given to the memory 7, and an even address data bus is output. 13° and while valid data appears on the odd address data bus 13'', the database control signal 20 is controlled so that data flows from B to A, the even address/read signal 21 is enabled, and the CPU 1 takes the data.
奇数番地の場合は、上記の偶数番地書き込み/読み出し
信号21を奇数番地書き込み/読み出し信号22に代え
、奇数番地データを引き取る。In the case of an odd address, the even address write/read signal 21 is replaced with the odd address write/read signal 22, and the odd address data is received.
次に、CPU1が直接メモリ7をアクセスせずに、メモ
リ7から外部ハードウェアへ直接データ転送する場合、
すなわちDMA転送する場合の例を示す。CPU1は、
第1図に示すDMAアドレスレジスタ3ヘアドレスをセ
ットし、アドレスセレクタ14にアドレス情報を渡す。Next, when the CPU 1 directly transfers data from the memory 7 to external hardware without directly accessing the memory 7,
That is, an example of DMA transfer will be shown. CPU1 is
An address is set in the DMA address register 3 shown in FIG. 1, and address information is passed to the address selector 14.
アドレス情報が有効な期間にアドレスセレクタ14に対
し、チップイネーブ・小信号16を有効にし、A/Bセ
レクト信号17でアドレスセレクタ14の入力B側の情
報を選択するようにし、アドレスバス15上に出力Yを
出力する。While the address information is valid, the chip enable/small signal 16 is enabled for the address selector 14 so that the A/B select signal 17 selects the information on the input B side of the address selector 14, and the information on the address bus 15 is Outputs output Y.
メモリ7の内容を読み出しのみにする場合は、リードイ
ネーブル信号8を有効にし、読み出したデータをラッチ
6′へ一時保存し、外部ハードウェア11ヘデータを渡
す。When the contents of the memory 7 are to be read only, the read enable signal 8 is enabled, the read data is temporarily stored in the latch 6', and the data is passed to the external hardware 11.
また、メモリ7の内容を読み出した後、その読み出した
エリアに別の内容を書き込む場合は、あらかじめ初期設
定としてCPUIからレジスタ5′に対し、その内容を
書き込んでおく(モディファイライト)。上述したよう
にアドレスを設定し、リードイネーブル信号8を有効に
し、読み出したデータをラッチ6′へ一時保存し、外部
ハードウェア11へ渡す。そして、DMAアクセス信号
19を有効にし、メモリ7の書き込みタイミング時ライ
トイネーブル9を有効にし、偶数アドレスライドイネー
ブル信号9′、奇数アドレスライトイネーブル信号9″
を有効にして、レジスタ5′の内容をメモリ7に書き込
む。Further, after reading the contents of the memory 7, when writing other contents into the read area, write the contents to the register 5' from the CPU as an initial setting in advance (modify write). The address is set as described above, the read enable signal 8 is enabled, the read data is temporarily stored in the latch 6', and is passed to the external hardware 11. Then, enable the DMA access signal 19, enable the write enable 9 at the write timing of the memory 7, and enable the even address write enable signal 9' and the odd address write enable signal 9''.
is enabled and the contents of register 5' are written to memory 7.
以上説明したように、CPUが一度に処理可能な情報量
の整数倍のデータをアクセス可能なメモリアクセス回路
は、大量のデータ転送が可能となり、したがってメモリ
アクセス時間の短縮ができ、外部ハードウェアのデータ
要求のサイクル周期が高速でも対応することができる。As explained above, a memory access circuit that can access data that is an integral multiple of the amount of information that the CPU can process at one time is capable of transferring large amounts of data, thus reducing memory access time and reducing the need for external hardware. Even if the cycle period of data requests is high, it can be handled.
以上説明したように、本発明によれば、CPUのメモリ
に対するアクセス時間や、メモリに対するリフレッシュ
時間との競合で、外部ハードウェアのデータ要求のサイ
クル周期が短くても、正常なりMA転送を行なうことが
できる。As explained above, according to the present invention, even if the cycle period of external hardware data requests is short due to conflicts with the CPU's memory access time and memory refresh time, MA transfer can be performed normally. Can be done.
第1図は本発明の一実施例によるメモリアクセス回路の
概略のブロック図、第2図は本実施例におけるアドレス
セレクタの詳細ブロック図、第3図は本実施例における
ライトイネーブル発生回路を示す図、第4図は本実施例
におけるトランシーバの詳細ブロック図、第5図は従来
のメモリアクセス回路の概略ブロック図、第6図は従来
例におけるタイムチャートである。
1・・・CPU、2・・・アドレスレジスタ、3・・・
DMAアドレスレジスタ、4.4′・・・トランシーバ
、5.5′・・・ラッチ、6・・・キャッシュメモリ、
6′・・・ラッチ、7・・・メモリ、8・・・リードイ
ネーブル信号、9・・・ライトイネーブル信号、9′・
・・偶数アドレスライトイネーブル信号、11・・・外
部ハードウェア、12・・・アドレスバス、13・・・
データバス、13′・・・偶数アドレスデータバス、1
3″・・・奇数アドレスデータバス、14・・・アドレ
スセレクタ、15・・・ライトイネーブル信号発生回路
、16・・・チップイネーブル信号、17・・・A/B
セレクト信号、18・・・最下位アドレスビット、19
・・・DMAアクセス信号、20・・・データバス方向
制御信号、21・・・偶数番地書き込み/読み出し信号
、22・・・奇数番号書き込み/読み出し信号、23・
・・書き込み信号。
代理人 弁理士 内 原 晋FIG. 1 is a schematic block diagram of a memory access circuit according to an embodiment of the present invention, FIG. 2 is a detailed block diagram of an address selector in this embodiment, and FIG. 3 is a diagram showing a write enable generation circuit in this embodiment. , FIG. 4 is a detailed block diagram of the transceiver in this embodiment, FIG. 5 is a schematic block diagram of a conventional memory access circuit, and FIG. 6 is a time chart in the conventional example. 1...CPU, 2...Address register, 3...
DMA address register, 4.4'...Transceiver, 5.5'...Latch, 6...Cache memory,
6'...Latch, 7...Memory, 8...Read enable signal, 9...Write enable signal, 9'...
...Even address write enable signal, 11...External hardware, 12...Address bus, 13...
Data bus, 13'...even address data bus, 1
3''...odd address data bus, 14...address selector, 15...write enable signal generation circuit, 16...chip enable signal, 17...A/B
Select signal, 18...Lowest address bit, 19
...DMA access signal, 20... Data bus direction control signal, 21... Even address write/read signal, 22... Odd number write/read signal, 23.
...Write signal. Agent Patent Attorney Susumu Uchihara
Claims (1)
るためのアドレスセレクタと、前記CPUが一度に処理
可能な整数倍の情報量を伝送および方向制御するトラン
シーバと、ライトイネーブル信号発生回路と、リードモ
デフアイライト用レジスタと、外部ハードウェアへデー
タを渡すためのラッチとを有することを特徴とするメモ
リアクセス回路。an address selector for accessing an integral multiple of the amount of information that the CPU can process at one time, a transceiver for transmitting and controlling the direction of the integral multiple of the amount of information that the CPU can process at one time, and a write enable signal generation circuit; A memory access circuit characterized by having a read-modifier-eye-write register and a latch for passing data to external hardware.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP934989A JPH02188856A (en) | 1989-01-17 | 1989-01-17 | Memory access circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP934989A JPH02188856A (en) | 1989-01-17 | 1989-01-17 | Memory access circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02188856A true JPH02188856A (en) | 1990-07-24 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP934989A Pending JPH02188856A (en) | 1989-01-17 | 1989-01-17 | Memory access circuit |
Country Status (1)
Country | Link |
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JP (1) | JPH02188856A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
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1989
- 1989-01-17 JP JP934989A patent/JPH02188856A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
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