JPH02250136A - Bus control system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要］
グラフインク・メモリと、該グラフインク・メモリをア
クセスする複数のマスタを有するバスシステムにおいて
、
グラフィック・メモリのピクセル・モード、ピクセル間
論理演算、データ長、アドレス対応等の認識の複雑さを
解決するため、
グラフィック・メモリとマスタの間にバス制御部を設け
、
これにより、マスタ側はバスを意識せずにグラフィック
・メモリをアクセスできるようにしたバス制御方式であ
る。[Detailed Description of the Invention] [Summary] In a bus system having a GraphInk memory and a plurality of masters that access the GraphInk memory, pixel modes, inter-pixel logic operations, data length, and addresses of the graphics memory are provided. In order to solve the complexity of recognition such as correspondence, a bus control unit is provided between the graphic memory and the master, and this bus control method allows the master side to access the graphic memory without being aware of the bus. It is.
〔産業上の利用分野］
本発明は、複数のマスタが１個のグラフィ・ンク・メモ
リをアクセスするようなシステムにおけるバス制御方式
に関するものである。[Industrial Application Field] The present invention relates to a bus control method in a system in which a plurality of masters access one graphics memory.
コンピュータ・システムにおいては、同一のメモリに対
して複数のマスタがアクセス出来なければならない。複
数のマスタとは、メインＣＰＵ。In a computer system, multiple masters must be able to access the same memory. The multiple masters are the main CPUs.
グラフィック用プロセッサ、その他のＤＭＡマスタなど
である。通常、これらのマスタのメモリへのアクセス方
法やデータ長などは、まちまちである。These include graphics processors and other DMA masters. Normally, the memory access methods and data lengths of these masters vary.
第７図は従来のバス制御方式を示す図である。 FIG. 7 is a diagram showing a conventional bus control method.
同図において、１１０ないし１２０ばマスタ、３００は
グラフィック・メモリ、４１０ないし４３０はノ＼ス変
換回路をそれぞれ示している。In the figure, 110 to 120 indicate a master, 300 a graphic memory, and 410 to 430 a node conversion circuit, respectively.
第７図に示すような従来のノ＼ス制御方式では、ピクセ
ル・モードやデータ長、アクセス方ｔｊ＝の異なる各マ
スタ１１０，１２０，１３０をシステム・ノ＼スに適合
させるために、各マスタ１１０，１２０．１３０とシス
テム・バスの間にバス変換回路４１０，４２０，４３０
が必要であった。なお、ピクセル・モードとは１個のピ
クセル（画素）を何ビン１〜で表現するかと言うことを
意味しており、データ長とはデータ幅を意味しており、
アクセス方法とはメモリをアクセスする場合の手順を意
味している。第８図はアクセス方法の例を示す図であり
、同図において、ＡＤＳはアドレス・ストローフ′、八
ＤＲはアドレス、ｒｌＡＴ八はデータ、ＲＥＡＤＹはレ
ディ応答、＊ｎＴｓｎはデータ送信、＊ＤＴＡＫはデー
タ受信応答をそれぞれ示している。第８図（ａ）は１社
の８０３８６と呼ばれるマイクロプロセッサのアクセス
方法を示し、第８図（ｂ）はＦ社の１６１７と呼ばれる
マイクロプロセッサのアクセス方法を示している。In the conventional noise control method as shown in FIG. Bus conversion circuits 410, 420, 430 between 110, 120, 130 and the system bus
was necessary. Note that pixel mode means how many bins one pixel is expressed in, and data length means data width.
The access method refers to the procedure for accessing memory. FIG. 8 is a diagram showing an example of an access method. In the same figure, ADS is an address stroke', 8DR is an address, rlAT8 is data, READY is a ready response, *nTsn is data transmission, and *DTAK is data. Each reception response is shown. FIG. 8(a) shows the access method of a microprocessor called 80386 made by one company, and FIG. 8(b) shows the access method of a microprocessor called 1617 made by company F.
第７図に示すような従来のバス制御方式は、各マスタ毎
にバス変換回路を有しているので、ハードウェア量が大
きくなると言う欠点を有しており、また、バス変換回路
の使用によりマスタのアクセス能力が低下すると言う欠
点を有している。The conventional bus control method shown in Fig. 7 has a bus conversion circuit for each master, which has the disadvantage of increasing the amount of hardware. This has the disadvantage that the access ability of the master is reduced.
本発明は、この点に鑑みて創作されたものであって、ハ
ードウェア量を減少できると共に、マスタのアクセス能
力を低下させないようになったバス制御方式を提供する
ことを目的としている。The present invention was created in view of this point, and it is an object of the present invention to provide a bus control method that can reduce the amount of hardware and does not reduce the access ability of the master.
〔問題点を解決するための手段］
第１図は本発明の原理図である。本発明のシステムは、
複数のマスタ１１０．〜１３０と、バス制御部２００と
、グラフィック・メモリ３００とを具備している。[Means for solving the problems] FIG. 1 is a diagram showing the principle of the present invention. The system of the present invention includes:
Multiple masters 110. 130, a bus control section 200, and a graphic memory 300.
バス制御部３００は、優先制御部２１０と、アクセス・
モード制御部２２０と、グラフィック・メモリ３００に
対するアクセス制御を行うメモリ・アクセス制御部２３
０とを有している。The bus control unit 300 has a priority control unit 210 and an access control unit 300.
A mode control unit 220 and a memory access control unit 23 that controls access to the graphic memory 300
0.
各マスタ１１０．１２０．１３０は、バスを使用したい
時には、バス使用要求ＢＳＲＱを優先制御部２１０に送
るように構成されている。Each master 110, 120, 130 is configured to send a bus use request BSRQ to the priority controller 210 when it wants to use the bus.
優先制御部２１０は、マスタからのバス使用要求を受け
取った時には、優先順位に従って１個の要求元マスタに
対してバス使用許可ＢＳＡＶを与えると共に、当該バス
使用要求ＢＳＡＶをアクセノ、・モート制御部２２０に
送るように構成されている。When the priority control unit 210 receives a bus use request from a master, it grants bus use permission BSAV to one requesting master according to the priority order, and also accesses the bus use request BSAV by accessing the bus use request BSAV. It is configured to send to.
アクセス・モード制御部２２０ば、アクセス・モード情
報を格納するアクセス・モード・テーブルを各マスタ対
応に持ち、バス使用許可ＢＳＡＶを受け取った時には当
該バス使用許可１１３ＡＶで特定されるアクセス・モー
ド・テーブルの内容を読み出して、メモリ・アクセス制
御部２３０に送るように構成されている。The access mode control unit 220 has an access mode table for each master that stores access mode information, and when it receives a bus usage permission BSAV, it updates the access mode table specified by the bus usage permission 113AV. It is configured to read the contents and send it to the memory access control unit 230.
メモリ・アクセス制御部２３０は、アクセス・モード情
報を受け取った時には当該アクセス・モード情報に従っ
て、アドレス変換、データ・バスのイネーブル制御、タ
イミング信号の制御などを行うように構成されている。The memory access control unit 230 is configured to perform address conversion, data bus enable control, timing signal control, etc. in accordance with the access mode information when it receives the access mode information.
バス制御部２００に取り込まれたバス・データがメモリ
・アクセス制御部２３０に入力されていることは言うま
でもない。Needless to say, the bus data taken into the bus control section 200 is input to the memory access control section 230.
第２図は本発明の１実施例のブロック図である。 FIG. 2 is a block diagram of one embodiment of the present invention.
同図において、１１０ないし１３０はマスタ、２００は
バス制御部、２１０は優先制御Ｍｎ部、２２０はアクセ
ス・モード制御部、２２１ないし２２３はアクセス・モ
ード・テーブル、２３０はバス制御部、２３１はアドレ
ス制御部、２３２はデータ制御部、２３３はタイミング
制御部、３００４；ｌグラフィック・メモリをそれぞれ
示している。In the figure, 110 to 130 are masters, 200 is a bus control unit, 210 is a priority control Mn unit, 220 is an access mode control unit, 221 to 223 are access mode tables, 230 is a bus control unit, and 231 is an address. 232 is a data control unit, 233 is a timing control unit, and 3004 is a graphic memory.
マスタ１１０，１２０，１３０は、それぞれバス制御部
２００を介してグラフィック・メモリ３００をアクセス
する。バス制御部２００ば、優先制御部２１０と、アク
セス・モード制御部２２０と、メモリ・アクセス制御部
２３０とからなる。更に、メモリ・アクセス制御部２３
０は、アドレス制御部２３１．データ制御部２３２及び
タイミング制御部２３３から成る。アクセス・モード制
御部２２０は、内部にアクセス・モード・テーブル２２
１ないし２２３を持っている。Masters 110, 120, and 130 each access graphic memory 300 via bus control unit 200. The bus control section 200 includes a priority control section 210, an access mode control section 220, and a memory access control section 230. Furthermore, the memory access control unit 23
0 is the address control unit 231. It consists of a data control section 232 and a timing control section 233. The access mode control unit 220 has an access mode table 22 inside.
It has 1 to 223.
マスタは、バス支配権が欲しい時に優勢制御部２１０に
対してＢＳＲＱ （バス使用要求）を出す。優先制御部
２１０は、アービトレーションを行った後、マスタに対
してＢＳＡＶ （バス使用許可）を送出する。The master issues a BSRQ (bus use request) to the superior control unit 210 when it wants to have bus control. After performing arbitration, the priority control unit 210 sends a BSAV (bus use permission) to the master.
ＢＳＡＶは、同時にアクセス・モード制御部２２０にも
入力される。BSAV is also input to the access mode control unit 220 at the same time.
アクセス・モード制御部２２０は、ＢＳＡＶを受け取る
と、対応するマスタのアクセス・モード・テーブルを参
照して、バス支配権を持っているマスタ用にアドレス、
データ長及びタイミングを生成するように、メモリ・ア
クセス制御部２３０に対して信号を出す。また、テーブ
ルのビン１〜にアクセス・モード（プレーン・モード又
はピクセル・モード）や論理演算のイネーブル／ディセ
ーブル等を対応させておけば、アクセス・モードをダイ
ナミックに切替えることが可能である。When the access mode control unit 220 receives the BSAV, it refers to the access mode table of the corresponding master and sets the address,
A signal is issued to the memory access controller 230 to generate the data length and timing. Furthermore, if bins 1 through 1 of the table are associated with access modes (plane mode or pixel mode), logical operation enable/disable, etc., it is possible to dynamically switch the access modes.
メモリ・アクセス制御部２３０は、アクセス・モト制御
部２２０からの信号によって、アドレス変換やデータ・
バスのイネーブル制御、タイミング信号（ＲＡＳ、ＣＡ
Ｓ等）の制御を行う。The memory access control unit 230 performs address conversion and data data processing in response to signals from the access control unit 220.
Bus enable control, timing signals (RAS, CA)
S, etc.).
第２図のマスタ１とマスタ２について説明する。Master 1 and master 2 in FIG. 2 will be explained.
説明の簡略のために以下のように仮定する。To simplify the explanation, the following assumptions are made.
・グラフィック・メモリのデータ幅は６４ビツトとする
。- The data width of the graphic memory is 64 bits.
・マスタ１．マスタ２ともデータ幅は１６ビツトとし、
グラフィック・メモリに対するアクセス方法は、それぞ
れ第３図、第４図の方式であるとする。なお、Ｏ口Δは
４種のプレーンを示し、その中の数字はピクセル番号を
示す。・Master 1. The data width for both master 2 is 16 bits,
It is assumed that the methods of accessing the graphic memory are the methods shown in FIGS. 3 and 4, respectively. Note that O-mouth Δ indicates four types of planes, and the numbers therein indicate pixel numbers.
いま、グラフィック・メモリのビット０〜６３をマスタ
１．マスタ２に第５図のように割り付ける。Now bits 0-63 of the graphics memory are set to master 1. Allocate to master 2 as shown in Figure 5.
第３図ないし第５図から判るように、グラフィック・メ
モリをアクセスする際に必要なことは、マスタ１では、
■ プレーン・セレクトとマスタ１のアドレスの生成
■ プレーン単位のデータ整列
マスタ２では、
■ マスタの下位２ビツトによるワード指定■ ４ピク
セル・バウンダリによるデータ整列である。アドレス変
換は容易であるため説明は省略する。As can be seen from Figures 3 to 5, master 1 needs to: ■ Plane selection and address generation for master 1 ■ Data alignment in units of planes Master 2 must: ■ Word specification using the lower 2 bits of the master ■ Data alignment using a 4-pixel boundary. Since address conversion is easy, its explanation will be omitted.
データ変換は、２つのマルチプレクサが構成でき、どち
らのマルチプレクサを有効とするかはバス制御線ＢＳＡ
ＶＩ 、 ＢＳＡＶ２で制御できる。回路構成の例を第
８図に示す。同図において、２４０ないし２４３はＡＮ
Ｄゲート、２４４はＯＲゲート、２４５はＡＮＤゲート
、２５０ないし２５３はＡＮＤゲート、２５４はＯＲゲ
ート、２５５はＡＮＤゲート、２６０はＯＲゲートをそ
れぞれ示す。また、ＶＲＡ旧 （ｉ＝ｏ。Two multiplexers can be configured for data conversion, and which multiplexer is enabled is determined by the bus control line BSA.
It can be controlled with VI and BSAV2. An example of the circuit configuration is shown in FIG. In the same figure, 240 to 243 are AN
244 is an OR gate, 245 is an AND gate, 250 to 253 are AND gates, 254 is an OR gate, 255 is an AND gate, and 260 is an OR gate. Also, VRA old (i=o.
■、・・・、６３）はグラフィック・メモリのビット、
ＰＳＥＬｊ （ｊ ＝ ０ 、 １ 、 ２ 、 ３
）はマスタ１のプレーン・セレクト、ＷＯＲＤｋＳＥ
Ｌ（ｋ＝０． １． ２３）はマスタ２の下位２ビツト
より作ったワード・セレクタである。なお、第６図と略
ぼ同様な回路がＤＡＴＡＩないしＤＡＴＡＩ５のそれぞ
れについて存在する。■, ..., 63) are bits of graphics memory,
PSELj (j = 0, 1, 2, 3
) is master 1 plane select, WORDkSE
L (k=0.1.23) is a word selector made from the lower 2 bits of master 2. Note that circuits substantially similar to those in FIG. 6 exist for each of DATAI to DATAI5.
〔発明の効果］
以上の説明から明らかなように、本発明のバス制御方式
は、
■ 各マスタはダイレクトにバスに接続でき、バス変換
回路が不要になり、マスタ側の回路量を削減することが
出来る。[Effects of the Invention] As is clear from the above explanation, the bus control method of the present invention: ■ Each master can be directly connected to the bus, eliminating the need for a bus conversion circuit, and reducing the amount of circuitry on the master side. I can do it.
■ 各マスタがアクセス能力を最大限に発揮できる。例
えば、ピクセル間の論理演算を行い、２値データに変換
して３２ビツトデータとして一括してアクセス出来る。■ Each master can maximize its access capabilities. For example, logical operations between pixels are performed, the data is converted into binary data, and the data can be accessed all at once as 32-bit data.
と言う顕著な効果を奏することができる。このような効
果は従来方式では期待することが出来ない。This can produce a remarkable effect. Such effects cannot be expected with conventional methods.
示す図、第７図は従来のバス制御方式を示す図、第８図
はアクセス方法の例を示す図である。FIG. 7 is a diagram showing a conventional bus control method, and FIG. 8 is a diagram showing an example of an access method.
１１０ないし１３０・・・マスタ、２００・・・バス制
御部、２１０・・・優先制御部、２２０・・・アクセス
・モード制御部、２２１ないし２２３・・・アクセス・
モード・テーブル、２３０・・・バス制御部、２３１・
・・アドレス制御部、２３２・・・データ制御部、２３
３・・・タイミング制御部、３００・・・グラフィック
・メモリ。110 to 130... Master, 200... Bus control unit, 210... Priority control unit, 220... Access mode control unit, 221 to 223... Access mode control unit.
Mode table, 230...Bus control unit, 231.
...Address control section, 232...Data control section, 23
3... Timing control section, 300... Graphic memory.
特許出願人 株式会社ピーエフユ 代理人弁理士 京 谷 四 部Patent applicant: PFU Co., Ltd. Representative Patent Attorney Kyo Tani 4th Department
Claims (1)
部（２００）と、 グラフィック・メモリ（３００）と を具備するバス制御方式であって、 バス制御部（３００）は、優先制御部（２１０）と、ア
クセス・モード制御部（２２０）と、グラフィック・メ
モリ（３００）に対するアクセス制御を行うメモリ・ア
クセス制御部（２３０）とを有し、 各マスタ（１１０、１２０、１３０）は、バスを使用し
たい時には、バス使用要求（ＢＳＲＱ）を優先制御部（
２１０）に送るように構成され、 優先制御部（２１０）は、マスタからのバス使用要求を
受け取った時には、優先順位に従って１個の要求元マス
タに対してバス使用許可（ＢＳＡＶ）を与えると共に、
当該バス使用要求（ＢＳＡＶ）をアクセス・モード制御
部（２２０）に送るように構成され、アクセス・モード
制御部（２２０）は、アクセス・モード情報を格納する
アクセス・モード・テーブルを各マスタ対応に持ち、バ
ス使用許可（ＢＳＡＶ）を受け取った時には当該バス使
用許可（ＢＳＡＶ）で特定されるアクセス・モード・テ
ーブルの内容を読み出して、メモリ・アクセス制御部（
２３０）に送るように構成され、 メモリ・アクセス制御部（２３０）は、アクセス・モー
ド情報を受け取った時には当該アクセス・モード情報に
従って、アドレス変換、データ・バスのイネーブル制御
、タイミング信号の制御などを行うように構成されてい
る ことを特徴とするバス制御方式。[Claims] A bus control system comprising a plurality of masters (110, 120, 130), a bus control unit (200), and a graphic memory (300), the bus control unit (300) comprising: , a priority control section (210), an access mode control section (220), and a memory access control section (230) that controls access to the graphic memory (300), and each master (110, 120, 130) sends a bus use request (BSRQ) to the priority control unit (
210), and when the priority control unit (210) receives a bus use request from a master, it grants bus use permission (BSAV) to one requesting master according to the priority order, and
The bus use request (BSAV) is configured to be sent to an access mode control unit (220), and the access mode control unit (220) sets an access mode table storing access mode information for each master. When a bus usage permission (BSAV) is received, the memory access control unit (
230), and when the memory access control unit (230) receives the access mode information, it performs address conversion, data bus enable control, timing signal control, etc. in accordance with the access mode information. A bus control method configured to:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011161A JPH0738181B2 (en) | 1989-01-20 | 1989-01-20 | Bus control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011161A JPH0738181B2 (en) | 1989-01-20 | 1989-01-20 | Bus control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250136A true JPH02250136A (en) | 1990-10-05 |
| JPH0738181B2 JPH0738181B2 (en) | 1995-04-26 |
Family
ID=11770314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011161A Expired - Fee Related JPH0738181B2 (en) | 1989-01-20 | 1989-01-20 | Bus control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738181B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163662A (en) * | 1983-03-09 | 1984-09-14 | Hitachi Ltd | Access system of memory |
| JPS62271184A (en) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | Access system for picture memory |
| JPS6352246A (en) * | 1986-08-21 | 1988-03-05 | Ascii Corp | Memory device |
-
1989
- 1989-01-20 JP JP1011161A patent/JPH0738181B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163662A (en) * | 1983-03-09 | 1984-09-14 | Hitachi Ltd | Access system of memory |
| JPS62271184A (en) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | Access system for picture memory |
| JPS6352246A (en) * | 1986-08-21 | 1988-03-05 | Ascii Corp | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738181B2 (en) | 1995-04-26 |
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Legal Events
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