JPH0738042A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0738042A
JPH0738042A JP18273593A JP18273593A JPH0738042A JP H0738042 A JPH0738042 A JP H0738042A JP 18273593 A JP18273593 A JP 18273593A JP 18273593 A JP18273593 A JP 18273593A JP H0738042 A JPH0738042 A JP H0738042A
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wire
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pad
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Hiroshi Noda
寛 野田
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Abstract

(57)【要約】 【目的】 半導体チップの寸法を縮小化でき、高密度に
リード配線を設けることが可能で、また信号伝達特性を
向上でき、さらに多層化しても信号遅延を生じることの
ない半導体装置を提供する。 【構成】 半導体チップ１の表面上に複数個のパッド２
ａ，２ｂ，２ｃが形成さされている。複数個のパッド２
ａ，２ｂ，２ｃの各々にはほぼ等しい長さを有するワイ
ヤ３ａ，３ｂ，３ｃを介して複数のインナリード１１，
１２，１３の各々が電気的に接続されている。複数のイ
ンナリード１１，１２，１３は絶縁層８，９を介して半
導体チップ１表面に対する高さ方向に積層されており、
かつ複数のインナリード１１，１２，１３においてパッ
ケージの側端部から半導体チップ１の方向へ延びる長さ
は下層から上層にいくに従って長くなっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に半導体チップを格納する半導体パッ
ケージおよびその製造方法に関するものである。
【０００２】
【従来の技術】まず、従来の金属リードフレームを用い
た半導体パッケージについて説明する。
【０００３】図１６（ａ）は、従来の金属リードフレー
ムを用いた半導体パッケージの一製造工程を示す概略平
面図であり、図１６（ｂ）は、図１６（ａ）に示した線
Ｄ−Ｄに沿う概略断面図である。
【０００４】図１６（ａ）および（ｂ）を参照して、リ
ードフレーム１００の中央部のダイパッド１０１上に半
導体チップ１０２が半田または導電性樹脂によって実装
されている。実装された半導体チップ１０２の表面外周
部には複数個のパッド１０３が形成されている。このパ
ッド１０３は、半導体チップ１０２の内部素子から信号
を取出す役割を果たしている。
【０００５】また、ダイパッド１０１の周囲を取囲むよ
うに設けられたインナリードとなるべき端子部１０４と
パッド１０３との間はＡｕまたはＡｌのワイヤ１０５を
介して電気的に接続されている。
【０００６】さらにインナリードとなるべき端子部１０
４の周囲には、アウタリードとなるべき端子部１０７を
成形するため複数のアウタリード孔１０６が設けられて
いる。
【０００７】アウタリードとなるべき端子部１０７の配
列間隔は、パッド１０３の配列間隔に対して大きく広げ
られる。これは、アウタリードとなるべき端子部１０７
の配列間隔を外部周辺装置との電気的接続に要求される
端子配列間隔に合わせているという理由による。
【０００８】このように半導体チップ１０２とインナリ
ードとなるべき端子部１０４とがワイヤボンディングに
よって接続されたリードフレーム１００は、その後点線
で示す領域が熱可塑性樹脂等で封入され、かつアウタリ
ードとなるべき端子部１０７に折曲げ等のアウタリード
端子加工が施される。これにより、半導体チップの四方
にリード線が接続されたフラットパッケージ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）の構造を有する
従来の半導体パッケージが形成される。
【０００９】ここで、図１６に示す従来の半導体パッケ
ージにおけるパッドの配列について以下に説明する。
【００１０】図１７および図１８は、半導体チップ１０
２上に形成されたパッド１０３の配列を示す概略平面図
である。
【００１１】図１７および図１８を参照して、従来の半
導体パッケージにおいては、パッド１０３の配列は直列
配列（図１７）または千鳥配列（図１８）が採用されて
いる。このように従来のパッドの配列においては、イン
ナリードとなるべき端子部１０４が延びる方向（線Ｍ0
−Ｍ0 、線Ｍ1 −Ｍ1 ）に対して隣接するパッドが揃わ
ないようにパッド１０３が配列されている。
【００１２】次に、従来の積層セラミックパッケージに
ついて説明する。図１９は、従来の積層セラミックパッ
ケージの構造を示す概略的な断面図である。
【００１３】図１９を参照して、複数の階段部の各々に
ダイニングパッド部１１６ａ、１１６ｂが設けられた積
層セラミック基体１１１の中央部１１２上に半導体チッ
プ１１３が半田または導電性樹脂によって実装される。
【００１４】実装された半導体チップ１１３の表面上に
は複数個のパッド１１４ａ、１１４ｂが直線状に配列さ
れている。このパッド１１４ａ、１１４ｂは半導体チッ
プ１１３の内部素子から信号を取出す役割を果たしてい
る。
【００１５】半導体チップ１１３の表面端部に配列され
る第１のパッド１１４ａと積層セラミック基体１１１の
下段に設けられたダイニングパッド部１１６ａとの間が
第１のワイヤ１１５ａを介して電気的に接続される。
【００１６】また、第１のパッド１１４ａよりも内側の
位置に配列される第２のパッド１１４ｂと積層セラミッ
ク基体１１１の上段に設けられたダイニングパッド部１
１６ｂとの間が第２のワイヤ１１５ｂを介して電気的に
接続される。
【００１７】さらに、ダイニングパッド部１１６ａ、１
１６ｂはそれぞれ積層セラミック基体１１１中に配線さ
れた内部配線１１７ａ、１１７ｂと電気的に接続されて
いる。
【００１８】このように内部配線１１７ａ、１１７ｂが
半導体チップ１１３に電気的に接続された後、積層セラ
ミック基体１１１の上面が封止キャップ１１９で覆わ
れ、かつ積層セラミック基体１１１の底面に複数の接続
ピン１１８がろう付けされる。これにより、積層セラミ
ック基体１１１の底面に複数の接続ピン１１８が配列さ
れたピングリットアレイパッケージ（Ｐｉｎ Ｇｒｉｄ
Ａｒｒａｙ Ｐａｃｋａｇｅ：ＰＧＡ）構造を有する
従来の積層セラミックパッケージ１１０が形成される。
【００１９】
【発明が解決しようとする課題】上述したように従来の
金属リードフレームを用いた半導体パッケージにおいて
は、インナリードとなるべき端子部１０４の延びる方向
（線Ｍ0 −Ｍ0 、線Ｍ1−Ｍ1 ）にパッド１０３が揃わ
ないように配置されている。このように従来の半導体パ
ッケージにおいてはパッド１０３の配列に制約があるた
め、半導体チップ１０２上にパッド１０３を密に配列す
ることが困難であった。パッドを密に配列することが困
難であるため、リードも多数設けることができず、高密
度多ピン化が困難になるという傾向がある。
【００２０】近年、半導体チップの内部素子は縮小化お
よび高密度化され、それに伴い半導体チップ寸法の縮小
化が図られている。それにも関わらず、従来の金属リー
ドフレームを用いた半導体パッケージでは、パッド数が
増加することにより必然的に半導体チップの寸法が大き
くなってしまうという問題があった。
【００２１】また半導体チップの寸法が大きくなるた
め、必然的に半導体パッケージの外形寸法も大きくなっ
てしまうという問題もあった。
【００２２】さらに、従来の金属リードフレームを用い
た半導体パッケージでは、パッケージに封入されるイン
ナリードまでインピーダンスの整合が取られていなかっ
た。このため、半導体パッケージをたとえば配線インピ
ーダンスを整合したシステムボード上に実装した場合、
インピーダンスに不整合が発生する。このインピーダン
スの不整合により信号の反射が生じ、そのオーバーシュ
ートやアンダーシュートにより信号の誤認識が生じる。
このようにインピーダンスの不整合が発生した場合、信
号伝送特性を向上させることが困難になるという問題も
あった。
【００２３】一方、上述したように従来の積層セラミッ
クパッケージ１１０においては、その構造上、第１のパ
ッド１１４ａと下段のダイニングパッド部１１６ａとを
接続する第１のワイヤ１１５ａの長さｌ1 に対して、第
２のパッド１１４ｂと上段のダイニングパッド部１１６
ｂとを接続する第２のワイヤ１１５ｂの長さｌ2 の方が
長くなってしまうため、第１のワイヤ１１５ａと第２の
ワイヤ１１５ｂとの間で電気信号の遅延差が生じてしま
うという問題があった。
【００２４】そこで、内部配線１１７ａの長さｍ1 と内
部配線１１７ｂの長さｍ2 とを調整してこのような電気
信号の遅延差を最小にすることが考えられてきた。しか
しながら、従来の積層セラミックパッケージ１１０にお
いては、このような遅延補正を行なうと、内部配線の長
さが長くなってしまうため必然的にセラミックパッケー
ジの外形寸法が大きくなってしまうという問題が生じて
きた。さらに、ワイヤとダイニングパッド部を構成する
材質や形状が全く異なっているため、このような遅延補
正を行なうにはかなりの困難さを伴うという問題もあっ
た。
【００２５】本発明は、上記のような問題点を解消する
ためになされたものであって、半導体チップの寸法を縮
小化でき、高密度にリード配線を設けることが可能で、
また信号伝送特性を向上することができる半導体装置を
得ることを目的とする。
【００２６】また、本発明は、遅延補正に伴う困難さや
パッケージの外形寸法の増大を解消することができ、多
層化しても信号遅延を生じることのない半導体装置を得
ることをさらなる目的とする。
【００２７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、主表面を有し、主表面に複数個の電極パッドを
有する半導体チップと、電極パッドの各々にワイヤを介
在して電気的に接続されるリードと、半導体チップおよ
びリードの一部を封入するパッケージとを備える半導体
装置において、リードのパッケージ内に封入される部分
であるインナリードは、絶縁層を介して主表面に対する
高さ方向に複数積層されており、複数のインナリードに
ついて、パッケージの側端部から半導体チップの方向へ
延びる長さが下層から上層にいくに従って長くなり、か
つ電極パッドとインナリードの各層とを結ぶそれぞれの
ワイヤの長さはほぼ等しいことを特徴とする。
【００２８】請求項２に記載の半導体装置の製造方法
は、主表面を有する半導体チップと、主表面に対する高
さ方向において複数積層されるリードとをワイヤボンデ
ィングするに際して、主表面上に形成され、所定数の電
極パッドからなる第１の電極パッド群のそれぞれのパッ
ドと第１のリード層との間に第１のワイヤをボンディン
グする第１の工程と、第１のリード層上に絶縁層を堆積
する第２の工程と、絶縁層上に第２のリード層を積層す
る第３の工程と、主表面上に形成され、所定数の電極パ
ッドからなる第２の電極パッド群のそれぞれのパッドと
第２のリード層との間に、第１のワイヤとほぼ等しい長
さを有する第２のワイヤをボンディングする第４の工程
とを備えることを特徴とする。
【００２９】
【作用】請求項１に記載の半導体装置では、インナリー
ドが絶縁層を介して主表面に対する高さ方向に複数積層
されている。
【００３０】このため、インナリードの各層が接続され
る電極パッドを半導体チップ上に、インナリードに対し
て半導体チップの表面端部から内側に揃えて配列するこ
とが可能となる。よって、半導体チップ上にパッドを密
に配列することができる。それゆえ、小さい半導体チッ
プにも多数のパッドが配列可能となり、パッド数の増加
に伴う半導体チップの寸法の増加分は比較的小さく抑え
られる。したがって、パッド数の増加に伴う半導体チッ
プの寸法および半導体パッケージの外形寸法の増大を抑
制することができる。
【００３１】また、積層される複数のインナリード間に
は容量が生じる。また、この容量はインナリード間を絶
縁する絶縁層の厚み、材質などにより制御することが可
能である。この容量を制御することにより、信号線とな
るインナリードのインピーダンスを制御できる。このた
め、半導体パッケージのインナリードと外部配線とのイ
ンピーダンスを整合させることができる。したがって、
インピーダンスの不整合により生じる弊害は解消され、
信号伝送特性を向上させることができる。
【００３２】さらに、積層される複数のインナリードに
ついて、パッケージの側端部から半導体チップの方向へ
延びる長さが下層から上層へいくに従って長くなってい
る。このため、電極パッドからインナリードの各層まで
の距離間隔がほぼ等しく設定され、電極パッドとインナ
リードの各層とを結ぶそれぞれのワイヤの長さもほぼ等
しくなる。よって、インナリードを絶縁層を介して複数
積層しても、電極パッドとインナリードの各層を結ぶワ
イヤ間で電気信号の遅延差を最小に抑えることが可能と
なる。したがって、従来の積層セラミックパッケージの
ような遅延補正に伴う困難さや半導体パッケージの外形
寸法の増大は解消される。
【００３３】請求項２に記載の半導体装置の製造方法で
は、複数のリード層をすべて積層した後、半導体チップ
と各リード層との間にワイヤをボンディングする工程を
とるのではなく、半導体チップと第１のリード層との間
にワイヤをボンディングした後、第２のリード層を積層
し、さらに半導体チップと第２のリード層との間にワイ
ヤをボンディングする工程をとる。このようにすれば、
半導体装置の製造工程において、複数のリード層を半導
体チップの主表面に対する高さ方向に複数積層しなが
ら、これに従って順次積層したリード層と半導体チップ
との間をほぼ等しい長さを有するワイヤで接続していく
ことができる。したがって、従来の積層セラミックパッ
ケージのように各リード層と半導体チップとの間を接続
するワイヤ間で電気信号の遅延差が生じることのないリ
ード層の積層構造を有する半導体パッケージを得ること
ができる。
【００３４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
【００３５】半導体チップの四辺にリード線が接続され
た半導体パッケージを本発明の半導体装置の第１〜第３
の実施例として説明する。
【００３６】図１（ａ）は、本発明の第１の実施例に従
う半導体パッケージの構成を概略的に示す平面図であ
る。また図１（ｂ）は、図１（ａ）の線Ａ−Ａに沿う概
略断面図である。
【００３７】図１（ａ）、（ｂ）を参照して、第１のリ
ードフレーム５の中央部に設けられたダイパッド４上に
半導体チップ１が実装されている。第１のリードフレー
ム５上には、実装された半導体チップ１の表面に対する
高さ方向に第２および第３のリードフレーム６，７が積
層されている。また、積層された第１、第２および第３
のリードフレーム５，６，７は、各々第１および第２の
絶縁層８，９により相互に絶縁されている。
【００３８】第１，第２および第３のリードフレーム
５，６，７が点線で示すパッケージ１０内に封入される
部分となるインナリード部１１，１２，１３のパッケー
ジ１０の側端部から中央部方向へ延びる長さは各々異な
っている。すなわち、最も下位に配置される第１のリー
ドフレーム５のインナリード部１１の長さが最も短くな
っており、これに対して第２および第３のリードフレー
ム６，７のインナリード部１２，１３の長さは、半導体
チップ１の表面に対する高さ方向の位置が上位になるに
つれて長くなっている。
【００３９】半導体チップ１の表面には、複数個のパッ
ド２が形成されている。複数個のパッド２において、第
１のパッド２ａは半導体チップ１の表面端部に直線状に
配列されている。第１のパッド２ａより内側位置には第
２のパッド２ｂが、インナリード部がパッケージ１０の
側端部から中央部へ延びる方向に対して第１のパッド２
ａに揃えるように直線状に配列されている。また、この
第２のパッド２ｂよりさらに内側位置には第３のパッド
２ｃが、インナリード部がパッケージ１０の側端部から
中央部方向へ延びる方向に対して第２のパッド２ｂに揃
えるように直線状に配列されている。
【００４０】第１のパッド２ａの各々には、第１のワイ
ヤ３ａを介して複数本のインナリード端子１１ａ，…の
各々が電気的に接続されている。また、第２のパッド２
ｂの各々には、第２のワイヤ３ｂを介して複数本のイン
ナリード端子１２ａ，…の各々が電気的に接続されてい
る。さらに、第３のパッド２ｃの各々には、第３のワイ
ヤ３ｃを介して複数本のインナリード端子１３ａ，…の
各々が電気的に接続されている。
【００４１】このとき、第１、第２および第３のワイヤ
３ａ，３ｂ，３ｃはすべてほぼ等しい長さを有してい
る。
【００４２】上述のように、３層をなす第１、第２およ
び第３のインナリード部１１，１２，１３が、半導体チ
ップ１にワイヤボンディングにより電気的に接続された
状態で、点線で示すパッケージ１０内に封入されてい
る。
【００４３】次に、本発明の第１の実施例に従う半導体
パッケージの製造方法について説明する。
【００４４】図２（ａ）〜図５（ａ）は、第１の実施例
におけるインナリード部の積層構造を有する半導体パッ
ケージの製造方法を工程順に示す概略平面図である。ま
た図２（ｂ）〜図５（ｂ）は、図２（ａ）〜図５（ａ）
に示した各平面図に対応する概略断面図である。
【００４５】図２（ａ）、（ｂ）を参照して、まずダイ
パッド４、ダイパッド４の周囲を取囲むように設けられ
るインナリード部１１、ダイバー１４、複数のアウタリ
ード孔１５およびガイドホール１６を有する第１のリー
ドフレーム５が用意され、ダイパッド４上に半導体チッ
プ１が半田または導電性樹脂によって実装される。
【００４６】次いで、ＡｌまたはＡｕ等の金属からなる
第１のワイヤ３ａで半導体チップ１の表面端部に設けら
れる第１のパッド２ａの各々と、第１のリードフレーム
５の複数のインナリード端子１１ａ，…１１ｚ，１１
ａ′，１１ｂ′との間をボンディングする。
【００４７】図３（ａ）、（ｂ）を参照して、さらに第
１のリードフレーム５の半導体チップ１と複数のインナ
リード端子とのボンディング部を除く所定の領域上に、
絶縁性物質からなる第１の絶縁層８を堆積する。
【００４８】図４（ａ）、（ｂ）を参照して、また第１
の絶縁層８上に、インナリード部１２、複数のアウタリ
ード孔１５およびガイドホール１６を有する第２のリー
ドフレーム６を積層する。次いで、ＡｌまたはＡｕ等の
金属からなる第２のワイヤ３ｂで半導体チップ１表面に
おいて第１のパッド２ａよりも内側位置に配列された第
２のパッド２ｂの各々と、第２のリードフレーム６の複
数のインナリード端子１２ａ，…１２ｔとの間をボンデ
ィングする。
【００４９】図５（ａ）、（ｂ）を参照して、さらに第
２のリードフレーム６の半導体チップ１と複数のインナ
リード端子とのボンディング部を除く所定の領域上に、
絶縁性物質からなる第２の絶縁層９を堆積する。
【００５０】図１（ａ）、（ｂ）を参照して、また第２
の絶縁層９上に、インナリード部１３、複数のアウタリ
ード孔１５およびガイドホール１６を有する第３のリー
ドフレーム７を積層する。さらに、ＡｌまたはＡｕ等の
金属からなる第３のワイヤ３ｃで半導体チップ１表面に
おいて第２のパッド２ｂよりも内側位置に配列された第
３のパッド２ｃの各々と、第３のリードフレーム７の複
数のインナリード端子１３ａ，…１３ｌの間をボンディ
ングする。
【００５１】ここで、第１のワイヤ３ａ、第２のワイヤ
３ｂ、第３のワイヤ３ｃがすべてほぼ同じ長さに揃うよ
うにしてボンディングするものとする。
【００５２】これにより、半導体チップ１表面に対する
高さ位置において最も上位に位置する第３のインナリー
ド部１３が半導体チップ１表面の最も内側に配列された
第３のパッド２ｃに第３のワイヤ３ｃによって接続さ
れ、第２のインナリード部１２が第２のパッド２ｂに第
３のワイヤ３ｃと同じ長さを有する第２のワイヤ３ｂに
よって接続され、最も下位に位置する第１のインナリー
ド部１１が半導体チップ１表面の最も外側に配列された
第１のパッド２ａに第２のワイヤ３ｂと同じ長さを有す
る第１のワイヤ３ａによって接続された、リードフレー
ム積層構造体が得られる。
【００５３】なお、３層のリードフレーム積層構造体に
おいて、第１、第２および第３のリードフレーム５，
６，７はそれぞれ第１および第２の絶縁層８，９により
相互に絶縁されており、第１、第２および第３のインナ
リード部１１，１２，１３は、その長さが下層から上層
にいくに従って長くなるように配置されている。
【００５４】この後、リードフレーム積層構造体の点線
で囲まれる領域が熱可塑性樹脂で封込まれる。このよう
にして、本発明の第１の実施例に従う半導体パッケージ
１０が製造される。
【００５５】上述のようにして製造される第１の実施例
に従う半導体パッケージでは、第１、第２および第３の
インナリード部１１，１２，１３が第１および第２の絶
縁層８，９を介して半導体チップ１の表面に対する高さ
方向に積層され、また樹脂によって封入される第１、第
２および第３のインナリード部１１，１２，１３は、パ
ッケージ１０の側端部から半導体チップ１の方向へ延び
る長さが下層から上層にいくに従って順次長くなるよう
に配置されている。このため、以下に述べるような利点
を有する。
【００５６】まず、第１、第２および第３のインナリー
ド部１１，１２，１３が積層されているため、半導体チ
ップ１上において第１、第２および第３のパッド２ａ，
２ｂ，２ｃをインナリード部１１，１２，１３がパッケ
ージ１０の側端部から中央部の方向へ延びる方向に揃え
て配列することが可能となる。
【００５７】このため、第１、第２および第３のパッド
２ａ，２ｂ，２ｃを半導体チップ１の表面上に密に配置
することができる。それゆえ、小さい半導体チップ１に
も多数のパッドを配列することができるようになり、パ
ッド数の増加に伴う半導体チップ１の寸法の増加分を小
さく抑えることができる。
【００５８】また、半導体チップ１表面に対する高さ方
向に積層される第１、第２および第３のインナリード部
１１，１２，１３は、その長さが下層から上層にいくに
従って順次長くなるように配置されているため、第１、
第２および第３のパッド２ａ，２ｂ，２ｃの各々から第
１、第２および第３のインナリード部１１，１２，１３
の各々までの距離間隔をほぼ等しく設定することができ
る。
【００５９】よって、第１、第２および第３のパッド２
ａ，２ｂ，２ｃの各々と第１、第２および第３のインナ
リード部１１，１２，１３の各々の端子とを接続する第
１、第２および第３のワイヤ３ａ，３ｂ，３ｃの長さを
すべてほぼ等しく揃えることができる。したがって、各
ワイヤ間における電気信号の遅延差を最小に抑えること
ができる。このように、煩雑な遅延補正を一切行なうこ
となしに信号遅延が解消された半導体パッケージを得る
ことができる。
【００６０】図６（ａ）は、本発明の第２の実施例に従
う半導体パッケージの構成を概略的に示す平面図であ
る。また図６（ｂ）は、図６（ａ）の線Ｂ−Ｂに沿う概
略断面図である。
【００６１】図６（ａ）、（ｂ）を参照して、第２の実
施例に従う半導体パッケージのリードフレーム積層構造
体においては、第１、第２および第３のリードフレーム
５，２０，７がそれぞれ第１および第２の絶縁層８，９
により相互に絶縁されて積層されている。ここで、第２
のリードフレーム２０は、半導体チップの電源あるいは
グランド用のリードフレームとし、かつ第１および第３
のリードフレーム５，７は信号線用のリードフレームと
する。すなわち、上述した実施例１において示したリー
ドフレーム積層構造体との明らかな違いは、第２のリー
ドフレーム２０のインナリード部２１全体が平面状の導
体となっており、半導体チップ１の表面に設けられた電
源あるいはグランドを供給するパッド２ｂ′がワイヤ３
ｂを介してインナリード部２１に接続されている点であ
る。
【００６２】次に、実施例２に従う半導体パッケージの
製造方法について簡単に説明する。図７（ａ）〜図１０
（ａ）は、第２の実施例におけるインナリード部の積層
構造を有する半導体パッケージの製造方法を工程順に示
す概略平面図である。また図７（ｂ）〜図１０（ｂ）
は、図７（ａ）〜図１０（ａ）に示した各平面図に対応
する概略断面図である。
【００６３】図７（ａ）、（ｂ）を参照して、まずダイ
パッド４、ダイパッド４の周囲を取囲むように設けられ
るインナリード部１１、ダイバー１４、複数のアウタリ
ード孔１５およびガイドホール１６を有する第１のリー
ドフレーム５が用意され、ダイパッド４上に半導体チッ
プ１が半田または導電性樹脂によって実装される。
【００６４】次いで、金属からなる第１のワイヤ３ａで
半導体チップ１の表面端部に設けられる第１のパッド２
ａの各々と、第１のリードフレーム５の複数のインナリ
ード端子１１ａ，…１１ｚ，１１ａ′，１１ｂ′との間
をボンディングする。
【００６５】図８（ａ）、（ｂ）を参照して、さらに第
１のリードフレーム５の半導体チップ１と複数のインナ
リード端子とのボンディング部を除く所定の領域上に、
絶縁物質からなる第１の絶縁層８を堆積する。
【００６６】図９（ａ）、（ｂ）を参照して、また第１
の絶縁層８上に、平面状をなすインナリード部２１、複
数のアウタリード孔１５およびガイドホール１６を有す
る第２のリードフレーム２０を積層する。
【００６７】次いで、金属からなる第２のワイヤ３ｂで
半導体チップ１表面において第１のパッド２ａよりも内
側位置に配列された電源またはグランド用の第２のパッ
ド２ｂ′の各々と、第２のリードフレーム２０の平面状
をなすインナリード部２１との間をボンディングする。
【００６８】図１０（ａ）、（ｂ）を参照して、さらに
第２のリードフレーム２０の半導体チップ１とインナリ
ード部２１とのボンディング部を除く所定の領域上に、
絶縁性物質からなる第２の絶縁層９を堆積する。
【００６９】図６（ａ）、（ｂ）を参照して、また第２
の絶縁層９上に、インナリード部１３、複数のアウタリ
ード孔１５およびカイドホール１６を有する第３のリー
ドフレーム７を堆積する。
【００７０】さらに、金属からなる第３のワイヤ３ｃで
半導体チップ１表面において電源またはグランド用の第
２のパッド２ｂ′よりも内側位置に配列された第３のパ
ッド２ｃの各々と、第３のリードフレーム７の複数のイ
ンナリード端子１３ａ，…１３ｌとの間をボンディング
する。
【００７１】ここで、第１のワイヤ３ａ、第２のワイヤ
３ｂ、第３のワイヤ３ｃがすべてほぼ同じ長さに揃うよ
うにしてボンディングするものとする。
【００７２】これにより、半導体チップ１表面に対する
高さ方向において最も上位に位置する第３のインナリー
ド部１３が半導体チップ１表面の最も内側に配列された
第３のパッド２ｃに第３のワイヤ３ｃによって接続さ
れ、第２のインナリード部２１が電源またはグランド用
の第２のパッド２ｂ′に第３のワイヤ３ｃと同じ長さを
有する第２のワイヤ３ｂによって接続され、最も下位に
位置する第１のインナリード部１１が半導体チップ１表
面の最も外側に配列された第１のパッド２ａに第２のワ
イヤ３ｂと同じ長さを有する第１のワイヤ３ａによって
接続された、リードフレーム積層構造体が得られる。
【００７３】なお、３層のリードフレーム積層構造体に
おいて、第１、第２および第３のリードフレーム５，２
０，７は、それぞれ第１および第２の絶縁層８，９によ
り相互に絶縁されており、第１、第２および第３のイン
ナリード部１１，２１，１３は、その長さが下層から上
層にいくに従って長くなるように配置されている。
【００７４】この後、リードフレーム積層構造体の点線
で囲まれる領域が熱可塑性樹脂で封込まれる。このよう
にして本発明の第２の実施例における半導体パッケージ
が製造される。
【００７５】上述のようにして製造される第２の実施例
に従う半導体パッケージでは、リードフレーム積層構造
体が電源あるいはグランド専用のリードフレームとして
第２のリードフレーム２０を層に持ち、第２のリードフ
レーム２０のインナリード部２１全体が、図９（ａ）に
示すように平面状をなす導体からなる。このため、さら
に以下に述べるような利点を有する。
【００７６】インナリード部２１全体が平面状をなす導
体からなるため、インナリード部２１の抵抗を小さくす
ることができる。よって、第２のリードフレーム２０の
インナリード部２１のインピーダンスをより低くするこ
とができる。したがって、電流変動に対して半導体チッ
プ１に安定した電源やグランド等の電位を供給すること
ができる。
【００７７】なお、本発明の第２の実施例における半導
体パッケージにおいては、積層されるリードフレームが
３層のものを例示したが、これに限られるものではな
く、２層以上の多層構造にした場合に、電源あるいはグ
ランド専用のリードフレームを一層配置すれば上述のよ
うな効果を期待できる。
【００７８】図１１（ａ）は、本発明の第３の実施例に
従う半導体パッケージの構成を概略的に示す平面図であ
る。また図１１（ｂ）は、図１１（ａ）の線Ｃ−Ｃに沿
う概略断面図である。
【００７９】図１１（ａ）、（ｂ）を参照して、第３の
実施例に沿う半導体パッケージのリードフレーム積層構
造体においては、第１、第２および第３のリードフレー
ム２２，２３，２４がそれぞれ第１および第２の絶縁層
８，９により相互に絶縁されて積層されている。
【００８０】ここで、第２のリードフレーム２３は信号
線用のリードフレームとし、かつ第１および第３のリー
ドフレーム２２，２４はグランド用のリードフレームと
する。すなわち、第３の実施例の大きな特徴は、半導体
チップ１の内部素子に信号を伝送するリード線となるべ
き第２のリードフレーム２３のインナリード部２６を第
１および第２の絶縁層８，９を介してグランド専用の第
１および第３のリードフレーム２２，２４の平面状をな
すインナリード部２５，２７間に挟込んだ構造をとって
いる点である。
【００８１】次に、実施例３に従う半導体パッケージの
製造方法について簡単に説明する。図１２（ａ）〜図１
５（ａ）は、第３の実施例におけるインナリード部の積
層構造を有する半導体パッケージの製造方法を工程順に
示す概略平面図である。また図１２（ｂ）〜図１５
（ｂ）は、図１２（ａ）〜図１５（ａ）に示した各平面
図に対応する概略断面図である。
【００８２】図１２（ａ）、（ｂ）を参照して、平面状
をなすインナリード部２５、インナリード部２５と一体
化的に成形されるダイパッド４、複数のアウタリード孔
１９およびガイドホール１６を有する第１のリードフレ
ーム２２が用意され、ダイパッド４上に半導体チップ１
が半田または導電性樹脂によって実装される。
【００８３】次いで、金属からなる第１のワイヤ３ａで
半導体チップ１の表面端部に設けられるグランド用の第
１のパッド２ａ′の各々と第１のリードフレーム５の平
面状をなすのインナリード部２５との間をボンディング
する。
【００８４】図１３（ａ）、（ｂ）を参照して、さらに
第１のリードフレーム２２の半導体チップ１とインナリ
ード部とのボンディング部を除く所定の領域上に、絶縁
性物質からなる第１の絶縁層８を堆積する。
【００８５】図１４（ａ）、（ｂ）を参照して、また第
１の絶縁層８上にインナリード部２６、ダイバー１４、
複数のアウタリード孔１５およびガイドホール１６を有
する第２のリードフレーム２３を積層する。次いで金属
からなる第２のワイヤ３ｂで半導体チップ１表面におい
てグランド用の第１のパッド２ａ′よりも内側位置に配
列される第２のパッド２ｂの各々と、第２のリードフレ
ーム２３の複数のインナリード端子２６ａ，…２６ｚ，
２６ａ′，２６ｂ′の各々との間をボンディングする。
【００８６】図１５（ａ）、（ｂ）を参照して、さらに
第２のリードフレーム２３の半導体チップ１とインナリ
ード部２６とのボンディング部を除く所定の領域上に絶
縁性物質からなる第２の絶縁層９を堆積する。
【００８７】図１１（ａ）、（ｂ）を参照して、また第
２の絶縁層９上に、平面状をなすインナリード部２７、
複数のアウタリード孔１９およびガイドホール１６を有
する第３のリードフレーム２４を積層させる。
【００８８】さらに、金属からなる第３のワイヤ３ｃで
半導体チップ１表面において第２のパッド２ｂよりも内
側位置に配列されたグランド用の第３のパッド２ｃ′の
各々と第３のリードフレーム２４の平面状をなすインナ
リード部２７との間をボンディングする。
【００８９】ここで、第１のワイヤ３ａ、第２のワイヤ
３ｂ、第３のワイヤ３ｃがすべてほぼ同じ長さに揃うよ
うにしてボンディングするものとする。
【００９０】これにより、半導体チップ１表面に対する
高さ位置において最も上位に位置する第３のインナリー
ド部２７が半導体チップ１表面の最も内側に配列された
グランド用の第３のパッド２ｃ′に第３のワイヤ３ｃに
よって接続され、第２のインナリード部２６が第２のパ
ッド２ｂに第２のワイヤ２ｂによって接続され、最も下
位に位置する第１のインナリード部２５が半導体チップ
１表面の最も外側に配列されたグランド用の第１のパッ
ド２ａ′に第１のワイヤ３ａによって接続された、リー
ドフレーム積層構造体が得られる。
【００９１】なお、３層のリードフレーム積層構造体に
おいて、第１、第２および第３のリードフレーム２２，
２３，２４は、それぞれ第１および第２の絶縁層８，９
により相互に絶縁されており、第１、第２および第３の
インナリード部２５，２６，２７は、その長さが下層か
ら上層にいくに従って長くなるよう配置されている。
【００９２】この後、リードフレーム積層構造体の点線
で囲まれる領域が熱可塑性樹脂で封込まれる。このよう
にして本発明の第３の実施例における半導体パッケージ
が製造される。
【００９３】上述のようにして製造される第３の実施例
に従う半導体パッケージでは、信号用リードフレーム２
３がグランド用リードフレーム２２、２４の間に第１お
よび第２の絶縁層８、９を介して挟み込まれた構造とな
っている。このため、以下に述べるような利点を有す
る。
【００９４】信号線用リードフレーム２３とグランド用
リードフレーム２２，２４との間にはそれぞれ容量
Ｃ1 ，Ｃ2 が生じる。
【００９５】この容量Ｃ1 ，Ｃ2 は、信号線用リードフ
レーム２３とグランド用リードフレーム２２，２４の各
々とに挟込まれる第１および第２の絶縁層８，９の厚み
Ｔ1，Ｔ2 または材質により制御することができる。
【００９６】この容量Ｃ1 ，Ｃ2 を制御することによ
り、信号線用リードフレーム２３のインナリード部２６
のインピーダンスを制御、決定することができる。
【００９７】また信号線用リードフレーム２３の材質や
厚みＴ3 によっても信号線用リードフレーム２３のイン
ナリード部２６のインピーダンスを決定することができ
る。したがって、信号線用リードフレーム２３のインピ
ーダンスを外部配線のインピーダンスと整合させること
ができる。
【００９８】これにより、一般的な多層構造の配線のイ
ンピーダンスを決定する場合と同様、任意に信号線用リ
ードフレーム２３の材質や厚みＴ3 や第１および第２の
絶縁層８，９の材質や厚みＴ1 ，Ｔ2 を設定することで
所望の所定インピーダンスを得ることができる。
【００９９】このようにして、複数のリードフレームを
半導体チップ１表面に対する高さ方向に積層したため、
積層されるリードフレーム間に生じる容量を制御するこ
とにより、半導体パッケージ内部に封入されるインナリ
ード部の特性インピーダンスを外部配線のインピーダン
スに整合させることが可能となる。
【０１００】この結果、インピーダンス不整合により生
じる弊害は解消され、電気信号特性が向上して、電気信
号に介入する外来ノイズを低減することができる。
【０１０１】なお、本発明の第３の実施例における半導
体パッケージにおいては、積層されるリードフレームが
３層のものを例示したが、これに何ら限定されるもので
はなく、さらに多層構造にした場合にも、信号線用リー
ドフレームを絶縁層を介してグランド用リードフレーム
間に挟込むように配置すれば同等の効果を得ることがで
きる。
【０１０２】
【発明の効果】請求項１に記載の半導体装置では、イン
ナリードは絶縁層を介して主表面に対する高さ方向に複
数積層されている。このため、インナリードの各層が接
続される電極パッドを半導体チップ上に、インナリード
に延びる半導体チップの表面端部から内側に揃えて配列
することが可能となる。したがって、パッド数の増加に
伴う半導体チップの寸法および半導体パッケージの外形
寸法の増大を抑制することができる。
【０１０３】また、積層される複数のインナリードにつ
いて、パッケージの側端部から半導体チップの方向へ延
びる長さが下層から上層にいくに従って長くなってい
る。このため、電極パッドからインナリードの各層まで
の距離間隔がほぼ等しく設定され、電極パッドとインナ
リードの各層とを結ぶそれぞれのワイヤの長さもほぼ等
しくなる。よって、インナリードを絶縁層を介して複数
積層しても、電極パッドとインナリード各層とを結ぶワ
イヤ間で電気信号の遅延差を最小に抑えることが可能と
なる。
【０１０４】さらに、積層される複数のインナリード間
には容量が生じる。この容量を制御することにより、イ
ンピーダンスの不整合よって生じる弊害が解消され、電
気伝達特性の向上を図ることができる。
【０１０５】請求項２に記載の半導体装置の製造方法で
は、複数のリード層をすべて積層した後、半導体チップ
と各リード層との間にワイヤをボンディングする工程を
とるのではなく、半導体チップと第１のリード層との間
にワイヤをボンディングした後、第２のリード層を積層
し、さらに半導体チップと第２のリード層との間にワイ
ヤをボンディングする工程をとる。このようにすれば、
半導体装置の製造工程において、複数のリード層を半導
体チップの主表面に対する高さ方向に複数積層しなが
ら、これに従って順次積層したリード層と半導体チップ
との間をほぼ等しい長さを有するワイヤで接続していく
ことができる。
【０１０６】したがって、従来の積層セラミックパッケ
ージのように各リード層と半導体チップとの間を接続す
るワイヤ間で電気信号の遅延差が生じることのないリー
ド層の積層構造を有する半導体パッケージを得ることが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に従う半導体パッケージ
の構成を概略的に示す平面図（ａ）、図１（ａ）に示し
た線Ａ−Ａに沿う概略断面図（ｂ）である。
【図２】第１の実施例におけるインナリード部の積層構
造を有する半導体パッケージの第１の製造工程を示す概
略平面図（ａ）、図２（ａ）に示した線Ａ−Ａに沿う概
略断面図（ｂ）である。
【図３】第１の実施例におけるインナリード部の積層構
造を有する半導体パッケージの第２の製造工程を示す概
略平面図（ａ）、図３（ａ）に示した線Ａ−Ａに沿う概
略断面図（ｂ）である。
【図４】第１の実施例におけるインナリード部の積層構
造を有する半導体パッケージの第３の製造工程を示す概
略平面図（ａ）、図４（ａ）に示した線Ａ−Ａに沿う概
略断面図（ｂ）である。
【図５】第１の実施例におけるインナリード部の積層構
造を有する半導体パッケージの第４の製造工程を示す概
略平面図（ａ）、図５（ａ）に示した線Ａ−Ａに沿う概
略断面図（ｂ）である。
【図６】本発明の第２の実施例に従う半導体パッケージ
の構成を概略的に示す平面図（ａ）、図６（ａ）に示し
た線Ｂ−Ｂに沿う概略断面図（ｂ）である。
【図７】第２の実施例におけるインナリード部の積層構
造を有する半導体パッケージの第１の製造工程を示す概
略平面図（ａ）、図７（ａ）に示した線Ｂ−Ｂに沿う概
略断面図（ｂ）である。
【図８】第２の実施例におけるインナリード部の積層構
造を有する半導体パッケージの第２の製造工程を示す概
略平面図（ａ）、図８（ａ）に示した線Ｂ−Ｂに沿う概
略断面図（ｂ）である。
【図９】第２の実施例におけるインナリード部の積層構
造を有する半導体パッケージの第３の製造工程を示す概
略平面図（ａ）、図９（ａ）に示した線Ｂ−Ｂに沿う概
略断面図（ｂ）である。
【図１０】第２の実施例におけるインナリード部の積層
構造を有する半導体パッケージの第４の製造工程を示す
概略平面図（ａ）、図１０（ａ）に示した線Ｂ−Ｂに沿
う概略断面図（ｂ）である。
【図１１】本発明の第３の実施例に従う半導体パッケー
ジの構成を概略的に示す平面図（ａ）、図１１（ａ）に
示した線Ｃ−Ｃに沿う概略断面図（ｂ）である。
【図１２】第３の実施例におけるインナリード部の積層
構造を有する半導体パッケージの第１の製造工程を示す
概略平面図（ａ）、図１２（ａ）に示した線Ｃ−Ｃに沿
う概略断面図（ｂ）である。
【図１３】第３の実施例におけるインナリード部の積層
構造を有する半導体パッケージの第２の製造工程を示す
概略平面図（ａ）、図１３（ａ）に示した線Ｃ−Ｃに沿
う概略断面図（ｂ）である。
【図１４】第３の実施例におけるインナリード部の積層
構造を有する半導体パッケージの第３の製造工程を示す
概略平面図（ａ）、図１４（ａ）に示した線Ｃ−Ｃに沿
う概略断面図（ｂ）である。
【図１５】第３の実施例におけるインナリード部の積層
構造を有する半導体パッケージの第４の製造工程を示す
概略平面図（ａ）、図１５（ａ）に示した線Ｃ−Ｃに沿
う概略断面図（ｂ）である。
【図１６】従来の金属リードフレームを用いた半導体パ
ッケージの一製造工程を示す概略的に示す平面図
（ａ）、図１６（ａ）に示した線Ｄ−Ｄに沿う概略断面
図（ｂ）である。
【図１７】従来の半導体パッケージに採用される半導体
チップのパッド配列の一例を示す概略的な平面図であ
る。
【図１８】従来の半導体パッケージに採用される半導体
チップのパッド配列の他の例を示す概略的な平面図であ
る。
【図１９】従来の積層セラミックパッケージの構造を示
す概略的な断面図である。
【符号の説明】
１ 半導体チップ ２ パッド ３ａ，３ｂ，３ｃ ワイヤ ５，２２ 第１のリードフレーム ６，２０，２３ 第２のリードフレーム ７，２４ 第３のリードフレーム ８，９ 絶縁層 １０ パッケージ １１，２５ 第１のインナリード部 １２，２１，２６ 第２のインナリード部 １３，２７ 第３のインナリード部 なお、各図中、同一符号は同一または相当部分を示す。
【手続補正書】
【提出日】平成６年１０月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】図２（ａ）、（ｂ）を参照して、まずダイ
パッド４の周囲を取囲むように設けられるインナリード
部１１、ダイバー１４、複数のアウタリード孔１５およ
びガイドホール１６を有する第１のリードフレーム５が
用意され、ダイパッド４上に半導体チップ１が半田また
は導電性樹脂によって実装される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】図７（ａ）、（ｂ）を参照して、まずダイ
パッド４の周囲を取囲むように設けられるインナリード
部１１、ダイバー１４、複数のアウタリード孔１５およ
びガイドホール１６を有する第１のリードフレーム５が
用意され、ダイパッド４上に半導体チップ１が半田また
は導電性樹脂によって実装される。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有し、前記主表面に複数個の電
    極パッドを有する半導体チップと、 前記電極パッドの各々にワイヤを介在して電気的に接続
    されるリードと、 前記半導体チップおよび前記リードの一部を封入するパ
    ッケージとを備える半導体装置において、 前記リードの前記パッケージ内に封入される部分である
    インナリードは、絶縁層を介して前記主表面に対する高
    さ方向に複数積層されており、 前記複数のインナリードについて、前記パッケージの側
    端部から前記半導体チップの方向へ延びる長さが下層か
    ら上層にいくに従って長くなり、かつ前記電極パッドと
    前記インナリードの各層とを結ぶそれぞれのワイヤの長
    さはほぼ等しいことを特徴とする、半導体装置。
  2. 【請求項２】 主表面を有する半導体チップと、前記主
    表面に対する高さ方向において複数積層されるリードと
    をワイヤボンディングするに際して、 前記主表面上に形成され、所定数の電極パッドからなる
    第１の電極パッド群のそれぞれのパッドと第１のリード
    層との間に第１のワイヤをボンディングする第１の工程
    と、 前記第１のリード層上に絶縁層を堆積する第２の工程
    と、 前記絶縁層上に第２のリード層を積層する第３の工程
    と、 前記主表面上に形成され、所定数の電極パッドからなる
    第２の電極パッド群のそれぞれのパッドと第２のリード
    層との間に、前記第１のワイヤとほぼ等しい長さを有す
    る第２のワイヤをボンディングする第４の工程とを備え
    る、半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101446274B1 (ko) * 2008-10-30 2014-10-02 한미반도체 주식회사 반도체 패키지 제조장치용 가이드슈트

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