JPH06181235A

JPH06181235A - 半導体装置

Info

Publication number: JPH06181235A
Application number: JP4332822A
Authority: JP
Inventors: Hiroshi Noda; 寛野田; Satoshi Nishio; 諭西尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-14
Filing date: 1992-12-14
Publication date: 1994-06-28

Abstract

(57)【要約】【目的】半導体チップの寸法を縮小化でき、高密度に
リード配線を設けることが可能で、また信号伝送特性を
向上できる半導体パッケージを提供する。【構成】半導体チップ１の表面上に複数個のパッド２
が形成されている。複数個のパッド２の各々に対応して
複数個のリード線４、５、６が電気的に接続されてい
る。リード線４、５、６は絶縁物質７ａ、７ｂにより相
互に絶縁されて、かつ半導体チップ１の表面からの高さ
方向に積層されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
半導体チップを格納する半導体パッケージに関するもの
である。

【０００２】

【従来の技術】まず、従来の半導体パッケージについて
説明する。

【０００３】図２１は、半導体チップにリード線が接続
された状態を示す概略平面図である。図２１を参照し
て、半導体チップ３０１の表面には、複数個のパッド３
０２が配置されている。このパッド３０２は、半導体チ
ップ３０１の内部素子から信号を引出す役割をなしてい
る。このパッド３０２にはリード線３０４のインナリー
ド線となるべき部分３０４ａがワイヤボンディングによ
り電気的に接続される。またリード線３０４のアウタリ
ード線となるべき部分３０４ｂの先端にはアウタリード
端子３０４ｃが設けられている。このアウタリード端子
３０４ｃは、半導体チップ３０１の内部素子からの信号
を外部周辺装置へ伝達するために外部周辺装置と電気的
導通をとる部分である。このアウタリード端子３０４ｃ
の配列間隔は、パッド３０２の配列間隔に対して大きく
広げられている。これは、アウタリード端子３０４ｃの
配列間隔を外部周辺装置との電気的接続に要求される端
子配列間隔に合わせるという理由による。

【０００４】このようにリード線３０４を半導体チップ
３０１に接続した後、たとえば点線で示す領域が樹脂３
０９で封じ込まれ、アウタリード線３０４ｂを折り曲げ
るなどのアウタリード端子加工が施される。これによ
り、半導体チップの四方にリード線が接続されたフラッ
トパッケージ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ：
ＱＦＰ）の構造を有する従来の半導体パッケージが形成
される。

【０００５】なお、インナリード線とは樹脂３０９に封
じ込められるリード線の名称を言い、かつアウタリード
線とは樹脂３０９外部に露出するリード線の名称を言
う。

【０００６】次に、図２１に示す従来の半導体パッケー
ジにおけるパッドの配列について以下に説明する。

【０００７】図２２および図２３は、半導体チップ上に
配置されたパッドの配列を示す概略平面図である。図２
２および図２３を参照して、従来の半導体パッケージに
おいては、パッド３０２の配列は直線配列（図２２）あ
るいは千鳥配列（図２３）が採用されている。このよう
に、従来のパッドの配列においては、リード線の延びる
方向（二点鎖線Ａ₀−Ａ₀、Ａ₁−Ａ₁）に対して隣接
するパッドがそろわないようにパッド３０２が配列され
ている。

【０００８】

【発明が解決しようとする課題】上記のように従来の半
導体パッケージにおいては、リード線の延びる方向（二
点鎖線Ａ₀−Ａ₀、Ａ₁−Ａ₁）にパッド３０２が揃わ
ないように配置されている。このように従来の半導体パ
ッケージにおいてはパッド３０２の配列に制約があるた
め、半導体チップにパッド３０２を密に配列することが
困難であった。パッドを密に配列することが困難である
ため、リード線も多数設けることができず、高密度多ピ
ン化が困難になる傾向がある。

【０００９】近年、半導体チップの内部素子は縮小化お
よび高密度化され、半導体チップ寸法の縮小化が図られ
ている。それにもかかわらず、従来の半導体パッケージ
では、パッド数が増加することにより必然的に半導体チ
ップの寸法が大きくなってしまうという問題点があっ
た。

【００１０】また半導体チップの寸法が大きくなるた
め、必然的に半導体パッケージの外形寸法も大きくなっ
てしまうという問題点もあった。

【００１１】さらに、従来の半導体パッケージではパッ
ケージ内部のリード線まではインピーダンスの整合がと
られていなかった。このため、半導体パッケージをたと
えば配線インピーダンスを整合したシステムボード上に
実装した場合、インピーダンスに不整合が発生する。こ
のインピーダンスの不整合により信号の反射が生じ、そ
のオーバシュートやアンダシュートにより信号の誤認識
が生じる。すなわち、本来“ｈｉｇｈ”の信号が“ｌｏ
ｗ”の信号と認識される。このようにインピーダンスの
不整合が発生した場合、信号伝送特性を向上させること
が困難になるという問題点もあった。

【００１２】本発明は、上記のような問題点を解決する
ためになされたもので、半導体チップの寸法を縮小化で
き、高密度にリード配線を設けることが可能で、また信
号伝送特性を向上できる半導体装置を得ることを目的と
する。

【００１３】

【課題を解決するための手段】請求項１に記載の半導体
装置は、主表面を有し、かつその主表面に複数個の電極
パッドが形成された半導体チップと、電極パッドの各々
に対応して電気的に接続された複数個のリード線とを備
えた半導体装置において、リード線が相互に絶縁され
て、かつ主表面からの高さ方向に積層されている。

【００１４】請求項２に記載の好ましい局面によれば、
電極パッドは第１の電極パッドおよび第２の電極パッド
を含み、第１の電極パッド上には主表面から第１の高さ
を有する第１のバンプ層が形成され、第２の電極パッド
上には第１の高さよりも高い第２の高さを有する第２の
バンプ層が形成され、複数個のリード線の各々は第１お
よび第２のバンプ層の各々を介在して第１および第２の
電極パッドに電気的に接続されている。

【００１５】請求項３に記載の好ましい局面によれば、
電極パッドは所定数の電極パッドからなる第１の電極パ
ッド群と第２の電極パッド群とを含み、第１の電極パッ
ド群は主表面の端部に形成され、第２の電極パッド群は
第１の電極パッド群よりも主表面の外側位置に形成さ
れ、第１の電極パッド上には主表面から第１の高さを有
する第１のパッド層が形成され、第２の電極パッド上に
は第１の高さと異なる第２の高さを有する第２のパッド
層が形成され、複数個のリード線の各々は第１および第
２のバンプ層の各々を介在して第１および第２の電極パ
ッドに電気的に接続されている。

【００１６】

【作用】請求項１に記載の半導体装置では、リード線は
相互に絶縁されてかつ主表面からの高さ方向に積層され
ている。このため、リード線の各々が接続される電極パ
ッドを半導体チップ上に、リード線の延びる方向に揃え
て配列することが可能となる。よって、半導体チップ上
にパッドを密に配列することができる。それゆえ、小さ
い半導体チップにも多数のパッドが配列可能となり、パ
ッド数の増加に伴う半導体チップの寸法の増加分は比較
的小さくなる。したがって、パッド数の増加に伴う半導
体チップの寸法および半導体パッケージの外形寸法の増
大を抑制することができる。

【００１７】また、積層されるリード線間には容量が生
じる。また、この容量はリード線間を絶縁する絶縁層の
厚み、材質などにより制御することが可能である。この
容量を制御することにより、信号線となるリード線のイ
ンピーダンスを制御できる。このため、半導体パッケー
ジのリード線と外部配線とのインピーダンスを整合する
ことができる。したがって、インピーダンスの不整合に
より生じる弊害は解消され、信号伝送特性の向上を図る
ことができる。

【００１８】

【実施例】以下、本発明の実施例について図を用いて説
明する。

【００１９】まず、半導体チップの４辺にリード線が接
続された半導体パッケージを本発明の半導体装置の第１
の実施例として説明する。

【００２０】図１（ａ）は、本発明の第１の実施例にお
ける半導体パッケージの構成を概略的に示す平面図であ
る。また図１（ｂ）は、図１（ａ）のＢ₁−Ｂ₁線に沿
う概略断面図である。図１を参照して、半導体チップ１
の表面には、複数個の第１、第２および第３のパッド２
ａ、２ｂ、２ｃが配置されている。まず第１のパッド２
ａは半導体チップ１の端部付近に直線状に配列されてい
る。この第１のパッド２ａより外側位置には第２のパッ
ド２ｂが第１のパッド２ａを取り囲むように直線状に配
列されている。また第２のパッド２ｂよりさらに外側に
は第３のパッド２ｃが第２のパッド２ｂを取り囲むよう
に直線状に配列されている。

【００２１】第１、第２および第３のパッド２ａ、２
ｂ、２ｃ上には第１、第２および第３の金属バンプ層３
ａ、３ｂ、３ｃが形成されている。この第１、第２およ
び第３の金属バンプ層３の高さは各々異なる。すなわ
ち、半導体チップ１の中央部に最も近い第１のパッド２
ａ上に形成される第１の金属バンプ層３ａの高さは最も
高い。これに対して、第２および第３のパッド２ｂ、２
ｃでは、外周にいくにつれて順次高さの低い第２および
第３の金属バンプ層３ｂ、３ｃが形成されている。

【００２２】第１のパッド２ａの各々には、第１のバン
プ層３ａを介在して複数本の第１のリード線４ａ、…、
４ｌの各々が電気的に接続されている。また第２のパッ
ド２ｂの各々には、第２のバンプ層３ｂを介在して複数
本の第２のリード線５ａ、…、５ｍの各々が電気的に接
続されている。さらに、第３のパッド２ｃには、第３の
バンプ層３ｃを介在して複数本の第３のリード線６ａ、
…、６ｎの各々が電気的に接続されている。この第１、
第２および第３のリード線４、５、６は半導体チップ１
の表面からの高さ方向に対して積層されている。また、
積層される第１、第２および第３のリード線４、５、６
は各々絶縁物質７ａ、７ｂにより相互に絶縁されてい
る。このように半導体チップ１にリード線４、５、６が
接続された状態で、点線で囲む領域が樹脂９で封じ込め
られている。

【００２３】次に、本発明の第１の実施例における半導
体パッケージの製造方法について説明する。

【００２４】図２は、半導体チップの構成を概略的に示
す平面図である。図２を参照して、半導体チップには複
数個のパッド２が配置される。このパッド２の配置形式
としては、半導体チップ１の端部付近にまず第１のパッ
ド２ａが直線状に配列され、その第１のパッド２ａより
外側位置に第１のパッド２ａを取り囲むように第２のパ
ッド２ｂが直線状に配置され、その第２のパッド２ｂよ
りさらに外側位置に第２のパッド２ｂを取り囲むように
第３のパッド２ｃが直線状に配置される。この各パッド
２ａ、２ｂ、２ｃの上にたとえばアルミニウムなどより
なる金属バンプ層が形成される。

【００２５】図３は、パッド上に金属バンプ層が形成さ
れた様子を示す図２のＢ₂−Ｂ₂線に沿う断面に対応す
る概略断面図である。図３を参照して、パッド２上に形
成される金属バンプ層３は、たとえば半導体チップ１の
中央部分に近いほど高く形成される。すなわち、半導体
チップ１の中央部に最も近い第１のパッド２ａ上には最
も高さの高い第１の金属バンプ層３ａが形成される。こ
れに対して、半導体チップ１の中央部から離れた第２お
よび第３のパッド２ｂ、２ｃでは順次高さの低い第２、
第３の金属バンプ層３ｂ、３ｃが形成される。

【００２６】以下、この金属バンプ層３の形成方法につ
いて詳細に説明する。図４（ａ）〜（ｋ）は、金属バン
プ層の製造方法を工程順に示す図３に対応した概略断面
図である。まず図４（ａ）を参照して、図２に示す半導
体チップ１が準備される。

【００２７】図４（ｂ）を参照して、パッドが形成され
た半導体チップ１の表面上にレジスト１１ａが塗布され
る。

【００２８】図４（ｃ）を参照して、第３のパッド２ｃ
上のレジスト１１ａが除去される。これにより、第３の
パッド２ｃが露出する。

【００２９】図４（ｄ）を参照して、レジスト１１ａが
除去された部分に第３の金属バンプ層３ｃが第３のパッ
ド２ｃと接するように形成される。

【００３０】図４（ｅ）を参照して、半導体チップ１の
表面全面に第２のレジスト１１ｂが塗布される。

【００３１】図４（ｆ）を参照して、第２のパッド２ｂ
の上にあるレジスト１１ｂおよび１１ａが順次除去され
る。これにより、第２のパッド２ｂの表面が露出する。

【００３２】図４（ｇ）を参照して、レジスト１１ａ、
１１ｂが除去された部分に第２の金属バンプ層３ｂが第
２のパッド２ｂと接するように形成される。

【００３３】図４（ｈ）を参照して、半導体チップ１の
表面全面に第３のレジスト１１ｃが塗布される。

【００３４】図４（ｉ）を参照して、第１のパッド２ａ
の上にあるレジスト１１ｃ、１１ｂおよび１１ａが順次
除去される。これにより、第１のパッド２ａの表面が露
出する。

【００３５】図４（ｊ）を参照して、除去されたレジス
ト１１ａ、１１ｂ、１１ｃの部分に第１の金属バンプ層
３ａが第１のパッド２ａと接するように形成される。こ
の後、レジスト１１ｃ、１１ｂ、１１ａがすべて除去さ
れて図４（ｋ）に示す状態となる。

【００３６】図５（ａ）は、半導体チップ１にリード線
が接続された様子を示す概略平面図である。また図５
（ｂ）は、図５（ａ）のＢ₃−Ｂ₃線に沿う概略断面図
である。図５を参照して、各々高さの異なる第１、第２
および第３の金属バンプ層３ａ、３ｂ、３ｃに第１、第
２および第３のリード線４、５、６の各々がたとえば圧
着などにより接続される。この接続に際して、最も上側
に位置する第１のリード線４は最も高さの高い第１の金
属バンプ層３ａに接続され、第２のリード線５は第２の
金属バンプ層３ｂに接続され、最も下側に位置する第３
のリード線６は最も高さの低い第３の金属バンプ層３ｃ
に接続される。なお、第１、第２および第３のリード線
４、５、６は絶縁物質７ａ、７ｂにより相互に絶縁され
ている。この後、所望の領域が樹脂で封じ込められ、か
つアウタリード端子加工が施されて図６（ａ）、（ｂ）
に示す半導体パッケージ１０が得られる。

【００３７】なお、図６（ａ）は、本発明の半導体パッ
ケージの構成を概略的に示す平面図であり、図６（ｂ）
は、図６（ａ）の矢印ｒ方向から見た側面図である。ま
たこの図６において樹脂９により半導体チップおよびイ
ンナリード線が封じ込められている。

【００３８】本発明の第１の実施例においては、半導体
チップの四方にリード線が接続された構成について説明
したが、本発明はこれに限られるものではなく、以下に
述べる本発明の第２の実施例における半導体パッケージ
の構成であってもよい。

【００３９】本発明の第２の実施例における半導体パッ
ケージは階層ＤＩＰ（ＤｕａｌＩｎ−ｌｉｎｅＰａ
ｃｋａｇｅ）の構成を有している。以下、本発明の第２
の実施例における半導体パッケージの構成について詳細
に説明する。

【００４０】図７（ａ）は、本発明の第２の実施例にお
ける半導体パッケージの構成を概略的に示す平面図であ
る。また図７（ｂ）は、図７（ａ）のＢ₄−Ｂ₄線に沿
う概略断面図である。図７を参照して、半導体チップ１
の表面上には複数個のパッド１０２が半導体チップ１０
１の対向する辺に沿って直列平行に配置されている。す
なわち、半導体チップ１０１の対向する辺の端部付近に
は第１のパッド１０２ａが直線状に配列されている。こ
の第１のパッド１０２ａの外側位置には第２のパッド１
０２ｂが直線状に配列されている。さらにこの第２のパ
ッド１０２ｂのさらに外側位置には第３のパッド１０２
ｃが直線状に配列されている。

【００４１】第１、第２および第３のパッド１０２ａ、
１０２ｂ、１０２ｃ上には第１、第２および第３の金属
バンプ層１０３ａ、１０３ｂ、１０３ｃが形成されてい
る。この第１、第２および第３の金属バンプ層１０３の
高さは各々異なる。すなわち、半導体チップ１０１の中
央部に最も近い第１のパッド１０２ａ上に形成される第
１の金属バンプ層１０３ａの高さは最も高い。これに対
して第２および第３のパッド１０２ｂ、１０２ｃでは、
外周にいくにつれて順次高さの低い第２および第３の金
属バンプ層１０３ｂ、１０３ｃが形成されている。

【００４２】第１のパッド１０２ａの各々には、第１の
バンプ層１０３ａを介在して複数本の第１のリード線１
０４ａ、…、１０４ｌの各々が電気的に接続されてい
る。また第２のパッド１０２ｂの各々には、第２のバン
プ層１０３ｂを介在して複数本の第２のリード線１０５
ａ、…、１０５ｍの各々が電気的に接続されている。さ
らに、第３のパッド１０２ｃには、第３のバンプ層１０
３ｃを介在して複数本の第３のリード線１０６ａ、…、
１０６ｎの各々が電気的に接続されている。この第１、
第２および第３のリード線１０４、１０５、１０６は半
導体チップ１０１の表面からの高さ方向に対して積層さ
れている。積層されたリード線１０４、１０５、１０６
は絶縁物質１０７ａ、１０７ｂにより相互に絶縁されて
いる。このように半導体チップ１０１にリード線１０
４、１０５、１０６が接続された状態で点線で囲む領域
が樹脂１０９で封じ込められている。このように半導体
パッケージは構成されている。

【００４３】本発明の第２の実施例における半導体パッ
ケージの製造方法については、第１の実施例とほぼ同様
であるため以下に簡単に説明する。

【００４４】図８は、半導体チップの構成を概略的に示
す平面図である。図８を参照して、まず表面上に直列平
行に配置された第１、第２および第３のパッド１０２
ａ、１０２ｂ、１０２ｃを有する半導体チップ１０１が
準備される。この後、第１、第２および第３のパッド１
０２ａ、１０２ｂ、１０２ｃに金属バンプ層が形成され
る。

【００４５】図９は、金属バンプ層が形成された半導体
チップの様子を示す図８のＢ₅−Ｂ ₅線に沿う断面に対
応した概略断面図である。図９を参照して、第１のパッ
ド１０２ａには最も高さの高い第１の金属バンプ層１０
３ａが形成され、半導体チップ１０１の外側位置へいく
ほどパッド上に形成される金属バンプ層の高さは低くな
り、第３のパッド１０２ｃ上には最も高さの低い第３の
金属バンプ層１０３ｃが形成される。なお、高さの異な
る金属バンプ層１０３の形成工程については第１の実施
例と同様の方法であるためここでは説明を省略する。

【００４６】このように形成された金属バンプ層には各
々リード線が接続される。図１０（ａ）は、半導体チッ
プにリード線が接続された様子を示す概略平面図であ
る。また図１０（ｂ）は、図１０（ａ）のＢ₆−Ｂ₆線
に沿う概略断面図である。図１０を参照して、最も高さ
の高い第１の金属バンプ層１０３ａには、積層されたリ
ード線のうち最も上層に形成される第１のリード線１０
４が接続される。また第２の金属バンプ層１０３ｂには
第２のリード線１０５が接続される。また最も高さの低
い金属バンプ層１０３ｃには積層されるリード線のうち
最も下層に形成されるリード線１０６が接続される。こ
れにより、第１、第２および第３のリード線１０４、１
０５、１０６は第１、第２および第３の金属バンプ層１
０３ａ、１０３ｂ、１０３ｃを介在して第１、第２およ
び第３のパッド１０２ａ、１０２ｂ、１０２ｃと電気的
に接続される。なお積層される第１、第２および第３の
リード線１０４、１０５、１０６は絶縁物質１０７ａ、
１０７ｂにより相互に絶縁される。

【００４７】この後、所望の領域が樹脂で封じ込めら
れ、アウタリード端子加工が施されることにより図１１
（ａ）、（ｂ）に示す半導体パッケージが製造される。
なお、図１１（ａ）は、本発明の第２の実施例における
半導体パッケージの構成を概略的に示す平面図であり、
図１１（ｂ）は、図１１（ａ）の矢印ｓ方向から見た側
面図である。またこの図において樹脂１０９により半導
体チップおよびインナーリード線が封じ込められてい
る。

【００４８】このようにして本発明の第２の実施例にお
ける半導体パッケージは製造される。

【００４９】本発明の第１および第２の実施例において
は、半導体チップの表面に対して高さ方向に積層された
リード線が採用されている。この積層構造を有するリー
ド線はたとえばＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）テープにより形成されてもよい。以
下、リード線の積層構造を有するＴＡＢテープの構成お
よび製造方法について詳細に説明する。

【００５０】図１２（ａ）は、リード線の積層構造を有
するＴＡＢテープの構成を示す概略平面図である。また
図１２（ｂ）は、図１２（ａ）のＢ₇−Ｂ₇線に沿う概
略断面図である。図１２を参照して、リード線の積層構
造を有するＴＡＢテープ２２０は、第１、第２および第
３のリード線２０４、２０５、２０６、第１、第２およ
び第３のバンプ層２０４ａ、２０５ａ、２０６ａ、第
１、第２および第３のテストパッド２１４、２１５、２
１６、チップ孔２２１、インナリード孔２２２、スプロ
ケットホール２２３および絶縁層２２５を備えている。

【００５１】ＴＡＢテープ２２０の幅方向（矢印Ｗ方
向）の中央部にはチップ孔２２１が設けられている。こ
のチップ孔２２１の四方には各々複数個のリード線２０
４、２０５、２０６が配置されている。この第１、第２
および第３のリード線２０４、２０５、２０６は絶縁層
２２５により相互に絶縁され、かつＴＡＢテープ２２０
の厚み方向に積層されている。この第１、第２および第
３のリード線２０４、２０５、２０６の一方端部は、チ
ップ孔２２１において絶縁層２２５から露出している。
また第１、第２および第３のリード線２０４、２０５、
２０６の他方端部には各々第１、第２および第３のバン
プ層２０４ａ、２０５ａ、２０６ａが接続されている。
この第１、第２および第３のバンプ層２０４ａ、２０５
ａ、２０６ａの一部表面は絶縁層２２５より露出して各
々第１、第２および第３のテストパッド２１４、２１
５、２１６を形成している。またチップ孔２２１の四方
にはインナリード孔２２２が設けられている。このイン
ナリード孔２２２においては第１、第２および第３のリ
ード線２０４、２０５、２０６が各々露出している。ま
たＴＡＢテープ２２０の両端にはＴＡＢテープ２２０の
長手方向（矢印Ｌ方向）に沿って複数個のスプロケット
ホールが設けられている。

【００５２】次に、図１２に示すリード線の積層構造を
有するＴＡＢテープの製造方法について説明する。

【００５３】図１３（ａ）〜図１７（ａ）は、リード線
の積層構造を有するＴＡＢテープの製造方法を工程順に
示す概略平面図である。また図１３（ｂ）〜図１７
（ｂ）は、各平面図に対応する図１２の断面に対応した
概略断面図である。図１３（ａ）、（ｂ）を参照して、
まずチップ孔２２１、インナリード孔２２２およびスプ
ロケットホール２２３を有する第１の絶縁層２２５ａの
表面上に第１のリード線２０４が所望の形状に配列して
形成される。この際、第１のリード線２０４の一方端部
は、チップ孔２２１から突き出すように形成される。ま
た、第１のリード線２０４の他方端部は第１のテストパ
ッド領域２１４ａとされる。

【００５４】図１４（ａ）、（ｂ）を参照して、第１の
絶縁層２２５ａの表面上には第２の絶縁層２２５ｂが形
成される。この第２の絶縁層２２５ｂは、第１のテスト
パッド領域２１４ａの上方に開孔を有している。それゆ
え、第１のリード線２０４のテストパッド領域２１４は
第２の絶縁層２２５ｂより露出する。また第２の絶縁層
２２５ｂは、第１のリード線２０４のチップ孔２２１よ
り突き出す部分の表面上にも形成される。

【００５５】図１５（ａ）、（ｂ）を参照して、第２の
絶縁層２２５ｂの表面上に第２のリード線２０５が所望
の形状に形成される。この第２のリード線２０５は、第
１のリード線２０４に対してＴＡＢテープの厚み方向に
積層するように形成される。また第２のリード線２０５
の一方端部は第２の絶縁層２２５ｂに設けられたチップ
孔２２１より突き出る。また第２のリード線２０５の他
方端部は、第２のテストパッド領域２１５ａとされる。

【００５６】図１６（ａ）、（ｂ）を参照して、第２の
絶縁層２２５ｂの表面上に第３の絶縁層２２５ｃが形成
される。この第３の絶縁層２２５ｃは、第１および第２
のテストパッド領域２１４ａ、２１５ａ上方に開孔を有
している。このため、第１および第２のテストパッド領
域２１４ａ、２１５ａは第３の絶縁層２２５ｃより露出
する。また第３の絶縁層２２５ｃは、第２のリード線２
０５のチップ孔２２１より突き出る部分の表面上にも形
成される。

【００５７】図１７（ａ）、（ｂ）を参照して、第３の
絶縁層２２５ｃの表面上に第３のリード線２０６が所望
の形状に配列して形成される。この第３のリード線２０
６は第１および第２のリード線２０４、２０５に対して
ＴＡＢテープの厚み方向に積層するように形成される。
また第３のリード線２０６の一方端部は、第３の絶縁層
２２５ｃに設けられたチップ孔２２１より突き出る。ま
た第３のリード線２０６の他方端部は第３のテストパッ
ド領域２１６ａとされる。

【００５８】この後、第３の絶縁層２２５ｃ上に第４の
絶縁層（図示せず）が形成される。この第４の絶縁層
は、第１、第２および第３のテストパッド領域２１４
ａ、２１５ａ、２１６ａの上方に開孔を有している。こ
のため、第１、第２および第３のテストパッド領域２１
４ａ、２１５ａ、２１６ａは、第４の絶縁層から露出す
る。この露出する第１、第２および第３のテストパッド
領域２１４ａ、２１５ａ、２１６ａの上には第２、第３
および第４の絶縁層２２５ｂ、２２５ｃなどに設けられ
た開孔を埋めるように第１、第２および第３のバンプ層
２０４ａ、２０５ａ、２０６ａが形成される。これによ
り、ＴＡＢテープは図１２（ａ）、（ｂ）に示す構成と
なる。

【００５９】なお、第１、第２および第３のテストパッ
ド２１４、２１５、２１６は、電気的試験を行なう際に
探針（プルーブ）を接触させるため、比較的大きいピッ
チで形成されている。

【００６０】このようにリード線の積層構造を有するＴ
ＡＢテープが形成される。本発明の第１および第２の実
施例における半導体パッケージにおいては、リード線が
半導体チップの表面に対して高さ方向に積層して形成さ
れている。このため、以下に述べる利点を有する。

【００６１】リード線４、５、６が積層されているた
め、パッド２ａ、２ｂ、２ｃをリード線４、５、６の延
びる方向に揃えて配列することが可能となる。このた
め、パッド２ａ、２ｂ、２ｃを半導体チップ１の表面上
に密に配置することができる。それゆえ、小さい半導体
チップ１にも多数のパッドを配列することができるよう
になり、パッド数の増加に伴う半導体チップ１の寸法の
増加分は比較的小さくなる。したがって、パッド数の増
加に伴う半導体チップおよび半導体パッケージの外形寸
法の増大を抑制することができる。

【００６２】また、半導体パッケージ内部のリード線の
インピーダンスを外部配線のインピーダンスと整合する
こともできる。以下、そのことについて詳細に説明す
る。

【００６３】図１８（ａ）は、図１（ａ）のＤ−Ｄ線に
沿うリード線の積層構造を概略的に示す図である。また
図１８（ｂ）は、図１のＥ−Ｅ線に沿うリード線の積層
構造を示す概略図である。図１８（ａ）、（ｂ）を参照
して、本発明のリード線の積層構造においては、第１、
第２および第３のリード線４４、４５、４６は絶縁物質
４７ａ、４７ｂにより相互に絶縁されて形成されてい
る。ここで、第２のリード線４５は信号線用リード線と
し、かつ第１および第３のリード線４４、４６はガード
線用リード線とする。すなわち、半導体チップの内部素
子に信号を伝達するリード線は第２のリード線４５のみ
である。このように第１、第２および第３のリード線４
４、４５、４６が積層されている場合、信号線用リード
線４５とガード線用リード線４４、４６との間には図１
９に示すように容量Ｃ₁、Ｃ₂が生じる。この容量
Ｃ₁、Ｃ₂は、信号線用リード線４５とガード線用リー
ド線４４、４６とに挟まれる絶縁層４７の厚みＴ₁、Ｔ
₂または材質により制御することが可能である。この容
量Ｃ₁、Ｃ₂を制御することにより、信号線用リード線
４５のインピーダンスを制御・決定することができる。
また信号線用リード線４５の材質や厚みＴ₃によっても
信号線用リード線４５のインピーダンスを決定すること
ができる。従って、信号線用リード線４５のインピーダ
ンスを外部配線のインピーダンスと整合させることがで
きる。これは、一般的な多層構造の配線のインピーダン
スを決定する場合と同様、任意に信号線用リード線４５
の材質や厚みＴ₃や絶縁層４７の材質や厚みＴ₁、Ｔ₂
を設定することで所望の配線インピーダンスを得ること
ができるという擬似的な同軸構造の配線が構成できるよ
うにしたものである。

【００６４】このようにして、リード線を半導体チップ
の表面に対して高さ方向に積層したため、積層されるリ
ード線間に生じる容量を制御することにより、半導体パ
ッケージ内部のリード線のインピーダンスを外部配線の
インピーダンスに整合させることができる。

【００６５】また、図１８（ｂ）に示すようにガード線
用リード線４４、４６は信号線用リード線４５の形状に
沿った直線状のものでなくてもよく、図２０に示すよう
に平行板状を有するガード層であってもよい。

【００６６】なお、本発明の第１および第２の実施例に
おける半導体パッケージにおいては、積層されるリード
線が３層のものを示したが、これに限られるものではな
く、２層以上の多層構造であれば上記に述べる効果を得
ることができる。

【００６７】

【発明の効果】請求項１に記載の半導体装置では、リー
ド線が相互に絶縁されて、かつ主表面からの高さ方向に
積層されている。このため、リード線の各々が接続され
る電極パッドを半導体チップ上に、リード線の延びる方
向に揃えて配列することが可能となる。したがって、パ
ッド数の増加に伴う半導体チップの寸法および半導体パ
ッケージの外形寸法の増大を抑制することができる。

【００６８】また、積層されるリード線間に容量が生じ
る。この容量を制御することにより、インピーダンスの
不整合によって生じる弊害は解消され、信号伝達特性の
向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体パッケー
ジの構成を概略的に示す平面図（ａ）、図１（ａ）のＢ
₁−Ｂ₁線に沿う概略断面図である。

【図２】本発明の第１の実施例における半導体パッケー
ジに採用される半導体チップのパッドの配列を示す概略
平面図である。

【図３】半導体チップのパッド上に金属バンプ層を形成
した様子を示す図２のＢ₂−Ｂ ₂線に沿う断面に対応し
た概略断面図である。

【図４】図３に示す金属バンプ層の製造方法を工程順に
示す概略断面図（ａ）〜（ｋ）である。

【図５】本発明の第１の実施例における半導体パッケー
ジにおいて、半導体チップにリード線が接続された状態
を示す概略平面図（ａ）、図５（ａ）のＢ₃−Ｂ₃線に
沿う概略断面図（ｂ）である。

【図６】本発明の第１の実施例における半導体パッケー
ジの構成を概略的に示す平面図（ａ）、図６（ａ）の矢
印ｒ方向から見た概略側面図（ｂ）である。

【図７】本発明の第２の実施例における半導体パッケー
ジの構成を概略的に示す平面図（ａ）、図７（ａ）のＢ
₄−Ｂ₄線に沿う概略断面図（ｂ）である。

【図８】本発明の第２の実施例における半導体パッケー
ジに採用される半導体チップ上のパッドの配列を示す概
略平面図である。

【図９】パッド上に金属バンプ層が形成された様子を示
す図８のＢ₅−Ｂ₅線に沿う断面に対応した概略断面図
である。

【図１０】本発明の第２の実施例における半導体パッケ
ージにおいて、半導体チップにリード線が接続された様
子を概略的に示す平面図（ａ）、図１０（ａ）のＢ₆−
Ｂ ₆線に沿う概略断面図（ｂ）である。

【図１１】本発明の第２の実施例における半導体パッケ
ージの構成を概略的に示す平面図（ａ）、図１１（ａ）
の矢印ｓ方向から見た概略側面図（ｂ）である。

【図１２】リード線の積層構造を有するＴＡＢテープの
構成を概略的に示す平面図（ａ）、図１２（ａ）のＢ₇
−Ｂ₇線に沿う概略断面図（ｂ）である。

【図１３】本発明のリード線の積層構造を有するＴＡＢ
テープの製造方法の第１工程を示す概略平面図（ａ）、
概略断面図（ｂ）である。

【図１４】本発明のリード線の積層構造を有するＴＡＢ
テープの製造方法の第２工程を示す概略平面図（ａ）、
概略断面図（ｂ）である。

【図１５】本発明のリード線の積層構造を有するＴＡＢ
テープの製造方法の第３工程を示す概略平面図（ａ）、
概略断面図（ｂ）である。

【図１６】本発明のリード線の積層構造を有するＴＡＢ
テープの製造方法の第４工程を示す概略平面図（ａ）、
概略断面図（ｂ）である。

【図１７】本発明のリード線の積層構造を有するＴＡＢ
テープの製造方法の第５工程を示す概略平面図（ａ）、
概略断面図（ｂ）である。

【図１８】図１のＤ−Ｄ線に沿うリード線の積層構造を
概略的に示す断面図（ａ）、図１のＥ−Ｅ線に沿うリー
ド線の積層構造を概略的に示す断面図（ｂ）である。

【図１９】積層構造を有するリード線を用いることによ
り、インピーダンスを整合できることを説明するための
図１８（ｂ）に対応した概略断面図である。

【図２０】平行板状のガード線層を用いた場合の積層構
造を示す図１８（ｂ）の断面に対応した概略断面図であ
る。

【図２１】従来の半導体パッケージにおいて、半導体チ
ップとリード線との接続を示す概略平面図である。

【図２２】従来の半導体パッケージにおいて、パッドの
配列を示す半導体チップの部分拡大平面図である。

【図２３】従来の半導体パッケージにおいて、パッドの
配列を示す半導体チップの部分拡大平面図である。

【符号の説明】

１、１０１半導体チップ２、１０２パッド３、１０３金属バンプ層４、５、６、１０４、１０５、１０６、２０４、２０
５、２０６リード線７ａ、７ｂ、１０７ａ、１０７ｂ絶縁物質１０、１１０半導体パッケージ

Claims

【特許請求の範囲】

【請求項１】主表面を有し、かつその主表面に複数個
の電極パッドが形成された半導体チップと、前記電極パッドの各々に対応して電気的に接続された複
数個のリード線とを備えた半導体装置において、前記リード線が相互に絶縁されて、かつ前記主表面から
の高さ方向に積層されていることを特徴とする、半導体
装置。
【請求項２】前記電極パッドは第１の電極パッドおよ
び第２の電極パッドを含み、前記第１の電極パッド上に
は前記主表面から第１の高さを有する第１のバンプ層が
形成され、前記第２の電極パッド上には前記第１の高さ
よりも高い第２の高さを有する第２のバンプ層が形成さ
れ、前記複数個のリード線の各々は前記第１および第２
のバンプ層の各々を介在して前記第１および第２の電極
パッドに電気的に接続されていることを特徴とする、請
求項１に記載の半導体装置。
【請求項３】前記電極パッドは所定数の電極パッドか
らなる第１の電極パッド群と第２の電極パッド群とを含
み、前記第１の電極パッド群は前記主表面の端部に形成
され、前記第２の電極パッド群は前記第１の電極パッド
群よりも前記主表面の外側位置に形成され、前記第１の
電極パッド上には前記主表面から第１の高さを有する第
１のパッド層が形成され、前記第２の電極パッド上には
前記第１の高さと異なる第２の高さを有する第２のパッ
ド層が形成され、前記複数個のリード線の各々は前記第
１および第２のバンプ層の各々を介在して前記第１およ
び第２の電極パッドに電気的に接続されていることを特
徴とする、請求項１に記載の半導体装置。