JPH0737976A - 半導体装置の素子領域分離構造とその形成方法 - Google Patents
半導体装置の素子領域分離構造とその形成方法Info
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- JPH0737976A JPH0737976A JP17890193A JP17890193A JPH0737976A JP H0737976 A JPH0737976 A JP H0737976A JP 17890193 A JP17890193 A JP 17890193A JP 17890193 A JP17890193 A JP 17890193A JP H0737976 A JPH0737976 A JP H0737976A
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Abstract
(57)【要約】
【目的】 半導体装置の素子分領域離構造とその形成方
法に関し、素子分離領域のｐｎ接合型に順方向の電圧が
印加された場合でも素子領域を半導体層の他の素子領域
から分離できる手段を提供する。 【構成】 シリコン基板１の上の絶縁膜２の上にｐ型半
導体層３とｎ型半導体層４1 ，４2 を形成し、その上に
絶縁膜６を形成し、このｐ型半導体層３とｎ型半導体層
４1 ，４2 の、例えば、アノード電極７とｎ型半導体層
４1 の間に形成されるショットキバリアおよびｎ型半導
体層４1 のｎ+ 領域８とカソード電極９からなるショッ
トキバリアダイオード７1 である素子領域を包囲する部
分に、絶縁膜２に達する複数のｐ型半導体層５1 ，５2
を形成して複数のダイオードからなる素子領域分離構造
を形成し、必要に応じて、一部のダイオードを短絡して
サイリスタ効果を防ぎ、一部のダイオードを逆バイアス
することによって素子領域分離機能を高める。
法に関し、素子分離領域のｐｎ接合型に順方向の電圧が
印加された場合でも素子領域を半導体層の他の素子領域
から分離できる手段を提供する。 【構成】 シリコン基板１の上の絶縁膜２の上にｐ型半
導体層３とｎ型半導体層４1 ，４2 を形成し、その上に
絶縁膜６を形成し、このｐ型半導体層３とｎ型半導体層
４1 ，４2 の、例えば、アノード電極７とｎ型半導体層
４1 の間に形成されるショットキバリアおよびｎ型半導
体層４1 のｎ+ 領域８とカソード電極９からなるショッ
トキバリアダイオード７1 である素子領域を包囲する部
分に、絶縁膜２に達する複数のｐ型半導体層５1 ，５2
を形成して複数のダイオードからなる素子領域分離構造
を形成し、必要に応じて、一部のダイオードを短絡して
サイリスタ効果を防ぎ、一部のダイオードを逆バイアス
することによって素子領域分離機能を高める。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の素子領域
分離構造とその形成方法に関する。
分離構造とその形成方法に関する。
【０００２】
【従来の技術】半導体装置、特に半導体集積回路装置に
おいて、素子領域をｐｎ接合によって包囲するｐｎ接合
分離技術、あるいは、素子領域を誘電体によって包囲す
る誘電体分離技術が用いられている。
おいて、素子領域をｐｎ接合によって包囲するｐｎ接合
分離技術、あるいは、素子領域を誘電体によって包囲す
る誘電体分離技術が用いられている。
【０００３】図７は、従来のｐｎ接合分離による集積回
路装置の説明図であり、（Ａ）は断面図、（Ｂ）はその
平面図である。この図において、７１はシリコン基板、
７２は絶縁膜、７３はｐ型半導体層、７４はｎ型半導体
層、７５はｐ型半導体層、７６は絶縁膜、７７はアノー
ド電極、７７1 はショットキバリアダイオード、７８は
ｎ+ 型領域、７９はカソード電極、８０は接地電極であ
る。
路装置の説明図であり、（Ａ）は断面図、（Ｂ）はその
平面図である。この図において、７１はシリコン基板、
７２は絶縁膜、７３はｐ型半導体層、７４はｎ型半導体
層、７５はｐ型半導体層、７６は絶縁膜、７７はアノー
ド電極、７７1 はショットキバリアダイオード、７８は
ｎ+ 型領域、７９はカソード電極、８０は接地電極であ
る。
【０００４】従来のｐｎ接合分離による集積回路装置
の、集積化したショットキバリアダイオード（ＳＢＤ）
の一例においては、シリコン基板７１の上の絶縁膜７２
の上にｐ型半導体層７３が形成されたＳＯＩ基板の上に
ｎ型半導体層７４が形成され、このｎ型半導体層７４に
枠状にｐ型不純物を導入してｐ型半導体層７５からなる
分離領域を形成して素子領域を画定し、その上にＳｉＯ
2 からなる絶縁膜７６を形成し、素子領域の絶縁膜７６
に開口を形成しアルミニウムからなるアノード電極７７
を形成してｎ型半導体層７４との間にショットキバリア
ダイオード７７1を形成し、絶縁膜７６のアノード電極
７７に隣接する部分に開口を形成し、ｎ型不純物を高濃
度に導入してｎ+ 型領域７８を形成し、その上にカソー
ド電極７９を形成し、ｐ型半導体層７５の上の絶縁膜７
６に開口を形成し、モストネガ電圧を印加する接地電極
８０を形成している。
の、集積化したショットキバリアダイオード（ＳＢＤ）
の一例においては、シリコン基板７１の上の絶縁膜７２
の上にｐ型半導体層７３が形成されたＳＯＩ基板の上に
ｎ型半導体層７４が形成され、このｎ型半導体層７４に
枠状にｐ型不純物を導入してｐ型半導体層７５からなる
分離領域を形成して素子領域を画定し、その上にＳｉＯ
2 からなる絶縁膜７６を形成し、素子領域の絶縁膜７６
に開口を形成しアルミニウムからなるアノード電極７７
を形成してｎ型半導体層７４との間にショットキバリア
ダイオード７７1を形成し、絶縁膜７６のアノード電極
７７に隣接する部分に開口を形成し、ｎ型不純物を高濃
度に導入してｎ+ 型領域７８を形成し、その上にカソー
ド電極７９を形成し、ｐ型半導体層７５の上の絶縁膜７
６に開口を形成し、モストネガ電圧を印加する接地電極
８０を形成している。
【０００５】この集積回路装置においては、アノード電
極７７に正のＶccを印加し、カソード電極７９にモスト
ネガである接地（ＧＮＤ）電位を与えて、ｎ型半導体層
７４とｐ型半導体層７５からなるｐｎ接合を逆方向バイ
アスして素子領域を素子領域以外のｎ型半導体層７４か
ら分離している。
極７７に正のＶccを印加し、カソード電極７９にモスト
ネガである接地（ＧＮＤ）電位を与えて、ｎ型半導体層
７４とｐ型半導体層７５からなるｐｎ接合を逆方向バイ
アスして素子領域を素子領域以外のｎ型半導体層７４か
ら分離している。
【０００６】ところが、半導体装置において、その入力
信号が設計時に予定された最も低い電圧（モストネガ）
より低い電圧が印加されることがあり、ｎ型半導体層７
４とｐ型半導体層７５からなるｐｎ接合の順方向の電圧
（シリコンの場合ＶF ＝０．７Ｖ）を超えると、素子領
域を分離する機能を果たさない。
信号が設計時に予定された最も低い電圧（モストネガ）
より低い電圧が印加されることがあり、ｎ型半導体層７
４とｐ型半導体層７５からなるｐｎ接合の順方向の電圧
（シリコンの場合ＶF ＝０．７Ｖ）を超えると、素子領
域を分離する機能を果たさない。
【０００７】図８は、一般的な集積回路装置の等価回路
である。この図において、８１は集積回路装置、８２は
Ｖcc、８３はＧＮＤ、８４は入力端子、８５は出力端子
である。一般的な集積回路装置８１においては、電源と
してＧＮＤの電位より高い電圧源、あるいは低い電圧源
を与えており、一般的なｐｎ分離を用いた集積回路装置
においては、最も低い電位（モストネガ）を集積回路装
置の基板電位にする場合が多い。例えば、図８のよう
に、Ｖcc８２、ＧＮＤ８３をもつ場合は、最も低い電位
がＧＮＤ８３の電位であるから、集積回路装置の基板電
位はＧＮＤとなり、分離用のｐ型領域はＧＮＤ８３に接
続される。なお、８４は入力端子、８５は出力端子であ
る。以下、さらに詳細に説明する。
である。この図において、８１は集積回路装置、８２は
Ｖcc、８３はＧＮＤ、８４は入力端子、８５は出力端子
である。一般的な集積回路装置８１においては、電源と
してＧＮＤの電位より高い電圧源、あるいは低い電圧源
を与えており、一般的なｐｎ分離を用いた集積回路装置
においては、最も低い電位（モストネガ）を集積回路装
置の基板電位にする場合が多い。例えば、図８のよう
に、Ｖcc８２、ＧＮＤ８３をもつ場合は、最も低い電位
がＧＮＤ８３の電位であるから、集積回路装置の基板電
位はＧＮＤとなり、分離用のｐ型領域はＧＮＤ８３に接
続される。なお、８４は入力端子、８５は出力端子であ
る。以下、さらに詳細に説明する。
【０００８】図９は、従来のショットキバリアダイオー
ドの等価回路である。この図において、９１はショット
キバリアダイオード、９２は分離用ダイオード、９３は
アノード端子、９４はカソード端子である。このアノー
ド端子９３とカソード端子９４を有する従来のショット
キバリアダイオード９１のカソードは、この等価回路に
示されているように、カソード端子９４に等価的に分離
構造のｐｎ接合によるダイオード９２が接続される。
ドの等価回路である。この図において、９１はショット
キバリアダイオード、９２は分離用ダイオード、９３は
アノード端子、９４はカソード端子である。このアノー
ド端子９３とカソード端子９４を有する従来のショット
キバリアダイオード９１のカソードは、この等価回路に
示されているように、カソード端子９４に等価的に分離
構造のｐｎ接合によるダイオード９２が接続される。
【０００９】図１０は、ショットキバリアダイオードブ
リッジを用いた全波整流器の回路図である。この図にお
いて、１０１は第１のショットキバリアダイオード、１
０２は第２のショットキバリアダイオード、１０３は第
３のショットキバリアダイオード、１０４は第４のショ
ットキバリアダイオード、１０５はＧＮＤ端子、１０６
は直流出力端子、１０７は交流信号源である。
リッジを用いた全波整流器の回路図である。この図にお
いて、１０１は第１のショットキバリアダイオード、１
０２は第２のショットキバリアダイオード、１０３は第
３のショットキバリアダイオード、１０４は第４のショ
ットキバリアダイオード、１０５はＧＮＤ端子、１０６
は直流出力端子、１０７は交流信号源である。
【００１０】このショットキバリアダイオードブリッジ
を用いた全波整流器においては、第１のショットキバリ
アダイオード１０１、第２のショットキバリアダイオー
ド１０２、第３のショットキバリアダイオード１０３お
よび第４のショットキバリアダイオード１０４によって
ブリッジが構成され、対向する接続点に交流信号源１０
７が接続され、他の対向する接続点にＧＮＤ端子１０５
と直流出力端子１０６が接続されている。
を用いた全波整流器においては、第１のショットキバリ
アダイオード１０１、第２のショットキバリアダイオー
ド１０２、第３のショットキバリアダイオード１０３お
よび第４のショットキバリアダイオード１０４によって
ブリッジが構成され、対向する接続点に交流信号源１０
７が接続され、他の対向する接続点にＧＮＤ端子１０５
と直流出力端子１０６が接続されている。
【００１１】この図において、例えば、破線で囲んだ第
３のショットキバリアダイオード１０３が、図９におけ
るショットキバリアダイオードに相当し、第１のショッ
トキバリアダイオード１０１、第２のショットキバリア
ダイオード１０２、第３のショットキバリアダイオード
１０３、第４のショットキバリアダイオード１０４の相
互間をｐｎ接合分離構造によって分離すると、各々のシ
ョットキバリアダイオードには、等価的に分離構造のｐ
ｎ接合によるダイオードが接続される。
３のショットキバリアダイオード１０３が、図９におけ
るショットキバリアダイオードに相当し、第１のショッ
トキバリアダイオード１０１、第２のショットキバリア
ダイオード１０２、第３のショットキバリアダイオード
１０３、第４のショットキバリアダイオード１０４の相
互間をｐｎ接合分離構造によって分離すると、各々のシ
ョットキバリアダイオードには、等価的に分離構造のｐ
ｎ接合によるダイオードが接続される。
【００１２】図９、図１０に示されたショットキバリア
ダイオードに印加される交流信号の周波数は数ＫＨｚ〜
数１０Ｍｚと様々であり、また、電流は数１００ｍＡ〜
数Ａと様々であるが、もし、ショットキバリアダイオー
ドに過度の電流が流れると、ショットキバリアダイオー
ドの特徴である低い順方向電圧ＶF （０．３〜０．５
Ｖ）が大きくなり、カソード−ＧＮＤ間の電圧も大きく
なって、分離構造のｐｎ接合によるダイオードの順方向
電圧（０．７Ｖ）を超えるとこのダイオードがオンして
しまう。この分離構造のｐｎ接合によるダイオードがオ
ンすると、少数キャリアの回復時間が有限であるため高
周波では整流回路として動作しなくなる。このような問
題を解消するものとして、従来から素子領域を誘電体に
よって分離する誘電体分離技術が用いられている。
ダイオードに印加される交流信号の周波数は数ＫＨｚ〜
数１０Ｍｚと様々であり、また、電流は数１００ｍＡ〜
数Ａと様々であるが、もし、ショットキバリアダイオー
ドに過度の電流が流れると、ショットキバリアダイオー
ドの特徴である低い順方向電圧ＶF （０．３〜０．５
Ｖ）が大きくなり、カソード−ＧＮＤ間の電圧も大きく
なって、分離構造のｐｎ接合によるダイオードの順方向
電圧（０．７Ｖ）を超えるとこのダイオードがオンして
しまう。この分離構造のｐｎ接合によるダイオードがオ
ンすると、少数キャリアの回復時間が有限であるため高
周波では整流回路として動作しなくなる。このような問
題を解消するものとして、従来から素子領域を誘電体に
よって分離する誘電体分離技術が用いられている。
【００１３】
【発明が解決しようとする課題】しかし、この誘電体分
離技術は、従来から知られているｐｎ分離技術に比較し
て工程や必要なマスク枚数が多いため製造コスト的に不
利であった。本発明は、ｐｎ分離技術をさらに改良し
て、素子領域分離構造に順方向の電圧が印加された場合
にも素子領域を半導体層の他の素子領域から分離する手
段を提供することを目的とする。
離技術は、従来から知られているｐｎ分離技術に比較し
て工程や必要なマスク枚数が多いため製造コスト的に不
利であった。本発明は、ｐｎ分離技術をさらに改良し
て、素子領域分離構造に順方向の電圧が印加された場合
にも素子領域を半導体層の他の素子領域から分離する手
段を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明にかかる半導体装
置の素子領域分離構造においては、絶縁膜の上に形成さ
れた半導体層に、素子領域を包囲し該絶縁膜に達する複
数のｐｎ接合が直列に形成された構成を採用した。
置の素子領域分離構造においては、絶縁膜の上に形成さ
れた半導体層に、素子領域を包囲し該絶縁膜に達する複
数のｐｎ接合が直列に形成された構成を採用した。
【００１５】この場合、分離領域を構成する、直列に形
成された複数のｐｎ接合によってサイリスタ効果が発生
するのを防ぐために、一部のｐｎ接合を短絡することが
できる。
成された複数のｐｎ接合によってサイリスタ効果が発生
するのを防ぐために、一部のｐｎ接合を短絡することが
できる。
【００１６】またこの場合、絶縁膜の上の半導体層に、
前記のように、素子領域を包囲し該絶縁膜に達する複数
のｐｎ接合が直列に形成された素子領域分離構造と、該
素子領域分離構造の外の他の素子領域とを包囲し該絶縁
膜に達するｐｎ接合を形成することができる。
前記のように、素子領域を包囲し該絶縁膜に達する複数
のｐｎ接合が直列に形成された素子領域分離構造と、該
素子領域分離構造の外の他の素子領域とを包囲し該絶縁
膜に達するｐｎ接合を形成することができる。
【００１７】またこれらの場合、分離領域を構成する、
直列に形成された複数のｐｎ接合のうちの一部のｐｎ接
合に逆バイアス電圧を印加して、逆方向バイアスを用い
て素子領域を分離することができる。
直列に形成された複数のｐｎ接合のうちの一部のｐｎ接
合に逆バイアス電圧を印加して、逆方向バイアスを用い
て素子領域を分離することができる。
【００１８】また、本発明にかかる半導体装置の素子領
域分離構造の形成方法においては、絶縁膜の上に第１導
電型半導体層が形成されたＳＯＩ基板を用い、該第１導
電型半導体層の素子領域を包囲する枠状の部分に、第１
導電型とは逆の第２導電型不純物を該絶縁膜に達するま
で導入して埋め込み層を形成する工程と、該埋め込み層
が形成された第１導電型半導体層の上に第２導電型の半
導体層を堆積する工程と、該第２導電型の半導体層の、
該第１導電型の半導体層の該埋め込み層の内周と外周に
沿う枠状の部分に第１導電型の不純物を導入してｐｎ分
離構造を形成する工程を採用した。
域分離構造の形成方法においては、絶縁膜の上に第１導
電型半導体層が形成されたＳＯＩ基板を用い、該第１導
電型半導体層の素子領域を包囲する枠状の部分に、第１
導電型とは逆の第２導電型不純物を該絶縁膜に達するま
で導入して埋め込み層を形成する工程と、該埋め込み層
が形成された第１導電型半導体層の上に第２導電型の半
導体層を堆積する工程と、該第２導電型の半導体層の、
該第１導電型の半導体層の該埋め込み層の内周と外周に
沿う枠状の部分に第１導電型の不純物を導入してｐｎ分
離構造を形成する工程を採用した。
【００１９】この場合、第１導電型半導体層の素子領域
を包囲する複数の枠状の部分に、第１導電型とは逆の第
２導電型不純物を該絶縁膜に達するまで導入して埋め込
み層を形成し、それぞれの埋め込み層の内周と外周に沿
う枠状の部分に第１導電型の不純物を導入してｐｎ分離
構造を形成することができる。
を包囲する複数の枠状の部分に、第１導電型とは逆の第
２導電型不純物を該絶縁膜に達するまで導入して埋め込
み層を形成し、それぞれの埋め込み層の内周と外周に沿
う枠状の部分に第１導電型の不純物を導入してｐｎ分離
構造を形成することができる。
【００２０】
【作用】図１は、本発明のｐｎ接合分離による集積回路
装置の原理説明図である。この図において、１はシリコ
ン基板、２は絶縁膜、３はｐ型半導体層、４，４ 1 ，４
2 はｎ型半導体層、５1 ，５2 はｐ型半導体層、６は絶
縁膜、７はアノード電極、７1 はショッキバリアダイオ
ード、８はｎ+ 型領域、９はカソード電極、１０は接地
電極である。
装置の原理説明図である。この図において、１はシリコ
ン基板、２は絶縁膜、３はｐ型半導体層、４，４ 1 ，４
2 はｎ型半導体層、５1 ，５2 はｐ型半導体層、６は絶
縁膜、７はアノード電極、７1 はショッキバリアダイオ
ード、８はｎ+ 型領域、９はカソード電極、１０は接地
電極である。
【００２１】本発明のｐｎ接合分離による集積回路装置
においては、シリコン基板１の上の絶縁膜２の上にｐ型
半導体層３が形成されたＳＯＩ基板を用い、このｐ型半
導体層３の上にｎ型半導体層４が形成され、このｎ型半
導体層４に枠状にｐ型不純物を導入してｐ型半導体層５
1 ，５2 、ｎ型半導体層４2 からなる分離領域を形成し
て素子領域を画定し、その上にＳｉＯ2 からなる絶縁膜
６を形成し、素子領域の絶縁膜６に開口を形成しアルミ
ニウムからなるアノード電極７を形成してｎ型半導体層
４1 との間にショットキバリアダイオード７1 を形成
し、絶縁膜６のアノード電極７に隣接する部分に開口を
形成し、ｎ型不純物を高濃度に導入してｎ + 型領域８を
形成し、その上にカソード電極９を形成し、ｐ型半導体
層５2 の上の絶縁膜６に開口を形成し、モストネガ電圧
を印加する接地電極１０を形成している。
においては、シリコン基板１の上の絶縁膜２の上にｐ型
半導体層３が形成されたＳＯＩ基板を用い、このｐ型半
導体層３の上にｎ型半導体層４が形成され、このｎ型半
導体層４に枠状にｐ型不純物を導入してｐ型半導体層５
1 ，５2 、ｎ型半導体層４2 からなる分離領域を形成し
て素子領域を画定し、その上にＳｉＯ2 からなる絶縁膜
６を形成し、素子領域の絶縁膜６に開口を形成しアルミ
ニウムからなるアノード電極７を形成してｎ型半導体層
４1 との間にショットキバリアダイオード７1 を形成
し、絶縁膜６のアノード電極７に隣接する部分に開口を
形成し、ｎ型不純物を高濃度に導入してｎ + 型領域８を
形成し、その上にカソード電極９を形成し、ｐ型半導体
層５2 の上の絶縁膜６に開口を形成し、モストネガ電圧
を印加する接地電極１０を形成している。
【００２２】なお、ｐ型半導体層５1 ，５2 の間に挟ま
れたｎ型半導体層４2 のｎ+ 領域は、ｐ型半導体層３に
不純物を導入して形成された埋め込み層である。また、
このようにｐ型半導体層３に埋め込み層を形成し、その
上に形成されたｎ型半導体層４の上にｐ型不純物を導入
すると、ｎ型半導体層４が厚い場合でも、分離領域の面
積を小さくすることができ、高集積化することができ
る。
れたｎ型半導体層４2 のｎ+ 領域は、ｐ型半導体層３に
不純物を導入して形成された埋め込み層である。また、
このようにｐ型半導体層３に埋め込み層を形成し、その
上に形成されたｎ型半導体層４の上にｐ型不純物を導入
すると、ｎ型半導体層４が厚い場合でも、分離領域の面
積を小さくすることができ、高集積化することができ
る。
【００２３】この集積回路装置においては、アノード電
極７に正のＶccを印加し、接地電極１０にモストネガで
ある接地（ＧＮＤ）電位を与えているが、この図にみら
れるように、素子領域側のｎ型半導体層４、その外側の
ｐ型半導体層５1 、さらに外側のｎ型半導体層４、接地
電極１０が接続されているｐ型半導体層５2 の間に、ｎ
ｐｎｐ接合が形成されている。
極７に正のＶccを印加し、接地電極１０にモストネガで
ある接地（ＧＮＤ）電位を与えているが、この図にみら
れるように、素子領域側のｎ型半導体層４、その外側の
ｐ型半導体層５1 、さらに外側のｎ型半導体層４、接地
電極１０が接続されているｐ型半導体層５2 の間に、ｎ
ｐｎｐ接合が形成されている。
【００２４】図２は、本発明のｐｎ接合分離構造の等価
回路であり、（Ａ）はｎｐｎｐ接合を示し、（Ｂ）は中
間の接合を短絡した場合を示している。この図におい
て、７1 がショットキバリアダイオード、Ａがアノード
端子、Ｋがカソード端子、Ｄa ，Ｄb ，Ｄc が素子領域
分離構造を構成するダイオードであるほかは図１におい
て使用した符号と同様である。
回路であり、（Ａ）はｎｐｎｐ接合を示し、（Ｂ）は中
間の接合を短絡した場合を示している。この図におい
て、７1 がショットキバリアダイオード、Ａがアノード
端子、Ｋがカソード端子、Ｄa ，Ｄb ，Ｄc が素子領域
分離構造を構成するダイオードであるほかは図１におい
て使用した符号と同様である。
【００２５】本発明のｐｎ接合分離構造においては、こ
の等価回路に示されているように、アノード端子Ａとカ
ソード端子Ｋに接続されたショットキバリアダイオード
７1のカソード電極側に、カソード端子Ｋに向かって、
第１のｎ型半導体層４1 、第１のｐ型半導体層５1 、第
２のｎ型半導体層４2 、第２のｐ型半導体層５2 が接続
され、第１のｎ型半導体層４1 と第１のｐ型半導体層５
1 の接合部にＧＮＤからカソード端子Ｋに向かう第１の
ダイオードＤa が形成され、第１のｐ型半導体層５1 と
第２のｎ型半導体層４2 の接合部にカソード端子Ｋから
ＧＮＤに向かう第２のダイオードＤb が形成され、第２
のｎ型半導体層４2 と第２のｎ型半導体層５2 の接合部
にＧＮＤからカソード端子Ｋに向かう第３のダイオード
Ｄc が形成されている。
の等価回路に示されているように、アノード端子Ａとカ
ソード端子Ｋに接続されたショットキバリアダイオード
７1のカソード電極側に、カソード端子Ｋに向かって、
第１のｎ型半導体層４1 、第１のｐ型半導体層５1 、第
２のｎ型半導体層４2 、第２のｐ型半導体層５2 が接続
され、第１のｎ型半導体層４1 と第１のｐ型半導体層５
1 の接合部にＧＮＤからカソード端子Ｋに向かう第１の
ダイオードＤa が形成され、第１のｐ型半導体層５1 と
第２のｎ型半導体層４2 の接合部にカソード端子Ｋから
ＧＮＤに向かう第２のダイオードＤb が形成され、第２
のｎ型半導体層４2 と第２のｎ型半導体層５2 の接合部
にＧＮＤからカソード端子Ｋに向かう第３のダイオード
Ｄc が形成されている。
【００２６】そのため、ショットキバリアダイオード７
1 が形成されている素子領域は、ショットキバリアダイ
オード７1 が正常な動作をしてカソード端子Ｋの電圧が
高いときは第１のダイオードＤa と第３のダイオードＤ
c によって分離され、ショットキバリアダイオード７1
に大電流が流れてカソード端子Ｋの電圧が低くなったと
きは第２のダイオードＤb によって分離されるため、シ
ョットキバリアダイオード７1 の整流動作が阻害される
ことはない。
1 が形成されている素子領域は、ショットキバリアダイ
オード７1 が正常な動作をしてカソード端子Ｋの電圧が
高いときは第１のダイオードＤa と第３のダイオードＤ
c によって分離され、ショットキバリアダイオード７1
に大電流が流れてカソード端子Ｋの電圧が低くなったと
きは第２のダイオードＤb によって分離されるため、シ
ョットキバリアダイオード７1 の整流動作が阻害される
ことはない。
【００２７】したがって、ＳＯＩ基板の絶縁膜上の半導
体層の素子領域を包囲して複数のｐｎ接合を形成するこ
とにより、基板電位、あるいは、モストネガより低い電
圧の信号を扱うことができ、従来の技術において問題視
されていたショットキバリアダイオードブリッジ等の集
積回路装置の過渡電流による動作不良を大幅に改善する
ことができる。
体層の素子領域を包囲して複数のｐｎ接合を形成するこ
とにより、基板電位、あるいは、モストネガより低い電
圧の信号を扱うことができ、従来の技術において問題視
されていたショットキバリアダイオードブリッジ等の集
積回路装置の過渡電流による動作不良を大幅に改善する
ことができる。
【００２８】このように、素子領域分離構造をｎｐｎｐ
接合あるいはｐｎｐｎ接合によって形成した場合、各半
導体層の厚さ、不純物濃度、ｎｐｎｐ接合あるいはｐｎ
ｐｎ接合を流れる電流等が所定の関係になると、サイリ
スタ効果を生じて導通し、素子領域を分離する機能を失
うおそれがある。そのようなサイリスタ効果を防ぐた
め、図２（Ａ）中に破線で示すように、第２のダイオー
ドＤb のアノードとカソードを短絡して、第２のダイオ
ードＤb をキャンセルすることができる。
接合あるいはｐｎｐｎ接合によって形成した場合、各半
導体層の厚さ、不純物濃度、ｎｐｎｐ接合あるいはｐｎ
ｐｎ接合を流れる電流等が所定の関係になると、サイリ
スタ効果を生じて導通し、素子領域を分離する機能を失
うおそれがある。そのようなサイリスタ効果を防ぐた
め、図２（Ａ）中に破線で示すように、第２のダイオー
ドＤb のアノードとカソードを短絡して、第２のダイオ
ードＤb をキャンセルすることができる。
【００２９】その結果、この素子領域分離構造は、図２
（Ｂ）に示されているように、アノード端子Ａとカソー
ド端子Ｋに接続されたショットキバリアダイオード７1
のカソード電極側を、カソード端子Ｋに向かう第１のダ
イオードＤa と第３のダイオードＤc を経てＧＮＤに接
続された構成になる。この構成の素子領域分離構造を用
いると、前記のサイリスタ効果の発生を防ぐことがで
き、ショットキバリアダイオード７1 に過度の電流が流
れて、カソード端子Ｋの電圧がＧＮＤの電位であるモス
トネガより低下しても、その電圧が素子分離構造の２個
のダイオードの順方向電圧（２×０．７Ｖ）を超えるま
では、このダイオードがオンせず、素子間分離機能が阻
害されることがない。
（Ｂ）に示されているように、アノード端子Ａとカソー
ド端子Ｋに接続されたショットキバリアダイオード７1
のカソード電極側を、カソード端子Ｋに向かう第１のダ
イオードＤa と第３のダイオードＤc を経てＧＮＤに接
続された構成になる。この構成の素子領域分離構造を用
いると、前記のサイリスタ効果の発生を防ぐことがで
き、ショットキバリアダイオード７1 に過度の電流が流
れて、カソード端子Ｋの電圧がＧＮＤの電位であるモス
トネガより低下しても、その電圧が素子分離構造の２個
のダイオードの順方向電圧（２×０．７Ｖ）を超えるま
では、このダイオードがオンせず、素子間分離機能が阻
害されることがない。
【００３０】上記の説明は、ｐｎ接合を用いた素子領域
分離構造をｎｐｎｐ接合とした例であるが、その接合の
数に限定されず、回路構成と動作条件によって定まる必
要な数の接合を形成することができる。また、集積回路
装置の電圧の極性に応じて、素子領域分離構造をｐｎｐ
ｎ接合とすることができることはいうまでもない。
分離構造をｎｐｎｐ接合とした例であるが、その接合の
数に限定されず、回路構成と動作条件によって定まる必
要な数の接合を形成することができる。また、集積回路
装置の電圧の極性に応じて、素子領域分離構造をｐｎｐ
ｎ接合とすることができることはいうまでもない。
【００３１】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図３は、第１実施例の素子領域分離構造
を用いたショットキバリアダイオードブリッジの説明図
である。この図において、１１は第１のｐ型領域、１２
は第１のｎ型領域、１３は第２のｐ型領域、１４は第２
のｎ型領域、１５は第３のｎ型領域、１６は第４のｎ型
領域、１７は第１の交流電極、１８は第２の交流電極、
１９はＶCC電極、２０はＧＮＤ電極、２１は第１のショ
ットキバリアダイオード用コンタクト窓、２１1は第１
のショットキバリアダイオード、２２は第２のショット
キバリアダイオード用コンタクト窓、２２1 は第２のシ
ョットキバリアダイオード、２３は第３のショットキバ
リアダイオード用コンタクト窓、２３1 は第３のショッ
トキバリアダイオード、２４は第４のショットキバリア
ダイオード用コンタクト窓、２４1は第４のショットキ
バリアダイオード、２５は第１の配線層、２６は第２の
配線層、２７は第１のコンタクト用窓、２７1 は第１の
コンタクト、２８は第２のコンタクト用窓、２８1 は第
２のコンタクト、２９は第３のコンタクト用窓、２９ 1
は第３のコンタクト、３０は第４のコンタクト用窓、３
０1 は第４のコンタクト、３１は第５のコンタクト用
窓、３１1 は第５のコンタクト、３２は第６のコンタク
ト用窓、３２1 は第６のコンタクトである。
を用いたショットキバリアダイオードブリッジの説明図
である。この図において、１１は第１のｐ型領域、１２
は第１のｎ型領域、１３は第２のｐ型領域、１４は第２
のｎ型領域、１５は第３のｎ型領域、１６は第４のｎ型
領域、１７は第１の交流電極、１８は第２の交流電極、
１９はＶCC電極、２０はＧＮＤ電極、２１は第１のショ
ットキバリアダイオード用コンタクト窓、２１1は第１
のショットキバリアダイオード、２２は第２のショット
キバリアダイオード用コンタクト窓、２２1 は第２のシ
ョットキバリアダイオード、２３は第３のショットキバ
リアダイオード用コンタクト窓、２３1 は第３のショッ
トキバリアダイオード、２４は第４のショットキバリア
ダイオード用コンタクト窓、２４1は第４のショットキ
バリアダイオード、２５は第１の配線層、２６は第２の
配線層、２７は第１のコンタクト用窓、２７1 は第１の
コンタクト、２８は第２のコンタクト用窓、２８1 は第
２のコンタクト、２９は第３のコンタクト用窓、２９ 1
は第３のコンタクト、３０は第４のコンタクト用窓、３
０1 は第４のコンタクト、３１は第５のコンタクト用
窓、３１1 は第５のコンタクト、３２は第６のコンタク
ト用窓、３２1 は第６のコンタクトである。
【００３２】この実施例の素子領域分離構造を用いたシ
ョットキバリアダイオードブリッジにおいては、絶縁膜
上のｎ型半導体層にｐ型不純物を導入して、枠状の第１
のｐ型領域１１と第２のｐ型領域１３を形成することに
よって、第１のｎ型領域１２、枠状の第２のｎ型領域１
４、第３のｎ型領域１５、第４のｎ型領域１６を残し、
その上に絶縁膜を形成し、この絶縁膜に第１のショット
キバリアダイオード用コンタクト窓２１、第２のショッ
トキバリアダイオード用コンタクト窓２２、第３のショ
ットキバリアダイオード用コンタクト窓２３、第４のシ
ョットキバリアダイオード用コンタクト窓２４、第１の
コンタクト用窓２７、第２のコンタクト用窓２８、第３
のコンタクト用窓２９、第４のコンタクト用窓３０、第
５のコンタクト用窓３１、第６のコンタクト用窓３２を
形成し、その上にアルミニウム膜を堆積し、このアルミ
ニウム膜をパターニングすることによって、第１の交流
電極１７、第２の交流電極１８、ＶCC電極１９、ＧＮＤ
電極２０、第１の配線層２５、第２の配線層２６を形成
する。
ョットキバリアダイオードブリッジにおいては、絶縁膜
上のｎ型半導体層にｐ型不純物を導入して、枠状の第１
のｐ型領域１１と第２のｐ型領域１３を形成することに
よって、第１のｎ型領域１２、枠状の第２のｎ型領域１
４、第３のｎ型領域１５、第４のｎ型領域１６を残し、
その上に絶縁膜を形成し、この絶縁膜に第１のショット
キバリアダイオード用コンタクト窓２１、第２のショッ
トキバリアダイオード用コンタクト窓２２、第３のショ
ットキバリアダイオード用コンタクト窓２３、第４のシ
ョットキバリアダイオード用コンタクト窓２４、第１の
コンタクト用窓２７、第２のコンタクト用窓２８、第３
のコンタクト用窓２９、第４のコンタクト用窓３０、第
５のコンタクト用窓３１、第６のコンタクト用窓３２を
形成し、その上にアルミニウム膜を堆積し、このアルミ
ニウム膜をパターニングすることによって、第１の交流
電極１７、第２の交流電極１８、ＶCC電極１９、ＧＮＤ
電極２０、第１の配線層２５、第２の配線層２６を形成
する。
【００３３】その結果、前記各コンタクト窓を通して、
第１のショットキバリアダイオード２１1 、第２のショ
ットキバリアダイオード２２1 、第３のショットキバリ
アダイオード２３1 、第４のショットキバリアダイオー
ド２４1 、および、第２のｐ型領域１３と第２のｎ型領
域１４を接続する第１のコンタクト２７1 、第２のコン
タクト２８1 、第３のコンタクト２９1 、第４のコンタ
クト３０1 、第５のコンタクト３１1 、第６のコンタク
ト３２1 が形成される。
第１のショットキバリアダイオード２１1 、第２のショ
ットキバリアダイオード２２1 、第３のショットキバリ
アダイオード２３1 、第４のショットキバリアダイオー
ド２４1 、および、第２のｐ型領域１３と第２のｎ型領
域１４を接続する第１のコンタクト２７1 、第２のコン
タクト２８1 、第３のコンタクト２９1 、第４のコンタ
クト３０1 、第５のコンタクト３１1 、第６のコンタク
ト３２1 が形成される。
【００３４】図４は、第１実施例の素子領域分離構造を
用いたショットキバリアダイオードブリッジの等価回路
である。この図において、ＶAC1 は第１の交流端子、Ｖ
AC2 は第２の交流端子、Ｄd ，Ｄe ，Ｄf ，Ｄg はｐｎ
ダイオード、２１1 は第１のショットキバリアダイオー
ド、２２1 は第２のショットキバリアダイオード、２３
1 は第３のショットキバリアダイオード、２４1 は第４
のショットキバリアダイオードである。
用いたショットキバリアダイオードブリッジの等価回路
である。この図において、ＶAC1 は第１の交流端子、Ｖ
AC2 は第２の交流端子、Ｄd ，Ｄe ，Ｄf ，Ｄg はｐｎ
ダイオード、２１1 は第１のショットキバリアダイオー
ド、２２1 は第２のショットキバリアダイオード、２３
1 は第３のショットキバリアダイオード、２４1 は第４
のショットキバリアダイオードである。
【００３５】この図に示されているように、第１の交流
端子ＶAC1 とモストネガであるＧＮＤの間、および、第
２の交流端子ＶAC2 とモストネガであるＧＮＤの間に、
素子分離構造を構成するｐｎダイオードＤd とｐｎダイ
オードＤf 、および、ｐｎダイオードＤe とｐｎダイオ
ードＤf が同一方向に入ることになり、サイリスタ効果
の発生を防いだ状態で、第３のショットキバリアダイオ
ード２３1 、第４のショットキバリアダイオード２４1
の順方向の電流が増大して第１の交流端子ＶAC 1 または
第２の交流端子ＶAC2 の電位がＧＮＤ電位に対して低下
しても、それが、ｐｎダイオードＤd とｐｎダイオード
Ｄf 、および、ｐｎダイオードＤe とｐｎダイオードＤ
f の順方向電圧の和より小さい範囲では、これらの交流
端子からモストネガのＧＮＤに素子分離構造を構成する
これらのｐｎダイオードを経て電流が流れることはな
く、高周波全波整流器において良好な特性を得ることが
できる。また、第１のショットキバリアダイオード２１
1 、第２のショットキバリアダイオード２２1 について
は、ｐｎダイオードＤg によって分離されている。
端子ＶAC1 とモストネガであるＧＮＤの間、および、第
２の交流端子ＶAC2 とモストネガであるＧＮＤの間に、
素子分離構造を構成するｐｎダイオードＤd とｐｎダイ
オードＤf 、および、ｐｎダイオードＤe とｐｎダイオ
ードＤf が同一方向に入ることになり、サイリスタ効果
の発生を防いだ状態で、第３のショットキバリアダイオ
ード２３1 、第４のショットキバリアダイオード２４1
の順方向の電流が増大して第１の交流端子ＶAC 1 または
第２の交流端子ＶAC2 の電位がＧＮＤ電位に対して低下
しても、それが、ｐｎダイオードＤd とｐｎダイオード
Ｄf 、および、ｐｎダイオードＤe とｐｎダイオードＤ
f の順方向電圧の和より小さい範囲では、これらの交流
端子からモストネガのＧＮＤに素子分離構造を構成する
これらのｐｎダイオードを経て電流が流れることはな
く、高周波全波整流器において良好な特性を得ることが
できる。また、第１のショットキバリアダイオード２１
1 、第２のショットキバリアダイオード２２1 について
は、ｐｎダイオードＤg によって分離されている。
【００３６】（第２実施例）図５は、第２実施例の素子
領域分離構造を用いた集積回路装置の説明図であり、
（Ａ）は概略構成を示し、（Ｂ）はその等価回路を示し
ている。この図において、４１は第１のｐ型領域、４２
は第１のｎ型領域、４３は第２のｐ型領域、４４は第２
のｎ型領域、４５は第３のｐ型領域、４６は第３のｎ型
領域、４７は第２のショットキバリアダイオード、４８
は第１のショットキバリアダイオード、４９，５０は他
の回路素子である。
領域分離構造を用いた集積回路装置の説明図であり、
（Ａ）は概略構成を示し、（Ｂ）はその等価回路を示し
ている。この図において、４１は第１のｐ型領域、４２
は第１のｎ型領域、４３は第２のｐ型領域、４４は第２
のｎ型領域、４５は第３のｐ型領域、４６は第３のｎ型
領域、４７は第２のショットキバリアダイオード、４８
は第１のショットキバリアダイオード、４９，５０は他
の回路素子である。
【００３７】この実施例の素子領域分離構造を用いた集
積回路装置においては、絶縁膜上のｎ型半導体層にｐ型
不純物を導入して、枠状の第１のｐ型領域４１と枠状の
第２のｐ型領域４３と枠状の第３のｐ型領域４５を形成
し、第１のｎ型領域４２、枠状の第２のｎ型領域４４、
第３のｎ型領域４６を残し、第１のｎ型領域４２に第１
のショットキバリアダイオード４８を形成し、第３のｎ
型領域４６に第２のショットキバリアダイオード４７を
形成している。
積回路装置においては、絶縁膜上のｎ型半導体層にｐ型
不純物を導入して、枠状の第１のｐ型領域４１と枠状の
第２のｐ型領域４３と枠状の第３のｐ型領域４５を形成
し、第１のｎ型領域４２、枠状の第２のｎ型領域４４、
第３のｎ型領域４６を残し、第１のｎ型領域４２に第１
のショットキバリアダイオード４８を形成し、第３のｎ
型領域４６に第２のショットキバリアダイオード４７を
形成している。
【００３８】そして、枠状の第２のｎ型領域４４と枠状
の第２のｐ型領域４５の間を短絡して、第２のｐ型領域
４３と第２のｎ型領域４４と第３のｐ型領域４５と第３
のｎ型領域４６によってサイリスタ効果が発生するのを
防ぎ、枠状の第１のｐ型領域４１をＧＮＤに接続してい
る。なお、第１のｎ型領域４２には他の回路素子４９，
５０が形成されている。
の第２のｐ型領域４５の間を短絡して、第２のｐ型領域
４３と第２のｎ型領域４４と第３のｐ型領域４５と第３
のｎ型領域４６によってサイリスタ効果が発生するのを
防ぎ、枠状の第１のｐ型領域４１をＧＮＤに接続してい
る。なお、第１のｎ型領域４２には他の回路素子４９，
５０が形成されている。
【００３９】この実施例の素子領域分離構造を用いた集
積回路装置においては、絶縁膜の上の半導体層に、素子
領域を包囲し該絶縁膜に達する複数のｐｎ接合が直列に
形成された素子領域分離構造と、該素子領域分離構造の
外の他の素子領域とを包囲し該絶縁膜に達するｐｎ接合
が形成されている。
積回路装置においては、絶縁膜の上の半導体層に、素子
領域を包囲し該絶縁膜に達する複数のｐｎ接合が直列に
形成された素子領域分離構造と、該素子領域分離構造の
外の他の素子領域とを包囲し該絶縁膜に達するｐｎ接合
が形成されている。
【００４０】この実施例の素子領域分離構造を用いた集
積回路装置の等価回路は図５（Ｂ）に示されるように、
第１のショットキバリアダイオード４８については、枠
状の第１のｐ型領域４１と枠状の第１のｐ型領域４１の
接合部に形成されるｐｎダイオードＤh によってその順
方向電圧ＶF の範囲で他の回路素子と分離され、第２の
ショットキバリアダイオード４７については、第２のｐ
型領域４３と第２のｎ型領域４４の接合部に形成される
ｐｎダイオードＤj と、第３のｐ型領域４５と第３のｎ
型領域４６の接合部に形成されるｐｎダイオードＤi の
順方向電圧２×ＶF と、第１のショットキバリアダイオ
ード４８の分離構造である枠状の第１のｐ型領域４１と
枠状の第１のｐ型領域４１の接合部に形成されるｐｎダ
イオードＤh の順方向電圧ＶF の和である３×ＶF の範
囲で他の回路素子と分離され、全波整流器において良好
な特性を得ることができる。
積回路装置の等価回路は図５（Ｂ）に示されるように、
第１のショットキバリアダイオード４８については、枠
状の第１のｐ型領域４１と枠状の第１のｐ型領域４１の
接合部に形成されるｐｎダイオードＤh によってその順
方向電圧ＶF の範囲で他の回路素子と分離され、第２の
ショットキバリアダイオード４７については、第２のｐ
型領域４３と第２のｎ型領域４４の接合部に形成される
ｐｎダイオードＤj と、第３のｐ型領域４５と第３のｎ
型領域４６の接合部に形成されるｐｎダイオードＤi の
順方向電圧２×ＶF と、第１のショットキバリアダイオ
ード４８の分離構造である枠状の第１のｐ型領域４１と
枠状の第１のｐ型領域４１の接合部に形成されるｐｎダ
イオードＤh の順方向電圧ＶF の和である３×ＶF の範
囲で他の回路素子と分離され、全波整流器において良好
な特性を得ることができる。
【００４１】（第３実施例）図６は、第３実施例の素子
領域分離構造を用いた集積回路装置の構成説明図であ
り、（Ａ）は断面を示し、（Ｂ）は等価回路を示してい
る。この図において、５１はシリコン基板、５２は絶縁
膜、５３はｐ型半導体層、５４1 ，５４2 はｎ型半導体
層、５５1 ，５５2 はｐ型半導体層、５６は絶縁膜、５
７はアノード電極、５７1 はショットキバリアダイオー
ド、５８はｎ+ 型領域、５９はカソード電極、６０，６
１、６２，６３は電極である。
領域分離構造を用いた集積回路装置の構成説明図であ
り、（Ａ）は断面を示し、（Ｂ）は等価回路を示してい
る。この図において、５１はシリコン基板、５２は絶縁
膜、５３はｐ型半導体層、５４1 ，５４2 はｎ型半導体
層、５５1 ，５５2 はｐ型半導体層、５６は絶縁膜、５
７はアノード電極、５７1 はショットキバリアダイオー
ド、５８はｎ+ 型領域、５９はカソード電極、６０，６
１、６２，６３は電極である。
【００４２】この実施例の素子分離構造を用いた集積回
路装置においては、シリコン基板５１の上の絶縁膜５２
の上にｐ型半導体層５３が形成されたＳＯＩ基板を用
い、このｐ型半導体層５３の上にｎ型半導体層５４1 が
形成され、このｎ型半導体層５４に枠状にｐ型不純物を
導入してｐ型半導体層５５1 ，５５2 、ｎ型半導体層５
４2 からなる分離領域を形成して素子領域を画定し、そ
の上にＳｉＯ2 からなる絶縁膜５６を形成し、素子領域
の絶縁膜５６に開口を形成しアルミニウムからなるアノ
ード電極５７を形成してｎ型半導体層５４1 との間にシ
ョットキダイオード５７1 を形成し、絶縁膜５６のアノ
ード電極５７に隣接する部分に開口を形成し、ｎ型不純
物を高濃度に導入してｎ+ 型領域５８を形成し、その上
にカソード電極５９を形成し、ｎ型半導体層５４1 のｐ
型半導体層５５1 の近傍、および、ｎ型半導体層５
４2 、ｐ型半導体層５５1 ，５５2 の上の絶縁膜５６に
開口を形成し、電極６０，６１，６２，６３を形成して
いる。なお、ｐ型半導体層５５1 ，５５2 の間に挟まれ
たｎ型半導体層５４2 のｎ+領域は、ｐ型半導体層５３
に不純物を導入して形成された埋め込み層である。
路装置においては、シリコン基板５１の上の絶縁膜５２
の上にｐ型半導体層５３が形成されたＳＯＩ基板を用
い、このｐ型半導体層５３の上にｎ型半導体層５４1 が
形成され、このｎ型半導体層５４に枠状にｐ型不純物を
導入してｐ型半導体層５５1 ，５５2 、ｎ型半導体層５
４2 からなる分離領域を形成して素子領域を画定し、そ
の上にＳｉＯ2 からなる絶縁膜５６を形成し、素子領域
の絶縁膜５６に開口を形成しアルミニウムからなるアノ
ード電極５７を形成してｎ型半導体層５４1 との間にシ
ョットキダイオード５７1 を形成し、絶縁膜５６のアノ
ード電極５７に隣接する部分に開口を形成し、ｎ型不純
物を高濃度に導入してｎ+ 型領域５８を形成し、その上
にカソード電極５９を形成し、ｎ型半導体層５４1 のｐ
型半導体層５５1 の近傍、および、ｎ型半導体層５
４2 、ｐ型半導体層５５1 ，５５2 の上の絶縁膜５６に
開口を形成し、電極６０，６１，６２，６３を形成して
いる。なお、ｐ型半導体層５５1 ，５５2 の間に挟まれ
たｎ型半導体層５４2 のｎ+領域は、ｐ型半導体層５３
に不純物を導入して形成された埋め込み層である。
【００４３】この実施例の集積回路装置においては、ア
ノード電極５７とカソード電極５９の間にショットキバ
リアダイオード５７1 を形成し、電極６０と電極６１の
間を接続し、電極６２に正電位＋Ｖを接続し、電極６３
にモストネガである接地（ＧＮＤ）電位を与えている。
ノード電極５７とカソード電極５９の間にショットキバ
リアダイオード５７1 を形成し、電極６０と電極６１の
間を接続し、電極６２に正電位＋Ｖを接続し、電極６３
にモストネガである接地（ＧＮＤ）電位を与えている。
【００４４】この実施例の集積回路装置の等価回路は図
６（Ｂ）に示されているように、ショットキバリアダイ
オード５７1 のカソード電極とＧＮＤの間に、素子領域
分離構造のｐｎダイオードＤk とｐｎダイオードＤl が
カソード電極を共通にして逆極性で接続され、このカソ
ード電極に正電位＋Ｖが接続されることになる。したが
って、素子領域分離構造のｐｎダイオードＤk のブレー
クダウン電圧をＶB(Dk) とすると、ショットキバリアダ
イオード５７1 のカソード電圧の許容値Ｖk は、−Ｖ
B(Dk) ＜Ｖk ＜＋Ｖとなる。
６（Ｂ）に示されているように、ショットキバリアダイ
オード５７1 のカソード電極とＧＮＤの間に、素子領域
分離構造のｐｎダイオードＤk とｐｎダイオードＤl が
カソード電極を共通にして逆極性で接続され、このカソ
ード電極に正電位＋Ｖが接続されることになる。したが
って、素子領域分離構造のｐｎダイオードＤk のブレー
クダウン電圧をＶB(Dk) とすると、ショットキバリアダ
イオード５７1 のカソード電圧の許容値Ｖk は、−Ｖ
B(Dk) ＜Ｖk ＜＋Ｖとなる。
【００４５】
【発明の効果】以上説明したように、本発明の半導体装
置の素子領域分離構造を用いると、半導体基板電位以下
の信号を、素子相互の動作に影響を与えることなく扱う
ことができ、また、その素子領域分離構造を、ＳＯＩ基
板を用いる他は、従来の基本的な半導体製造工程によっ
て、低コストで実現することができる。
置の素子領域分離構造を用いると、半導体基板電位以下
の信号を、素子相互の動作に影響を与えることなく扱う
ことができ、また、その素子領域分離構造を、ＳＯＩ基
板を用いる他は、従来の基本的な半導体製造工程によっ
て、低コストで実現することができる。
【図１】本発明のｐｎ接合分離による集積回路装置の原
理説明図である。
理説明図である。
【図２】本発明のｐｎ接合分離構造の等価回路であり、
（Ａ）はｎｐｎｐ接合を示し、（Ｂ）は中間の接合を短
絡した場合を示している。
（Ａ）はｎｐｎｐ接合を示し、（Ｂ）は中間の接合を短
絡した場合を示している。
【図３】第１実施例の素子領域分離構造を用いたショッ
トキバリアダイオードブリッジの説明図である。
トキバリアダイオードブリッジの説明図である。
【図４】第１実施例の素子領域分離構造を用いたショッ
トキバリアダイオードブリッジの等価回路である。
トキバリアダイオードブリッジの等価回路である。
【図５】第２実施例の素子領域分離構造を用いた集積回
路装置の説明図であり、（Ａ）は概略構成を示し、
（Ｂ）はその等価回路を示している。
路装置の説明図であり、（Ａ）は概略構成を示し、
（Ｂ）はその等価回路を示している。
【図６】第３実施例の素子領域分離構造を用いた集積回
路装置の説明図であり、（Ａ）は断面を示し、（Ｂ）は
等価回路を示している。
路装置の説明図であり、（Ａ）は断面を示し、（Ｂ）は
等価回路を示している。
【図７】従来のｐｎ接合分離による集積回路装置の説明
図であり、（Ａ）は断面図、（Ｂ）はその平面図であ
る。
図であり、（Ａ）は断面図、（Ｂ）はその平面図であ
る。
【図８】一般的な集積回路装置の等価回路である。
【図９】従来のショットキバリアダイオードの等価回路
である。
である。
【図１０】ショットキバリアダイオードブリッジを用い
た全波整流器の回路図である。
た全波整流器の回路図である。
１ シリコン基板 ２ 絶縁膜 ３ ｐ型半導体層 ４，４1 ，４2 ｎ型半導体層 ５1 ，５2 ｐ型半導体層 ６ 絶縁膜 ７ アノード電極 ７1 ショットキバリアダイオード ８ ｎ+ 型領域 ９ カソード電極 １０ 接地電極 Ａ アノード端子 Ｋ カソード端子 Ｄa ，Ｄb ，Ｄc 素子領域分離構造を構成するダイオ
ード １１ 第１のｐ型領域 １２ 第１のｎ型領域 １３ 第２のｐ型領域 １４ 第２のｎ型領域 １５ 第３のｎ型領域 １６ 第４のｎ型領域 １７ 第１の交流電極 １８ 第２の交流電極 １９ ＶCC電極 ２０ ＧＮＤ電極 ２１ 第１のショットキバリアダイオード用コンタクト
窓 ２１1 第１のショットキバリアダイオード ２２ 第２のショットキバリアダイオード用コンタクト
窓 ２２1 第２のショットキバリアダイオード ２３ 第３のショットキバリアダイオード用コンタクト
窓 ２３1 第３のショットキバリアダイオード ２４ 第４のショットキバリアダイオード用コンタクト
窓 ２４1 第４のショットキバリアダイオード ２５ 第１の配線層 ２６ 第２の配線層 ２７ 第１のコンタクト用窓 ２７1 第１のコンタクト ２８ 第２のコンタクト用窓 ２８1 第２のコンタクト ２９ 第３のコンタクト用窓 ２９1 第３のコンタクト ３０ 第４のコンタクト用窓 ３０1 第４のコンタクト ３１ 第５のコンタクト用窓 ３１1 第５のコンタクト ３２ 第６のコンタクト用窓 ３２1 第６のコンタクト ＶAC1 第１の交流端子 ＶAC2 第２の交流端子 Ｄd ，Ｄe ，Ｄf ，Ｄg ｐｎダイオード ４１ 第１のｐ型領域 ４２ 第１のｎ型領域 ４３ 第２のｐ型領域 ４４ 第２のｎ型領域 ４５ 第３のｐ型領域 ４６ 第３のｎ型領域 ４７ 第２のショットキバリアダイオード ４８ 第１のショットキバリアダイオード ４９，５０ 他の回路素子 ５１ シリコン基板 ５２ 絶縁膜 ５３ ｐ型半導体層 ５４1 ，５４2 ｎ型半導体層 ５５1 ，５５2 ｐ型半導体層 ５６ 絶縁膜 ５７ アノード電極 ５７1 ショットキバリアダイオード ５８ ｎ+ 型領域 ５９ カソード電極 ６０，６１，６２，６３ 電極
ード １１ 第１のｐ型領域 １２ 第１のｎ型領域 １３ 第２のｐ型領域 １４ 第２のｎ型領域 １５ 第３のｎ型領域 １６ 第４のｎ型領域 １７ 第１の交流電極 １８ 第２の交流電極 １９ ＶCC電極 ２０ ＧＮＤ電極 ２１ 第１のショットキバリアダイオード用コンタクト
窓 ２１1 第１のショットキバリアダイオード ２２ 第２のショットキバリアダイオード用コンタクト
窓 ２２1 第２のショットキバリアダイオード ２３ 第３のショットキバリアダイオード用コンタクト
窓 ２３1 第３のショットキバリアダイオード ２４ 第４のショットキバリアダイオード用コンタクト
窓 ２４1 第４のショットキバリアダイオード ２５ 第１の配線層 ２６ 第２の配線層 ２７ 第１のコンタクト用窓 ２７1 第１のコンタクト ２８ 第２のコンタクト用窓 ２８1 第２のコンタクト ２９ 第３のコンタクト用窓 ２９1 第３のコンタクト ３０ 第４のコンタクト用窓 ３０1 第４のコンタクト ３１ 第５のコンタクト用窓 ３１1 第５のコンタクト ３２ 第６のコンタクト用窓 ３２1 第６のコンタクト ＶAC1 第１の交流端子 ＶAC2 第２の交流端子 Ｄd ，Ｄe ，Ｄf ，Ｄg ｐｎダイオード ４１ 第１のｐ型領域 ４２ 第１のｎ型領域 ４３ 第２のｐ型領域 ４４ 第２のｎ型領域 ４５ 第３のｐ型領域 ４６ 第３のｎ型領域 ４７ 第２のショットキバリアダイオード ４８ 第１のショットキバリアダイオード ４９，５０ 他の回路素子 ５１ シリコン基板 ５２ 絶縁膜 ５３ ｐ型半導体層 ５４1 ，５４2 ｎ型半導体層 ５５1 ，５５2 ｐ型半導体層 ５６ 絶縁膜 ５７ アノード電極 ５７1 ショットキバリアダイオード ５８ ｎ+ 型領域 ５９ カソード電極 ６０，６１，６２，６３ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 29/872 7376−4Ｍ Ｈ０１Ｌ 29/48 Ｐ 7376−4Ｍ Ｆ
Claims (6)
- 【請求項１】 絶縁膜の上に形成された半導体層に、素
子領域を包囲し該絶縁膜に達する複数のｐｎ接合が直列
に形成されていることを特徴とする半導体装置の素子領
域分離構造。 - 【請求項２】 直列に形成された複数のｐｎ接合によっ
てサイリスタ効果が発生するのを防ぐために、一部のｐ
ｎ接合が短絡されていることを特徴とする請求項１に記
載された半導体装置の素子領域分離構造。 - 【請求項３】 半導体層に、素子領域を包囲し該絶縁膜
に達する複数のｐｎ接合が直列に形成された素子領域分
離構造と、該素子領域分離構造の外の他の素子領域とを
包囲し該絶縁膜に達するｐｎ接合が形成されていること
を特徴とする請求項１に記載された半導体装置の素子領
域分離構造。 - 【請求項４】 直列に形成された複数のｐｎ接合のうち
の一部のｐｎ接合に逆バイアス電圧が印加されているこ
とを特徴とする請求項１から請求項３までのいずれか１
項に記載された半導体装置の素子領域分離構造。 - 【請求項５】 絶縁膜の上に第１導電型半導体層が形成
されたＳＯＩ基板を用い、該第１導電型半導体層の素子
領域を包囲する枠状の部分に、第１導電型とは逆の第２
導電型不純物を該絶縁膜に達するまで導入して埋め込み
層を形成する工程と、該埋め込み層が形成された第１導
電型半導体層の上に第２導電型の半導体層を堆積する工
程と、該第２導電型の半導体層の、該第１導電型の半導
体層の該埋め込み層の内周と外周に沿う枠状の部分に第
１導電型の不純物を導入してｐｎ分離構造を形成する工
程を含むことを特徴とする半導体装置の素子領域分離構
造の形成方法。 - 【請求項６】 第１導電型半導体層の素子領域を包囲す
る複数の枠状の部分に、第１導電型とは逆の第２導電型
不純物を該絶縁膜に達するまで導入して埋め込み層を形
成し、それぞれの埋め込み層の内周と外周に沿う枠状の
部分に第１導電型の不純物を導入してｐｎ分離構造を形
成することを特徴とする請求項５に記載された半導体装
置の素子領域分離構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17890193A JP3275218B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17890193A JP3275218B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737976A true JPH0737976A (ja) | 1995-02-07 |
| JP3275218B2 JP3275218B2 (ja) | 2002-04-15 |
Family
ID=16056672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17890193A Expired - Fee Related JP3275218B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275218B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2783353A1 (fr) * | 1998-09-16 | 2000-03-17 | St Microelectronics Sa | Mur d'isolement entre composants de puissance |
| JP2004511106A (ja) * | 2000-10-03 | 2004-04-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体装置およびその製造方法 |
-
1993
- 1993-07-20 JP JP17890193A patent/JP3275218B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2783353A1 (fr) * | 1998-09-16 | 2000-03-17 | St Microelectronics Sa | Mur d'isolement entre composants de puissance |
| EP0987751A1 (fr) * | 1998-09-16 | 2000-03-22 | STMicroelectronics S.A. | Mur d'isolement entre composants de puissance |
| US6559515B1 (en) | 1998-09-16 | 2003-05-06 | Stmicroelectronics S.A. | Insulating wall between power components |
| JP2004511106A (ja) * | 2000-10-03 | 2004-04-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3275218B2 (ja) | 2002-04-15 |
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