JPH0736160B2 - Program development equipment - Google Patents
Program development equipmentInfo
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- JPH0736160B2 JPH0736160B2 JP60224272A JP22427285A JPH0736160B2 JP H0736160 B2 JPH0736160 B2 JP H0736160B2 JP 60224272 A JP60224272 A JP 60224272A JP 22427285 A JP22427285 A JP 22427285A JP H0736160 B2 JPH0736160 B2 JP H0736160B2
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- pla
- output
- circuit
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はPLAを内蔵するマイクロコンピユータのプログ
ラム開発装置に関し、特に、プログラム開発装置に設け
られたPLAの配線の改良に関する。The present invention relates to a program development device for a micro computer having a built-in PLA, and more particularly to improvement of wiring of the PLA provided in the program development device.
（ロ）従来の技術 一般に、ワンチツプマイクロコンピユータは、プログラ
ムを記憶するROM（リード・オンリー・メモリ）を内蔵
しており、ユーザー等が予め作成したプログラムがワン
チツプマイクロコンピユータの製造時にマスクによって
書き込まれる。そこで、ユーザー等はプログラムを作成
する際にエバリユエーシヨンチツプと呼ばれるマイクロ
コンピユータを使用したプログラム開発装置を使用して
いる。(B) Conventional technology In general, the one-chip microcomputer has a built-in ROM (read only memory) for storing the program, and the program created by the user in advance is written by a mask when the one-chip microcomputer is manufactured. Be done. Therefore, users and the like use a program development device that uses a microcomputer called an evaluation chip when creating a program.
ところで、ワンチツプマイクロコンピユータには、ユー
ザーの要求に応じて自由にプログラムすることの可能な
PLA（プログラマブル・ロジツク・アレイ）が内蔵され
たものがある。例えば、表示装置の駆動回路等を内蔵し
たものにはデータを表示として現わすためのセグメント
PLAが内蔵される。このPLAもプログラムの開発時にユー
ザーが自由に設定できるようになっており、そのため、
ワンチツプマイクロコンピユータを製造する際には、PL
Aのアドレスとそのアドレスに書き込むデータとが必要
となる。By the way, the one-chip microcomputer can be freely programmed according to the user's request.
Some have built-in PLA (programmable logic array). For example, a segment for displaying data as a display in a device with a built-in drive circuit of a display device.
Built-in PLA. This PLA can also be freely set by the user when developing the program, so
When manufacturing the one-chip micro computer, PL
The address of A and the data to be written to that address are required.
従来、プログラム開発装置に於いて、PLAをプログラム
する際にはマイクロコンピユータに内蔵されるPLAの代
わりにPLA用のEPROMを使用し、該EPROMに予め作成され
たデータを書き込んでいた。このことは、本願出願人が
昭和55年２月15日に発行したマイコン資料シリーズNo.3
「LM6499マニユアル」の第31頁から第37頁に記載されて
いる。Conventionally, when a PLA is programmed in a program development apparatus, an EPROM for the PLA is used instead of the PLA built in the microcomputer, and pre-created data is written in the EPROM. This is due to the fact that the applicant of this application issued the microcomputer data series No. 3 on February 15, 1980.
"LM6499 Manual", pages 31 to 37.
（ハ）発明が解決しようとする問題点 ところが、従来の如くEPROMを使用してPLAを作成した場
合には、プログラム作成中にPLAの内容を一部変更する
際にも、すべての記憶を消去して書き変えなければなら
ないので、不便であった。また、入力ラインあるいは出
力ラインの本数が多くなるとEPROMでは対応できなくな
る。一方、EPROMを使用せずに入力ラインと出力ライン
との配線を一本一本行うことによりPLAを作成する場合
もあるが、この場合には、一部の変更には一部を変える
だけで対応できるが、一本一本配線する際の時間がかか
り、配線ミスが発生する可能性がある。(C) Problems to be solved by the invention However, when a PLA is created using an EPROM as in the past, even if a part of the PLA contents is changed during program creation, all memory is erased. It was inconvenient because I had to rewrite it. Also, if the number of input lines or output lines increases, EPROM cannot support it. On the other hand, there is also a case where a PLA is created by wiring the input line and the output line one by one without using the EPROM, but in this case, some changes need only be changed. Although it can be dealt with, it takes time to wire one by one, and wiring mistakes may occur.
（ニ）問題点を解決するための手段 本発明は上述の点に鑑みて為されたものであり、マイク
ロコンピユータのPLAの入力ライン及び出力ラインに相
当する入力ライン及び出力ラインと、該入力ラインと出
力ラインの交点に各々設けられたゲートと、該各々のゲ
ートを個別に制御するデコータ回路と、該デコーダ回路
に前記各々のゲートのオン及びオフを表現するデータを
印加するラツチ回路とを有し、作成されたPLAの配線ゲ
ータを前記ラツチ回路に印加することにより、マイクロ
コンピユータと同等のPLAが作成されるものである。(D) Means for Solving the Problems The present invention has been made in view of the above points, and an input line and an output line corresponding to the input line and the output line of the PLA of the microcomputer, and the input line. Gates provided at the intersections of the output lines and the output lines, a decoder circuit for individually controlling the respective gates, and a latch circuit for applying data expressing ON and OFF of the respective gates to the decoder circuit. Then, by applying the wiring gater of the created PLA to the latch circuit, a PLA equivalent to the microcomputer is created.
（ホ））作用 上述の手段によれば、マイクロコンピユータのプログラ
ム作成時に設定されたPLAの設定データを記憶装置（例
えば、磁気デイスク、RAM、ROM等）に記憶しておき、該
記憶装置から読み出した設定データを所定の処理を行っ
てラツチ回路に印加し記憶させる。すると、ラツチ回路
の出力はデコーダ回路によって各々のゲートをオンある
いはオフする制御信号に変換され、希望するゲートのオ
ン及びオフが為され、設定されたPLAが形成される。(E)) Operation According to the above-mentioned means, the setting data of the PLA set when the program of the microcomputer is created is stored in the storage device (for example, magnetic disk, RAM, ROM, etc.) and read from the storage device. The set data is subjected to a predetermined process and applied to the latch circuit to be stored. Then, the output of the latch circuit is converted by the decoder circuit into a control signal for turning on or off each gate, and the desired gate is turned on and off to form the set PLA.
（ヘ）実施例 第１図は本発明の実施例を示すブロツク図であり、
（１）はロジツクアレイ部、（２）はデコーダ回路、
（３）はラツチ回路、（４）はコントロール回路、
（５）はPLAデータを記憶する記憶装置である。(F) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention.
(1) is a logic array section, (2) is a decoder circuit,
(3) is a latch circuit, (4) is a control circuit,
(5) is a storage device for storing PLA data.
ロジツクアレイ部（１）は、ｍ本の入力ライン（６）と
ｎ本の出力ライン（７）とが互いに直交して設けられ、
その交点には各々ゲート（８）が接続されている。該ゲ
ート（８）の各々のオン及びオフは、デコーダ回路
（２）からの出力で制御される。デコーダ回路（２）は
出力ライン（７）の一本に一個対応し、全部でｎ個設け
られている。また、各デコーダ（２）には入力ライン
（６）の本数ｍを現わす２進数のビツト数に等しい個数
のラツチ回路（２）が設けられている。コントロール回
路（４）は例えばマイクロコンピユータで作成され、記
憶装置（５）に記憶されたPLAやその他ワンチツプマイ
クロコンピユータの内部設定等を表わすPLAデータを読
み取り、演算処理してロジツクアレイ部（１）のゲート
（８）のオン及びオフを表わすデータを作成し、順次ラ
ツチ回路（３）に記憶させるものである。The logic array unit (1) is provided with m input lines (6) and n output lines (7) orthogonal to each other,
A gate (8) is connected to each of the intersections. The turning on and off of each of the gates (8) is controlled by the output from the decoder circuit (2). One decoder circuit (2) corresponds to one output line (7), and a total of n decoder circuits (2) are provided. Further, each decoder (2) is provided with a number of latch circuits (2) equal to the number of binary bits representing the number m of input lines (6). The control circuit (4) is created by, for example, a microcomputer, reads PLA data representing the internal settings of the PLA and other one-chip microcomputers stored in the storage device (5), and performs arithmetic processing to read PLA data of the logic array unit (1). Data representing ON and OFF of the gate (8) is created and sequentially stored in the latch circuit (3).
次に、第２図に入力ライン（６）が８本の場合の具体的
な回路を示す。ロジツクアレイ部（１）は、８本の入力
ライン（６）とｎ本の出力ライン（７）との交点に各々
トランスミツシヨンゲート（９）が接続され、一本の出
力ライン（７）に接続されたトランスミツシヨンゲート
（９）の制御入力は、デコーダ回路（２）を構成するNA
NDゲート（10）の出力に各々接続される。このデコーダ
回路（10）は、各々３個のラツチ回路（３）のＱ及び
出力を選択的に８個のNANDゲート（10）に印加して成る
ものであり、３個のラツチ回路（３）に記憶される２進
データの内容に従って、８個のNANDゲート（10）のうち
いずれか１個の出力だけを“0"とする。また、各デコー
ダ（２）に対応する３個のラツチ回路（３）の入力は、
データ入力D1、D2、D3に接続された信号線（11）に接続
され、更に、クロツク入力φには各々ストローブ信号φ
１、φ２……φｎが印加される。データ入力D1、D2、D3
には、コントロール回路（４）からクロツク信号φ１、
φ２……φｎと共に、ロジツクアレイ（１）の出力ライ
ン（７）に接続されたトランスミツシヨンゲート（９）
をオンさせる位置を示す３ビツトのデータが入力され
る。Next, FIG. 2 shows a specific circuit when the number of input lines (6) is eight. In the logic array section (1), a transmission gate (9) is connected to each intersection of eight input lines (6) and n output lines (7), and one transmission line (7) is connected. The control input of the transmitted transmission gate (9) is the NA constituting the decoder circuit (2).
Each is connected to the output of the ND gate (10). The decoder circuit (10) is configured by selectively applying the Q and output of each of the three latch circuits (3) to the eight NAND gates (10), and the three latch circuits (3). Only one of the eight NAND gates (10) outputs "0" according to the contents of the binary data stored in. The inputs of the three latch circuits (3) corresponding to each decoder (2) are
It is connected to the signal line (11) connected to the data inputs D 1 , D 2 and D 3, and the strobe signal φ is connected to the clock input φ.
1 , φ 2, ... φn are applied. Data input D 1 , D 2 , D 3
From the control circuit (4) to the clock signal φ 1 ,
φ 2 ... φn, together with the transmission gate (9) connected to the output line (7) of the logic array (1)
3-bit data indicating the position at which to turn on is input.
例えば、コントロール回路（４）が記憶装置（５）から
読み出し処理した結果のデータが“101"であり、このデ
ータをクロツク信号φ１のタイミングで１番目のラツチ
回路（３）に記憶すると、デコーダ回路（２）の出力は
６番目のNANDゲート（10）の出力G5だけが“0"となるた
め、出力G5が印加されたトランスミツシヨンゲート
（９）がオンする。従って、入力ライン（６）に印加さ
れる信号IN5が出力OUT0に出力されることになる同様に
クロツク信号φ２、φ３……φｎによって、データがラ
ツチ回路（３）の各々に記憶されると、各出力ライン
（７）のトランスミツシヨンゲート（９）のいずれかが
オンとなって、入力信号IN1〜IN7のいずれかが出力OUT1
〜OUTnに選択的に出力される。For example, when the control circuit (4) reads data from the storage device (5) and the resulting data is "101", and the data is stored in the first latch circuit (3) at the timing of the clock signal φ 1 , the decoder As for the output of the circuit (2), only the output G5 of the sixth NAND gate (10) becomes "0", so that the transmission gate (9) to which the output G5 is applied is turned on. Accordingly, the signal IN 5 applied to the input line (6) is output to the output OUT 0, and similarly, the data is stored in each latch circuit (3) by the clock signals φ 2 , φ 3 ... φn. Then, one of the transmission gates (9) of each output line (7) is turned on, and one of the input signals IN 1 to IN 7 is output OUT 1
Output selectively to ~ OUTn.
ところで、記憶装置（５）に予め定められたPLAデータ
に基づいてプログラム開発装置を動作させている場合、
何らかの理由によってPLAデータの一部を変換したいと
きには、コントロール回路（４）に変更場所を指示する
と、コントロール回路（４）はその指示されたトランス
ミツシヨンゲート（９）をオンあるいはオフするための
データを作成し、その対応するラツチ回路（３）にだけ
データを書き込むようにすることが可能となり、変更に
よる動作を確認することができる。そして、動作を確認
した後、改めて記憶装置（５）にPLAデータを書き込み
マイクロコンピユータの製造時のマスク作成に使用す
る。By the way, in the case where the program development device is operated based on the PLA data previously determined in the storage device (5),
When it is desired to convert a part of PLA data for some reason, the control circuit (4) is instructed of the change location, and the control circuit (4) outputs the data for turning on or off the instructed transmission gate (9). Can be created, and the data can be written only to the corresponding latch circuit (3), and the operation due to the change can be confirmed. Then, after confirming the operation, PLA data is newly written in the storage device (5) and used for mask formation at the time of manufacturing the microcomputer.
（ト）発明の効果 上述の如く本発明によれば、マイクロコンピユータのPL
Aに相当するプログラム開発装置のPLAを作成する際の配
線ミスが無くなり、容易にPLAを作成することができ
る。更に、一部分の変更も容易となり、プログラム開発
及びPLA開発が短期間で行えるので、マイクロコンピユ
ータの受注から生産出荷までが短縮される利点を有して
いる。(G) Effect of the Invention As described above, according to the present invention, the PL of the microcomputer is
Wiring mistakes when creating a PLA for a program development device corresponding to A are eliminated, and a PLA can be created easily. Further, it is easy to change a part of the program, and the program development and PLA development can be done in a short period of time.
第１図は本発明の実施例を示すブロツク図、第２図は第
１図に示されたブロツクの具体的回路を示す回路図であ
る。 主な図番の説明 （１）……ロジツクアレイ部、（２）……デコーダ回
路、（３）……ラツチ回路、（４）……コントロール回
路、（５）……記憶装置、（６）……入力ライン、
（７）……出力ライン、（８）……ゲート。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a concrete circuit of the block shown in FIG. Description of main drawing numbers (1) ... Logic array section, (2) ... Decoder circuit, (3) ... Latch circuit, (4) ... Control circuit, (5) ... Storage device, (6) ... … Input line,
(7) ... Output line, (8) ... Gate.
Claims (1)
リー・メモリ）とデータから所定のデータを作成するPL
A（プログラマブル・ロジック・アレイ）をワンチップ
上に有するマイクロコンピュータのプログラム開発装置
に於いて、前記PLAの入力ライン及び出力ラインに相当
する入力ライン及び出力ラインと、該入力ラインと出力
ラインの交点に各々設けられたゲートと、該ゲートのオ
ン及びオフを制御するためのPLAデータが記憶された記
憶装置と、前記PLAデータを保持するラッチ回路と、該
ラッチ回路に保持された前記PLAデータをデコードし、
前記ゲートのオン及びオフを別個に制御するデコーダ回
路と、前記記憶装置の書き込み読み出し動作及び前記ラ
ッチ回路の保持動作を制御するコントロール回路と、を
備え、前記コントロール回路は、前記記憶装置に予め定
められたPLAデータの一部を変更したい時、変更すべきP
LAデータに対応する前記ラッチ回路に変更後のPLAデー
タを書き込んで前記入力ライン及び出力ラインの入出力
動作を確認した後、前記記憶装置の変更すべき前記PLA
データのみを変更後の前記PLAデータに書き換えること
を特徴とするプログラム開発装置。1. A PL (Read Only Memory) for storing a program and a PL for generating predetermined data from the data.
In a program development device for a microcomputer having A (programmable logic array) on one chip, an input line and an output line corresponding to the input line and the output line of the PLA, and an intersection of the input line and the output line. And a storage device in which PLA data for controlling ON / OFF of the gate is stored, a latch circuit for holding the PLA data, and the PLA data held in the latch circuit. Decode,
A decoder circuit that separately controls ON / OFF of the gate, and a control circuit that controls a write / read operation of the memory device and a holding operation of the latch circuit are provided, and the control circuit is predetermined in the memory device. When you want to change a part of the PLA data
After writing the changed PLA data to the latch circuit corresponding to the LA data and confirming the input / output operation of the input line and the output line, the PLA of the storage device to be changed
A program development device characterized in that only the data is rewritten to the changed PLA data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224272A JPH0736160B2 (en) | 1985-10-08 | 1985-10-08 | Program development equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224272A JPH0736160B2 (en) | 1985-10-08 | 1985-10-08 | Program development equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284365A JPS6284365A (en) | 1987-04-17 |
| JPH0736160B2 true JPH0736160B2 (en) | 1995-04-19 |
Family
ID=16811169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224272A Expired - Lifetime JPH0736160B2 (en) | 1985-10-08 | 1985-10-08 | Program development equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736160B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03192390A (en) * | 1989-12-22 | 1991-08-22 | Sanyo Electric Co Ltd | Microcomputer for liquid crystal display |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687746U (en) * | 1979-12-11 | 1981-07-14 | ||
| JPS57129537A (en) * | 1981-02-05 | 1982-08-11 | Toshiba Corp | Programmable array circuit |
-
1985
- 1985-10-08 JP JP60224272A patent/JPH0736160B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284365A (en) | 1987-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |