JPH0734532B2 - 利得制御回路 - Google Patents
利得制御回路Info
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- JPH0734532B2 JPH0734532B2 JP61182350A JP18235086A JPH0734532B2 JP H0734532 B2 JPH0734532 B2 JP H0734532B2 JP 61182350 A JP61182350 A JP 61182350A JP 18235086 A JP18235086 A JP 18235086A JP H0734532 B2 JPH0734532 B2 JP H0734532B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は利得制御回路に関する。
この発明は、利得制御回路において、電源電圧に対して
直列にスタックされているトランジスタの数を減らすこ
とにより、ダイナミックレンジを拡大したものである。
直列にスタックされているトランジスタの数を減らすこ
とにより、ダイナミックレンジを拡大したものである。
利得制御回路として第２図に示すような回路が考えられ
ている。
ている。
すなわち、同図において、Q1,Q2は電流電圧変換用のト
ランジスタ（ダイオード）、Q3,Q4は差動接続されたト
ランジスタである。
ランジスタ（ダイオード）、Q3,Q4は差動接続されたト
ランジスタである。
したがって、 I1＝Ix＋Ii I2＝Ix−Ii I1：端子T1の入力電流 I2：端子T2の入力電流 Ix:直流分 Ii:交流分 I3＝Iy−Io I4＝Iy＋Io I3：端子T3の出力電流 I4：端子T4の出力電流 Iy:定電流源Qyの定電流の1/2（直流分） Ii:交流分 とすれば、この回路の電流利得Aiは、 Ai＝Io/Ii ＝Iy/Ix〔倍〕 ‥‥（ｉ） となり、この回路は（ｉ）式で示される電流利得Aiの電
流アンプとして働くことになる。
流アンプとして働くことになる。
そして、このとき、電流Iyの大きさを変化させれば、
（ｉ）式から電流利得Aiが変化するので、結果としてこ
の回路は利得制御回路として働く。
（ｉ）式から電流利得Aiが変化するので、結果としてこ
の回路は利得制御回路として働く。
第３図はその応用例を示すもので、トランジスタQ11〜Q
13により差動アンプ（１）が構成され、端子T1,T2の入
力信号がアンプ（１）により電流I1,I2とされてトラン
ジスタQ1,Q2に供給される。
13により差動アンプ（１）が構成され、端子T1,T2の入
力信号がアンプ（１）により電流I1,I2とされてトラン
ジスタQ1,Q2に供給される。
また、トランジスタQ3〜Q9により二重平衡回路（２）が
構成され、端子T5に制御電圧が供給される。
構成され、端子T5に制御電圧が供給される。
したがって、端子T1,T2の入力信号によりトランジスタQ
1,Q2に電流I1,I2が流れ、これによりトランジスタQ3,Q4
に電流I3,I4が流れるとともに、この電流I3,I4が抵抗器
R3,R4により電圧に変換されて端子T3,T4に取り出され
る。
1,Q2に電流I1,I2が流れ、これによりトランジスタQ3,Q4
に電流I3,I4が流れるとともに、この電流I3,I4が抵抗器
R3,R4により電圧に変換されて端子T3,T4に取り出され
る。
そして、このとき、トランジスタQ7が定電流源Qyに対応
するので、端子T5の制御電圧にしたがって利得が変化す
る。
するので、端子T5の制御電圧にしたがって利得が変化す
る。
また、このとき、トランジスタQ7とトランジスタQ8とで
は、コレクタ電流が差動的に変化するので、抵抗器R3,R
4を流れる電流の直流分は一定であり、したがって、端
子T3,T4の直流レベルは制御電圧にかかわらず一定とな
る。
は、コレクタ電流が差動的に変化するので、抵抗器R3,R
4を流れる電流の直流分は一定であり、したがって、端
子T3,T4の直流レベルは制御電圧にかかわらず一定とな
る。
（文献：特公昭48-20932号公報） 〔発明が解決しようとする問題点〕 ところが、この第３図の回路においては、電源＋Vcc2と
接地との間に、負荷抵抗器R3,R4と、信号用トランジス
タQ3〜Q6と、電流制御用トランジスタQ7,Q8と、定電流
源用トランジスタQ9とが直列に接続されるので、例えば
電池で動作するカメラ一体型のVTRのように、電源電圧
＋Vcc2が低い場合には、出力信号のダイナミックレンジ
が小さくなってしまう。また、各トランジスタのバイア
ス電圧にも余裕がなくなってしまう。
接地との間に、負荷抵抗器R3,R4と、信号用トランジス
タQ3〜Q6と、電流制御用トランジスタQ7,Q8と、定電流
源用トランジスタQ9とが直列に接続されるので、例えば
電池で動作するカメラ一体型のVTRのように、電源電圧
＋Vcc2が低い場合には、出力信号のダイナミックレンジ
が小さくなってしまう。また、各トランジスタのバイア
ス電圧にも余裕がなくなってしまう。
この発明は、上記問題点に鑑みてなされたもので、その
目的とするところは、電源と接地との間に直列接続され
るトランジスタの数を少なくすることができ、電源電圧
が低い場合でも出力信号のダイナミックレンジが制限さ
れることがなく、各トランジスタのバイアス電圧にも余
裕をもたせることができる利得制御回路を提供すること
にある。
目的とするところは、電源と接地との間に直列接続され
るトランジスタの数を少なくすることができ、電源電圧
が低い場合でも出力信号のダイナミックレンジが制限さ
れることがなく、各トランジスタのバイアス電圧にも余
裕をもたせることができる利得制御回路を提供すること
にある。
この発明に係る利得制御回路は、入力信号が供給される
一対の入力端子と、一対のダイオードを有し、上記一対
の入力端子に供給された各入力信号に基づいて差動的に
変化する一対の電流を上記一対のダイオードに供給して
一対の差動電圧に変換する差動電圧変換回路と、上記差
動電圧変換回路からの上記一対の差動電圧が供給される
一対の入力端と電流源とを有する第１の差動アンプと、
所定の電位が供給される一対の入力端と電流源とを有す
る第２の差動アンプと、制御信号が供給される一対の入
力端子とこの一対の入力端子に供給された上記制御信号
に基づいて差動的に変化する一対の制御電流が供給され
る一対のカレントミラー回路とを有する制御回路とを具
備し、上記第１の差動アンプの一対の出力端に上記第２
の差動アンプの一対の出力端が並列に接続し、上記第１
及び第２の差動アンプの上記各電流源を上記制御回路に
おける上記一対のカレントミラー回路の出力側トランジ
スタとして構成する。
一対の入力端子と、一対のダイオードを有し、上記一対
の入力端子に供給された各入力信号に基づいて差動的に
変化する一対の電流を上記一対のダイオードに供給して
一対の差動電圧に変換する差動電圧変換回路と、上記差
動電圧変換回路からの上記一対の差動電圧が供給される
一対の入力端と電流源とを有する第１の差動アンプと、
所定の電位が供給される一対の入力端と電流源とを有す
る第２の差動アンプと、制御信号が供給される一対の入
力端子とこの一対の入力端子に供給された上記制御信号
に基づいて差動的に変化する一対の制御電流が供給され
る一対のカレントミラー回路とを有する制御回路とを具
備し、上記第１の差動アンプの一対の出力端に上記第２
の差動アンプの一対の出力端が並列に接続し、上記第１
及び第２の差動アンプの上記各電流源を上記制御回路に
おける上記一対のカレントミラー回路の出力側トランジ
スタとして構成する。
本発明に係る利得制御回路においては、まず、差動電圧
変換回路において、一対の入力端子に供給された各入力
信号に基づいて差動的に変化する一対の電流が一対のダ
イオードに供給されて一対の差動電圧に変換される。こ
の一対の差動電圧は、後段の第１の差動アンプにおける
一対の入力端に供給される。
変換回路において、一対の入力端子に供給された各入力
信号に基づいて差動的に変化する一対の電流が一対のダ
イオードに供給されて一対の差動電圧に変換される。こ
の一対の差動電圧は、後段の第１の差動アンプにおける
一対の入力端に供給される。
一方、制御回路において、一対の入力端子に供給された
各制御信号に基づいて差動的に変化する一対の制御電流
が一対のカレントミラー回路に供給される。
各制御信号に基づいて差動的に変化する一対の制御電流
が一対のカレントミラー回路に供給される。
そして、第１及び第２の差動アンプの各電流源が、上記
一対のカレントミラー回路の出力側トランジスタにて構
成されているため、第１の差動アンプの電流源には、一
方のカレントミラー回路に供給された制御電流（以下、
第１の制御電流と記す）が流れ、第２の差動アンプの電
流源には、他方のカレントミラー回路に供給された制御
電流（以下、単に第２の制御電流と記す）が流れること
になる。即ち、差動的に変化する制御電流が供給される
一対のカレントミラー回路により、第１及び第２の差動
アンプのバイアス電流が差動的に変化することになる。
これにより、制御回路に供給される制御信号に従って、
電流利得が変化することになる。
一対のカレントミラー回路の出力側トランジスタにて構
成されているため、第１の差動アンプの電流源には、一
方のカレントミラー回路に供給された制御電流（以下、
第１の制御電流と記す）が流れ、第２の差動アンプの電
流源には、他方のカレントミラー回路に供給された制御
電流（以下、単に第２の制御電流と記す）が流れること
になる。即ち、差動的に変化する制御電流が供給される
一対のカレントミラー回路により、第１及び第２の差動
アンプのバイアス電流が差動的に変化することになる。
これにより、制御回路に供給される制御信号に従って、
電流利得が変化することになる。
ここで、第１及び第２の差動アンプに流れる直流分のみ
を考えると、第１の差動アンプにおける一対の出力端に
は、それぞれ第１の制御電流の1/2の電流が流れ、第２
の差動アンプにおける一対の出力端には、それぞれ第２
の制御電流の1/2の電流が流れることになる。特に、本
発明では、第１の差動アンプの一対の出力端に、上記第
２の差動アンプの一対の出力端を並列に接続するように
しているため、結果的に各出力端には、それぞれ第１の
制御電流の1/2の電流と第２の制御電流の1/2の電流とを
合わせた電流、即ち、制御回路において制御信号に基づ
いて差動的に変化させる前の電流が流れることになり、
上記各出力端の直流レベルは、制御回路に供給される制
御信号のレベルに拘らず一定となる。
を考えると、第１の差動アンプにおける一対の出力端に
は、それぞれ第１の制御電流の1/2の電流が流れ、第２
の差動アンプにおける一対の出力端には、それぞれ第２
の制御電流の1/2の電流が流れることになる。特に、本
発明では、第１の差動アンプの一対の出力端に、上記第
２の差動アンプの一対の出力端を並列に接続するように
しているため、結果的に各出力端には、それぞれ第１の
制御電流の1/2の電流と第２の制御電流の1/2の電流とを
合わせた電流、即ち、制御回路において制御信号に基づ
いて差動的に変化させる前の電流が流れることになり、
上記各出力端の直流レベルは、制御回路に供給される制
御信号のレベルに拘らず一定となる。
また、本発明に係る利得制御回路においては、上記第１
及び第２の差動アンプの上記各電流源が、上記制御回路
における上記一対のカレントミラー回路の出力側トラン
ジスタにより構成するようにしているため、差動アンプ
の駆動トランジスタと電流源との間に利得制御用のトラ
ンジスタを直列接続する必要がなくなり、電源と接地間
に直列接続されるトランジスタの数を少なくすることが
できる。
及び第２の差動アンプの上記各電流源が、上記制御回路
における上記一対のカレントミラー回路の出力側トラン
ジスタにより構成するようにしているため、差動アンプ
の駆動トランジスタと電流源との間に利得制御用のトラ
ンジスタを直列接続する必要がなくなり、電源と接地間
に直列接続されるトランジスタの数を少なくすることが
できる。
第１図において、トランジスタQ13,Q14を定電流源とし
てトランジスタQ11,Q12により差動アンプ（１）が構成
され、トランジスタQ11,Q12のベースが入力端子T1,T2に
接続され、そのコレクタと電源端子T11との間に、ダイ
オード接続されたトランジスタQ1,Q2が接続される。
てトランジスタQ11,Q12により差動アンプ（１）が構成
され、トランジスタQ11,Q12のベースが入力端子T1,T2に
接続され、そのコレクタと電源端子T11との間に、ダイ
オード接続されたトランジスタQ1,Q2が接続される。
また、トランジスタQ7を定電流源としトランジスタQ3,Q
4により差動アンプ（３）が構成され、トランジスタQ3,
Q4のベースがトランジスタQ1,Q2のエミッタに接続さ
れ、トランジスタQ3,Q4のコレクタが出力端子T3,T4に接
続されるとともに、抵抗器R3,R4を通じて電源端子T12に
接続される。
4により差動アンプ（３）が構成され、トランジスタQ3,
Q4のベースがトランジスタQ1,Q2のエミッタに接続さ
れ、トランジスタQ3,Q4のコレクタが出力端子T3,T4に接
続されるとともに、抵抗器R3,R4を通じて電源端子T12に
接続される。
さらに、トランジスタQ5,Q6,Q8により同様に差動アンプ
（５）が構成され、トランジスタQ5,Q6のベースには一
定のバイアス電圧VBが供給されるとともに、そのコレク
タは抵抗器R3,R4に接続される。
（５）が構成され、トランジスタQ5,Q6のベースには一
定のバイアス電圧VBが供給されるとともに、そのコレク
タは抵抗器R3,R4に接続される。
また、電源端子T13を基準電位点とし、かつ、トランジ
スタQ21,Q22を定電流源としてトランジスタQ23,Q24及び
エミッタ間抵抗器R21により差動アンプ（11）が構成さ
れ、トランジスタQ23,Q24のベースが制御電圧の入力端
子T5,T6に接続され、そのコレクタがトランジスタQ25,Q
26のコレクタに接続される。
スタQ21,Q22を定電流源としてトランジスタQ23,Q24及び
エミッタ間抵抗器R21により差動アンプ（11）が構成さ
れ、トランジスタQ23,Q24のベースが制御電圧の入力端
子T5,T6に接続され、そのコレクタがトランジスタQ25,Q
26のコレクタに接続される。
この場合、トランジスタQ25を入力側とし、トランジス
タQ8,Q14を出力側とするとともに、トランジスタQ27を
バッファ用として、かつ、接地を基準電位点としてカレ
ントミラー回路（12）が構成され、トランジスタQ26,
Q7,Q13,Q28により同様にカレントミラー回路（13）が構
成される。
タQ8,Q14を出力側とするとともに、トランジスタQ27を
バッファ用として、かつ、接地を基準電位点としてカレ
ントミラー回路（12）が構成され、トランジスタQ26,
Q7,Q13,Q28により同様にカレントミラー回路（13）が構
成される。
さらに、トランジスタQ31を入力側、トランジスタQ21,Q
22を出力側、トランジスタQ32をバッファ用とするとと
もに、電源端子T13を基準電位点としてカレントミラー
回路（14）が構成され、トランジスタQ31に定電流源Q33
から所定の大きさの定電流Ｉが供給される。
22を出力側、トランジスタQ32をバッファ用とするとと
もに、電源端子T13を基準電位点としてカレントミラー
回路（14）が構成され、トランジスタQ31に定電流源Q33
から所定の大きさの定電流Ｉが供給される。
このような構成によれば、トランジスタQ31,Q21,Q22は
カレントミラー回路（14）を構成しているので、トラン
ジスタQ21,Q22のコレクタには電流I,Iが流れる。そし
て、トランジスタQ21,Q22は、差動アンプ（11）の定電
流源でもあるので、電流I,Iは端子T5,T6の制御電圧にし
たがって電流I23,I24に分配されてトランジスタQ23,Q24
を流れる。ただし、 I23＋I24＝2I ‥‥（ii） である。
カレントミラー回路（14）を構成しているので、トラン
ジスタQ21,Q22のコレクタには電流I,Iが流れる。そし
て、トランジスタQ21,Q22は、差動アンプ（11）の定電
流源でもあるので、電流I,Iは端子T5,T6の制御電圧にし
たがって電流I23,I24に分配されてトランジスタQ23,Q24
を流れる。ただし、 I23＋I24＝2I ‥‥（ii） である。
そして、この電流I23,I24がトランジスタQ25,Q26を流れ
るとともに、トランジスタQ25,Q14及びQ26,Q13はカレン
トミラー回路（12），（13）を構成しているので、トラ
ンジスタQ13,Q14には電流I24,I23が流れ、このとき、ト
ランジスタQ13,Q14は差動アンプ（１）の定電流源なの
で、トランジスタQ11,Q12に対する定電流はI23＋I24、
すなわち、定電流2Iとなり、トランジスタQ1,Q2を流れ
る電流I1,I2の直流分Ix,Ixは、 Ix＝Ｉ ‥‥（iii） となる。
るとともに、トランジスタQ25,Q14及びQ26,Q13はカレン
トミラー回路（12），（13）を構成しているので、トラ
ンジスタQ13,Q14には電流I24,I23が流れ、このとき、ト
ランジスタQ13,Q14は差動アンプ（１）の定電流源なの
で、トランジスタQ11,Q12に対する定電流はI23＋I24、
すなわち、定電流2Iとなり、トランジスタQ1,Q2を流れ
る電流I1,I2の直流分Ix,Ixは、 Ix＝Ｉ ‥‥（iii） となる。
また、トランジスタQ25,Q8及びQ26,Q7もカレントミラー
回路（12），（13）を構成しているので、トランジスタ
Q7,Q8には電流I24,I23が流れる。そして、トランジスタ
Q7の電流I24がトランジスタQ3,Q4により二等分されてこ
れを流れる電流I3,I4の直流分Iy,Iyとなるので、 Iy＝I24/2 ‥‥（iv） となる。
回路（12），（13）を構成しているので、トランジスタ
Q7,Q8には電流I24,I23が流れる。そして、トランジスタ
Q7の電流I24がトランジスタQ3,Q4により二等分されてこ
れを流れる電流I3,I4の直流分Iy,Iyとなるので、 Iy＝I24/2 ‥‥（iv） となる。
したがって、トランジスタQ1,Q2及び差動アンプ（３）
による電流利得Aiは、（ｉ），（iii），（iv）式から Ai＝Iy/Ix ＝I24／（2I）〔倍〕 ‥‥（ｖ） となる。そして、この場合、端子T5,T6の制御電圧にし
たがって電流I24の大きさは変化するので、制御電圧に
したがって、電流利得Aiが変化することになる。
による電流利得Aiは、（ｉ），（iii），（iv）式から Ai＝Iy/Ix ＝I24／（2I）〔倍〕 ‥‥（ｖ） となる。そして、この場合、端子T5,T6の制御電圧にし
たがって電流I24の大きさは変化するので、制御電圧に
したがって、電流利得Aiが変化することになる。
また、トランジスタQ11,Q12のエミッタに接続されてい
る抵抗器の値をＲとすれば、端子T1,T2と端子T3,T4との
間の電圧利得Avは、 となる。そして、この場合、端子T5,T6の制御電圧によ
り電流I24が変化して電圧利得Avが変化する。
る抵抗器の値をＲとすれば、端子T1,T2と端子T3,T4との
間の電圧利得Avは、 となる。そして、この場合、端子T5,T6の制御電圧によ
り電流I24が変化して電圧利得Avが変化する。
さらに、カレントミラー回路（12）においては、トラン
ジスタQ8に電流I23が流れるが、この電流I23はトランジ
スタQ5,Q6により二等分され、トランジスタQ5,Q6には電
流I23/2,I23/2が流れ、この電流がさらに抵抗器R3,R4に
流れる。
ジスタQ8に電流I23が流れるが、この電流I23はトランジ
スタQ5,Q6により二等分され、トランジスタQ5,Q6には電
流I23/2,I23/2が流れ、この電流がさらに抵抗器R3,R4に
流れる。
したがって、抵抗器R3,R4に流れる電流は、それぞれ Iy＋I23/2＝I24/2＋I23/2 ＝Ｉ となる。つまり、抵抗器R3,R4には定電流源Q33により決
まる一定の直流電流I,Iが流れる。したがって、端子T3,
T4の直流レベルは、端子T4,T6の制御電圧にかかわらず
互いに等しく、かつ、一定となる。
まる一定の直流電流I,Iが流れる。したがって、端子T3,
T4の直流レベルは、端子T4,T6の制御電圧にかかわらず
互いに等しく、かつ、一定となる。
こうして、この実施例に係る利得制御回路によれば、利
得制御を行なうことができるが、この場合、特にこの実
施例に係る利得制御回路によれば、電源電圧＋Vcc2に対
して抵抗器R3,R4と、トランジスタQ3〜Q6と、トランジ
スタQ7,Q8が接続されるだけなので、第３図の回路に比
べ、トランジスタの１段分だけダイナミックレンジを拡
大できるとともに、バイアス電圧にも余裕ができる。
得制御を行なうことができるが、この場合、特にこの実
施例に係る利得制御回路によれば、電源電圧＋Vcc2に対
して抵抗器R3,R4と、トランジスタQ3〜Q6と、トランジ
スタQ7,Q8が接続されるだけなので、第３図の回路に比
べ、トランジスタの１段分だけダイナミックレンジを拡
大できるとともに、バイアス電圧にも余裕ができる。
さらに、差動アンプ（11）のダイナミックレンジが利得
Avの制御範囲となり、 V6＝V5±IR21 V5,V6：端子T5,T6の制御電圧 の範囲にわたって制御でき、 V5−IR21＞V6のとき最大利得 V5＋IR21＜V6のとき利得０倍 となる。
Avの制御範囲となり、 V6＝V5±IR21 V5,V6：端子T5,T6の制御電圧 の範囲にわたって制御でき、 V5−IR21＞V6のとき最大利得 V5＋IR21＜V6のとき利得０倍 となる。
また、差動アンプ（１），（３），（５）に対応する差
動アンプを、差動アンプ（11）及びカレントミラー回路
（12），（13）に追加接続することにより、共通の制御
電圧で複数の利得制御を同時に、かつ、等しい特性で行
うことができる。
動アンプを、差動アンプ（11）及びカレントミラー回路
（12），（13）に追加接続することにより、共通の制御
電圧で複数の利得制御を同時に、かつ、等しい特性で行
うことができる。
本発明に係る利得制御回路によれば、電源と接地との間
に直列接続されるトランジスタの数を少なくすることが
可能となるため、電源電圧が低い場合でも出力信号のダ
イナミックレンジが制限されることがなくなり、各トラ
ンジスタのバイアス電圧にも余裕をもたせることができ
る。
に直列接続されるトランジスタの数を少なくすることが
可能となるため、電源電圧が低い場合でも出力信号のダ
イナミックレンジが制限されることがなくなり、各トラ
ンジスタのバイアス電圧にも余裕をもたせることができ
る。
また、信号増幅用の差動アンプ（第１の差動アンプ）の
出力端に、一対の入力端に所定の電位が供給された別の
差動アンプ（第２の差動アンプ）の出力端を並列に接続
すると共に、差動的に変化する制御電流が供給される一
対のカレントミラー回路を用いて上記２つの差動アンプ
のバイアス電流を差動的に変化させるようにしているた
め、電流利得を変化させることができると共に、出力端
の直流電位を一定にすることができ、ダイナミックレン
ジを拡大することができる。
出力端に、一対の入力端に所定の電位が供給された別の
差動アンプ（第２の差動アンプ）の出力端を並列に接続
すると共に、差動的に変化する制御電流が供給される一
対のカレントミラー回路を用いて上記２つの差動アンプ
のバイアス電流を差動的に変化させるようにしているた
め、電流利得を変化させることができると共に、出力端
の直流電位を一定にすることができ、ダイナミックレン
ジを拡大することができる。
第１図は本発明に係る利得制御回路の一実施例を示す全
体の回路図、第２図は差動アンプを用いた電流利得制御
の原理を示す全体の回路図、第３図は従来例に係る利得
制御回路を示す全体の回路図である。 （１），（３），（５），（11）は差動アンプ、（12）
〜（14）はカレントミラー回路である。
体の回路図、第２図は差動アンプを用いた電流利得制御
の原理を示す全体の回路図、第３図は従来例に係る利得
制御回路を示す全体の回路図である。 （１），（３），（５），（11）は差動アンプ、（12）
〜（14）はカレントミラー回路である。
Claims (1)
- 【請求項１】入力信号が供給される一対の入力端子と、
一対のダイオードを有し、上記一対の入力端子に供給さ
れた各入力信号に基づいて差動的に変化する一対の電流
を上記一対のダイオードに供給して一対の差動電圧に変
換する差動電圧変換回路と、 上記差動電圧変換回路からの上記一対の差動電圧が供給
される一対の入力端と、電流源とを有する第１の差動ア
ンプと、 所定の電位が供給される一対の入力端と、電流源とを有
する第２の差動アンプと、 制御信号が供給される一対の入力端子と、該一対の入力
端子に供給された上記制御信号に基づいて差動的に変化
する一対の制御電流が供給される一対のカレントミラー
回路とを有する制御回路とを具備し、 上記第１の差動アンプの一対の出力端に、上記第２の差
動アンプの一対の出力端が並列に接続され、 上記第１及び第２の差動アンプの上記各電流源が、上記
制御回路における上記一対のカレントミラー回路の出力
側トランジスタにより構成されていることを特徴とする
利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61182350A JPH0734532B2 (ja) | 1986-08-02 | 1986-08-02 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61182350A JPH0734532B2 (ja) | 1986-08-02 | 1986-08-02 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6338315A JPS6338315A (ja) | 1988-02-18 |
| JPH0734532B2 true JPH0734532B2 (ja) | 1995-04-12 |
Family
ID=16116775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61182350A Expired - Lifetime JPH0734532B2 (ja) | 1986-08-02 | 1986-08-02 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734532B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009702B1 (ko) * | 1991-04-17 | 1993-10-08 | 삼성전자 주식회사 | 외부 바이어스를 이용한 광대역 선형 이득 조절증폭기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269506A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 可変増幅回路 |
-
1986
- 1986-08-02 JP JP61182350A patent/JPH0734532B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269506A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 可変増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6338315A (ja) | 1988-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |