JPH07335439A - Inductor chip device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はインダクターチップ装
置、特に、とはいってもこれに制限されないが、ＭＣＭ
（マルチチップモジュール）、直接チップ実装体や表面
実装体に実装するインダクターチップ装置に関する。FIELD OF THE INVENTION This invention relates to inductor chip devices, and in particular, but not exclusively, for MCMs.
(Multi-chip module), an inductor chip device directly mounted on a chip mounting body or a surface mounting body.
【０００２】[0002]
【従来の技術】小型で高性能なうえに費用効果のあるイ
ンダクター成分を対象として、非常にコンパクトで、し
かもコストの低い無線通信回路やその他のＲＦ通信回路
を構成する必要性が増大してきている。2. Description of the Related Art There is an increasing need to construct a very compact and low cost radio communication circuit or other RF communication circuit for an inductor component which is small in size, high in performance and cost effective. .
【０００３】[0003]
【発明が解決しようとする課題】最近、表面実装可能な
チップインダクターが利用されるようになってきたが、
このものは面積が２×１．２５ｍｍ（標準的な表面実装
“０８０５”方式）で、インダクタンス値はおよそ２０
ｎＨまでである。また、自己共振周波数は１〜２ＧＨｚ
で、品質（Ｑ）ファクターは自己共振周波数の約２／１
の周波数で最大ほぼ８０である。Recently, surface mountable chip inductors have come to be used.
This product has an area of 2 x 1.25 mm (standard surface mount "0805" method) and an inductance value of about 20.
up to nH. Moreover, the self-resonance frequency is 1 to 2 GHz.
And the quality factor is about 2/1 of the self-resonant frequency.
The maximum frequency is about 80.
【０００４】コンパクト性の非常に高いインダクターも
ＭＣＭ基板の上部金属化層内において集積形として実現
されている。このインダクターは１ｍｍ2のフットプリ
ント内で１〜１００ｎＨのインダクタンス値を与え、ま
た自己共振周波数が２０ＧＨｚ〜５００ＭＨｚである。
これらＭＣＭインダクターのＱファクターは低周波数に
おけるインダクター抵抗によって決まるが、最大Ｑフア
クターは用いる基板の性質及び誘電体構造に関係があ
る。アルミニウム−ポリイミドＭＣＭにインダクターを
設けた高抵抗率シリコン基板の場合、インダクター構造
やインダクタンス値にもよるが、Ｑファクターは５〜２
０程度である。この場合、自己共振周波数の１／４〜１
／２の周波数で最大Ｑファクターが得られる。Very compact inductors have also been realized as integrated types in the upper metallization layer of the MCM substrate. This inductor provides an inductance value of 1-100 nH within a footprint of 1 mm 2 and a self-resonant frequency of 20 GHz-500 MHz.
The Q factor of these MCM inductors is determined by the inductor resistance at low frequencies, but the maximum Q factor is related to the nature of the substrate used and the dielectric structure. In the case of a high-resistivity silicon substrate in which an aluminum-polyimide MCM is provided with an inductor, the Q factor is 5 to 2 depending on the inductor structure and the inductance value.
It is about 0. In this case, 1/4 to 1 of the self-resonant frequency
The maximum Q factor is obtained at a frequency of / 2.
【０００５】[0005]
【課題を解決するための手段】本発明はＭＣＭ、直接チ
ップ実装体や表面実装体へ実装するインダクターチップ
装置において、誘電体基板、該基板の一面に設けたスパ
イラル金属化構造体、及び該基板の他方の面に設けた、
上記実装を行う複数のソルダバンプからなり、該スパイ
ラル構造体を金属充填ビアによって該複数のソルダバン
プに電気的に接続したインダクターチップ装置を提供す
るものである。The present invention relates to an MCM, an inductor chip device directly mounted on a chip mounting body or a surface mounting body, a dielectric substrate, a spiral metallized structure provided on one surface of the substrate, and Provided on the other side of the substrate,
The present invention provides an inductor chip device including a plurality of solder bumps for mounting the spiral structure and electrically connecting the spiral structure to the plurality of solder bumps by metal-filled vias.
【０００６】[0006]
【作用及び発明の効果】基板の一面にインダクター金属
化構造体を設け、この構造体を基板他面に接続すると、
インダクターのグランドに対するキャパシタンスが最小
化するため、自己共振周波数が最大化する。従って、イ
ンダクターチップ装置を、例えば、ＭＣＭ装置に実際に
使用した場合、グランドに最も近い構造体がソルダバン
プ面に位置すると、グランドに対するキャパシタンスの
主な決定要素は基板の誘電率及び厚みであり、厚みが増
すと、キャパシタンスが小さくなり、自己共振周波数が
高くなる。When the inductor metallized structure is provided on one surface of the substrate and this structure is connected to the other surface of the substrate,
The self-resonant frequency is maximized because the inductor's capacitance to ground is minimized. Therefore, when the inductor chip device is actually used in an MCM device, for example, when the structure closest to the ground is located on the solder bump surface, the main determinants of the capacitance with respect to the ground are the dielectric constant and the thickness of the substrate, As the thickness increases, the capacitance decreases and the self-resonant frequency increases.
【０００７】ソリッドな、金属充填スルービアを使用し
て、インダクター構造体への接続を実施すると、インダ
クター構造体の抵抗及びインダクタンスが最小化するた
め、インダクターのＱファクター及び自己共振周波数が
最大化する。この効果は、ソルダバンプによるフリップ
チップソルダボンディングによってインダクターチップ
装置を次のレベルの実装に使用する場合にさらに強くな
る。Making connections to the inductor structure using solid, metal-filled through vias maximizes the inductor's Q-factor and self-resonant frequency because the inductor structure's resistance and inductance are minimized. This effect is even stronger when the inductor chip device is used for the next level of mounting by flip-chip solder bonding with solder bumps.
【０００８】インダクター構造体形状は円形、正方形、
矩形、多角形スパイラルであればよい。ＭＣＭに実装す
る場合には正方形スパイラルが好ましい。そして、イン
ダクター装置を直接チップ実装や表面実装装置に実装す
る場合には矩形スパイラルが好ましい。The shape of the inductor structure is circular, square,
Any rectangular or polygonal spiral may be used. When mounted on the MCM, a square spiral is preferable. A rectangular spiral is preferable when the inductor device is directly mounted on a chip or a surface mounting device.
【０００９】基板は予備焼成したアルミナか、予備焼成
した窒化アルミニウムのいずれかであればよい。そして
ビアは予備焼成状態の基板をレーザードリルし、これに
よって形成した孔に、液相含浸法によって得た銅−タン
グステン複合材料を充填して形成する。あるいは、基板
は同時焼成アルミナであってもよく、この場合、ビアは
同時焼成時に基板に形成した焼結タングステンかモリブ
デンビアである。The substrate may be either pre-fired alumina or pre-fired aluminum nitride. The via is formed by laser drilling the substrate in the pre-baked state, and filling the hole formed thereby with the copper-tungsten composite material obtained by the liquid phase impregnation method. Alternatively, the substrate may be co-fired alumina, in which case the vias are sintered tungsten or molybdenum vias formed in the substrate during co-firing.
【００１０】スパイラル構造体は銅金属化構造体でもよ
く、あるいはフォトリソグラフィーによって形成しても
よい。ここで金属化とは金属の沈着を意味する。金属化
に銅を使用すると、インダクターの直列抵抗が最小化す
るため、Ｑファクターが最大化する。フォトリソグラフ
ィーパターニング法によってインダクター形状を作る
と、インダクター寸法精度を極めて高くできるので、装
置のインダクタンス値の再現性を高くできる。The spiral structure may be a copper metallization structure or may be formed by photolithography. Metallization here means the deposition of metal. The use of copper for metallization maximizes the Q-factor by minimizing the series resistance of the inductor. When the inductor shape is formed by the photolithography patterning method, the dimensional accuracy of the inductor can be made extremely high, and the reproducibility of the inductance value of the device can be increased.
【００１１】スパイラル金属化構造体は、基板上に金属
接着薄膜、メッキ種層及び厚みのある銅層をこの順で沈
着して形成する。接着層はクロム層、チタン層又はニク
ロム層で、メッキ種層は銅メッキ種層であればよい。The spiral metallization structure is formed by depositing a metal adhesion thin film, a plating seed layer, and a thick copper layer on a substrate in this order. The adhesive layer may be a chrome layer, a titanium layer or a nichrome layer, and the plating seed layer may be a copper plating seed layer.
【００１２】好ましくは、基板上にクロム接着層、クロ
ム−銅層、及び銅又は銅−金層をこの順で沈着して形成
した多層金属化構造体にソルダバンプを形成する。Preferably, solder bumps are formed on a multilayer metallized structure formed by depositing a chromium adhesion layer, a chromium-copper layer, and a copper or copper-gold layer in this order on a substrate.
【００１３】インダクターチップ装置は、さらに、少な
くとも１層の別な金属化層及び誘電体層を有しいてもよ
い。この場合、スパイラル構造体は基板の上記一面に形
成した金属化層及び上記の少なくとも１層の別な金属化
層に形成する。この少なくとも１層の別な層はポリイミ
ド層であればよい。The inductor chip device may further comprise at least one further metallization layer and a dielectric layer. In this case, the spiral structure is formed on the metallization layer formed on the one surface of the substrate and the at least one other metallization layer. The at least one other layer may be a polyimide layer.
【００１４】多層構造体を用いる利点には、インダクタ
ンス値をかなり大きくできることがある。すなわち、二
層構造にすると、所定巻き数（ｎ）について単位面積当
たりのインダクタンス値はほぼ四倍（二乗）になる。The advantage of using a multi-layer structure is that the inductance value can be significantly increased. That is, in the case of the two-layer structure, the inductance value per unit area becomes approximately four times (square) for a predetermined number of turns (n).
【００１５】さらに、少なくとも１層の別なソルダバン
プを設けると、インダクターチップ装置のＭＣＭ装置実
装時の機械的安定性を実現することができる。ソルダバ
ンプ接続の必要な最小数は、インダクター構造体とＭＣ
Ｍ装置などとの間における必要な電気的接続数である。
この電気的接続には、インダクターへの端部接続だけで
なく、これらの間のひとつ以上の分岐接続が含まれる。
しかし、インダクターチップ装置の電気的接続の総数
が、インダクターチップ装置実装時に機械的安定性を維
持するのに不十分な場合には、非電気的ソルダバンプ接
続を余分に設ける必要がある。従って、ソルダバンプ接
続の絶対的な最小数は三であり、これが通常の最小数で
ある。Further, if at least one layer of another solder bump is provided, mechanical stability of the inductor chip device when the MCM device is mounted can be realized. The minimum number of solder bump connections required is the inductor structure and MC
It is the required number of electrical connections with M devices and the like.
This electrical connection includes one or more branch connections between them as well as end connections to the inductor.
However, if the total number of electrical connections in the inductor chip device is insufficient to maintain mechanical stability when mounting the inductor chip device, then additional non-electrical solder bump connections need to be provided. Therefore, the absolute minimum number of solder bump connections is three, which is the normal minimum number.
【００１６】[0016]
【実施例】以下、添付図面について本発明をさらに詳細
に説明する。図１及び図２に、ＭＣＭ装置に実装するた
めの、本発明インダクターチップ装置の一実施例を示
す。図示のように、アルミナ基板１２の一面１３に、正
方形スパイラル状の金属化層１４を設ける。他面１５に
は、別な金属化層１６を多数のパッド又は島として設
け、この上に対応する数のソルダバンプ１７を形成す
る。スパイラルインダクター構造体の両端２０、２１を
それぞれ２つの金属充填ビア構造体１８、１９を介して
ソルダバンプ１７のうちの２つに電気的に接続する。図
２に示すように、ビア構造体１８、１９を接続した２つ
のソルダバンプはそれぞれ２２、２３である。ソルダバ
ンプ２２、２３のほかに、ソルダバンプ２４〜２６を設
けるが、これらはいずれもインダクターをＭＣＭ装置
（図示なし）に電気的に接続するものではなく、インダ
クターチップをＭＣＭ装置に固着するものである。The present invention will be described in more detail with reference to the accompanying drawings. 1 and 2 show an embodiment of an inductor chip device of the present invention for mounting on an MCM device. As shown in the figure, a square spiral metallization layer 14 is provided on one surface 13 of the alumina substrate 12. Another metallization layer 16 is provided on the other surface 15 as a number of pads or islands on which a corresponding number of solder bumps 17 are formed. Both ends 20, 21 of the spiral inductor structure are electrically connected to two of the solder bumps 17 via two metal filled via structures 18, 19 respectively. As shown in FIG. 2, the two solder bumps connecting the via structures 18 and 19 are 22 and 23, respectively. In addition to the solder bumps 22 and 23, solder bumps 24 to 26 are provided, but these do not electrically connect the inductor to the MCM device (not shown) but fix the inductor chip to the MCM device. .
【００１７】インダクターチップ装置を対応するソルダ
バンプか、あるいはＭＣＭ装置の他の構造体にフリップ
チップソルダボンディングする。The inductor chip device is flip chip solder bonded to the corresponding solder bump or other structure of the MCM device.
【００１８】インダクターチップ装置の基板１２及び金
属充填ビアは特開平２−２１６８５３号公報に開示され
ている方法などによって形成すればよい。すなわち、表
面を十二分に仕上げた、厚みが均一な高密度多結晶アル
ミナセラミックウエハをまづ処理して、ウエハの厚み方
向に多数の狭い孔を形成する。これは、ＣＯ2又はネオ
ジム−ＹＡＧレーザー源を使用するレーザードリル法に
よって実施すればよい。この場合には、前から後ろに僅
かにテーパーのある狭い（直径が１２５μｍ以下）孔が
生成する。孔形成後、図２に示すようにパターニングす
る。The substrate 12 and the metal-filled via of the inductor chip device may be formed by the method disclosed in Japanese Patent Laid-Open No. 2-216853. That is, a dense high-density polycrystalline alumina ceramic wafer having a uniform surface and a uniform thickness is first processed to form a large number of narrow holes in the thickness direction of the wafer. This may be carried out by a laser drilling method using CO 2 or neodymium -YAG laser source. In this case, narrow holes (having a diameter of 125 μm or less) slightly tapered from the front to the back are formed. After forming the holes, patterning is performed as shown in FIG.
【００１９】次に、液相含浸法による銅−タングステン
複合構造体を使用して、これら多数のスルーウエハ孔に
導電性金属プラグビアを充填する。この構造体の場合、
タングステン材料を有機バインダー溶剤キャリヤ系にお
ける粉末として使用し、ビア孔に、減圧あるいは加圧下
で、スクリーン印刷法によってタングステン粉末“イン
ク”を充填する。Next, a large number of these through-wafer holes are filled with conductive metal plug vias using a copper-tungsten composite structure obtained by the liquid phase impregnation method. For this structure,
The tungsten material is used as a powder in an organic binder solvent carrier system and the via holes are filled with a tungsten powder "ink" by screen printing under reduced pressure or pressure.
【００２０】孔形成後、過剰なタングステンインクがあ
れば、これを除去してから、ウエハを部分酸化雰囲気中
（例えば、湿った水素中）で焼成して、有機バインダー
を燃焼除去し、残りのタングステン粉末を部分焼結す
る。ただし、酸化タングステンは生成させない。この工
程段階で必要な最大処理温度は１，４００〜１，６００
℃であればよい。タングステンプラグ金属化層とアルミ
ナセラミックとの接着を良好なものにするためには、部
分酸化雰囲気の使用が重要である。得られる構造体はア
ルミナウエハにレーザードリルにより形成されたスルー
ビアと多孔性タングステンビアとがひとつおきに形成さ
れている。次に、このタングステンビアに液体銅を含浸
して、十分に稠密なプラグビア構造体を形成する。銅の
含浸は、銅“インク”粉末のスクリーン印刷等によって
行ってもよく、バインダーを用いた場合には、ウエハを
熱処理して、バインダーを除去してから、（例えば、
１，０８３℃以上の温度で水素雰囲気中で）銅を溶融す
る。特に、ニッケルなどのある種の微量元素（表面）添
加剤が存在している場合には、この液体銅は当然ながら
タングステンを濡らし、多孔性プラグビア構造体を充填
し、周囲温度に冷却後、ソリッドなプラグビアを形成す
る。過剰な材料があるならば、最終ラッピング／ポリッ
シング操作によって除去する。これによって、必要な表
面仕上げを達成でき、また必要なウエハ厚みを得ること
ができる。ウエハは、シリコンＩＣウエハと同じ寸法
で、例えば、直径が１００ｍｍで厚みが３８０μｍ、あ
るいは直径が１５０ｍｍで厚みが５２５μｍの寸法で製
作するのが好ましく、これにより製作が容易になる。ソ
リッドなビア構造を使用すると、ウエハの次工程が極め
て簡単になる。というのは、ポリッシング仕上げの平面
が得られるからである。この平面は、すなわち、ＩＣ等
に使用されているスピンコーチング法によってレジス
ト、ポリイミドなどの工程材料を簡単にコーチングでき
るからである。この平面により、ウエハ加工時の欠陥が
少なくなり、また粒子レベルが小さくなる。After forming the holes, excess tungsten ink, if any, is removed, and then the wafer is baked in a partially oxidizing atmosphere (for example, in moist hydrogen) to burn off the organic binder and remove the remaining ink. Partial sintering of tungsten powder. However, tungsten oxide is not generated. The maximum processing temperature required in this process step is 1,400 to 1,600
It may be ℃. The use of a partially oxidizing atmosphere is important for good adhesion between the tungsten plug metallization and the alumina ceramic. The resulting structure has an alumina wafer with alternate through vias and porous tungsten vias formed by laser drilling. The tungsten via is then impregnated with liquid copper to form a fully dense plug via structure. The copper impregnation may be done by screen-printing a copper "ink" powder or the like; if a binder is used, the wafer may be heat treated to remove the binder and then (eg,
Melt copper (in a hydrogen atmosphere at a temperature above 1,083 ° C). Especially in the presence of certain trace element (surface) additives such as nickel, this liquid copper will of course wet the tungsten, fill the porous plug via structure, and cool to ambient temperature before solidification. A simple plug via. Excess material is removed by a final lapping / polishing operation. This allows the required surface finish to be achieved and the required wafer thickness to be obtained. The wafer is preferably manufactured to have the same dimensions as the silicon IC wafer, for example, a diameter of 100 mm and a thickness of 380 μm, or a diameter of 150 mm and a thickness of 525 μm, which facilitates the fabrication. The use of a solid via structure greatly simplifies subsequent processing of the wafer. This is because a flat surface with a polishing finish is obtained. This plane is because the process material such as resist and polyimide can be easily coated by the spin coating method used for IC and the like. This plane reduces defects during wafer processing and reduces particle levels.
【００２１】金属充填ビアを適正に設けたセラミック基
板を得た後は、インダクター構造体を次にウエハの一面
に設ける。（クロム、チタンやニクロムなどの反応性金
属系を使用する）金属接着薄層及びメッキ種層（例え
ば、銅の薄層）をこの表面に連続してスパッタリングに
よって蒸着する。この接着層はアルミナ表面に強固に接
着するとともに、銅−タングステンからなるソリッドな
プラグビアに電気的に良好に接続する。銅層は相溶性表
面を与え、この上に銅をさらにメッキできる。ウエハの
この面にフォトレジスト材料の厚い層を設け、パターニ
ングして、スパイラル開口構造体を形成し、次に、イン
ダクターそれ自体を形成する銅金属化層を設ける。銅メ
ッキ層の厚みを最大化して、メッキ構造体を良好に制御
できるようにし、かつ（所定のインダクターピッチで抵
抗が最小化し、従ってＱファクターが最大化するよう
に）インダクターの巻き線間の間隙を小さくする必要が
ある。インダクターの形状はレジストの解像度やアスペ
クト比だけでなく、メッキ液の特性（投入電力やメッキ
効率）によっても制限を受ける。１０μｍも小さい間隙
で少なくとも２５μｍ以上の銅厚みを与える材料は存在
する。これは、ｍｍ寸法のインダクターにおいて少なく
とも１００以上のＱファクターを与えるものでなければ
ならない。電気メッキ後、レジストマスク、メッキ種層
及び接着層を適当な溶剤／エッチャントを用いる処理に
よってインダクター形成以外の総ての領域からストリッ
ピングする。Once the ceramic substrate is properly provided with metal filled vias, the inductor structure is then provided on one side of the wafer. A metal adhesion thin layer (using a reactive metal system such as chromium, titanium or nichrome) and a plating seed layer (eg a thin layer of copper) are deposited on this surface successively by sputtering. This adhesive layer firmly adheres to the surface of the alumina and is electrically well connected to the solid plug via made of copper-tungsten. The copper layer provides a compatible surface upon which copper can be further plated. A thick layer of photoresist material is applied to this side of the wafer and patterned to form a spiral aperture structure, followed by a copper metallization layer that forms the inductor itself. The thickness of the copper plating layer is maximized for better control of the plating structure and between the windings of the inductor (for a given inductor pitch to minimize the resistance and thus the Q factor). It is necessary to reduce the gap. The shape of the inductor is limited not only by the resolution and aspect ratio of the resist, but also by the characteristics of the plating solution (power input and plating efficiency). There are materials that provide copper thicknesses of at least 25 μm and above with gaps as small as 10 μm. This should give a Q factor of at least 100 or higher in mm sized inductors. After electroplating, the resist mask, plating seed layer and adhesive layer are stripped from all areas except the inductor formation by treatment with a suitable solvent / etchant.
【００２２】引き続く工程でウエハがダメージを受ける
のを防止するために、完成したメッキ銅インダクター構
造体を適当なパッシベーション処理剤、例えばポリイミ
ドで被覆する。The finished plated copper inductor structure is coated with a suitable passivation agent, eg, polyimide, to prevent the wafer from being damaged in subsequent steps.
【００２３】次に、ウエハを反転し、多数のソルダバン
プ構造体を形成するが、そのうちの一部は、ウエハの他
面上のインダクター入力点と出力点との間を接続する露
出銅−タングステンプラグビア上に形成するが、残りに
ついては、後述するように、該表面上の別な点に形成す
る。Next, the wafer is inverted to form a number of solder bump structures, some of which are exposed copper-tungsten plugs that connect between the inductor input and output points on the other side of the wafer. It is formed on the via, but the rest is formed at another point on the surface as described later.
【００２４】ソルダバンプ構造体はソルダ可能な金属化
層を必要とし、これをソルダバンプ自体で濡らすが、こ
の金属化層がソルダバンプの面積を決めるものである。
このために好適なものは、クロム−銅か、クロム−銅−
金の多層金属化構造体である。第１のクロム層が下層の
銅−タングステンプラグビア表面に接着するとともに、
オーミック接続する。この上に、合金化クロム−銅層を
設けるが、このものがソルダ濡れ性を与える。ただし、
（多数のソルダバンプを溶解するために）層を溶解する
必要はない。そして、最後の銅又は銅−金層が初期ソル
ダ濡れ性を与えるものである。これら金属は、バンプが
再流動すると、溶解してソルダになり、また冷却する
と、錫の金属間化合物として再沈澱する。金を用いた場
合には、ソルダ可能な層が大気に暴露されるが、ソルダ
の付着前に酸化されることはない。このタイプのソルダ
可能な金属化層は、エッチングされた金属箔や同様な物
理的マスキング構造体を使用するシーケンシャルな蒸着
法によって形成することができる。The solder bump structure requires a solderable metallization layer, which is wetted by the solder bump itself, which metallization layer determines the area of the solder bump.
Suitable for this purpose are chromium-copper or chromium-copper-
It is a multi-layer metallized structure of gold. The first chrome layer adheres to the underlying copper-tungsten plug via surface, and
Ohmic connection. On top of this is an alloyed chromium-copper layer, which provides solder wettability. However,
It is not necessary to dissolve the layers (to dissolve a large number of solder bumps). And, the last copper or copper-gold layer provides the initial solder wettability. These metals dissolve into solder when the bumps reflow and reprecipitate as intermetallic tin compounds upon cooling. When gold is used, the solderable layer is exposed to the atmosphere, but not oxidized before the solder is deposited. This type of solderable metallization layer can be formed by sequential vapor deposition using etched metal foil or similar physical masking structures.
【００２５】直接チップ実装や表面実装の場合、ソルダ
それ自体は錫−鉛共晶組成物（６３Ｓｎ−３７Ｐｂ、重
量比、融点１８３℃）である。また、ＭＣＭの場合、９
５Ｐｂ−５Ｓｎ組成物（融点３１０℃）である。ソルダ
は、種層、及びウエハの第一面に銅インダクター構造体
をメッキすることについて説明したのと同じフォトレジ
ストマスキング方法を使用する電着によって設けること
ができる。あるいは、物理的マスキング構造体を用い、
ソルダ可能な金属沈着について説明したのと同様な蒸着
法を適用してもよい。さらに、ソルダは鉛及び錫の別な
層として、あるいは合金として沈着してもよい。In the case of direct chip mounting or surface mounting, the solder itself is a tin-lead eutectic composition (63Sn-37Pb, weight ratio, melting point 183 ° C.). In the case of MCM, 9
It is a 5Pb-5Sn composition (melting point 310 ° C). The solder may be provided by electrodeposition using the same photoresist masking method as described for plating the seed layer and the copper inductor structure on the first side of the wafer. Alternatively, using a physical masking structure,
Vapor deposition methods similar to those described for solderable metal deposition may be applied. In addition, the solder may be deposited as a separate layer of lead and tin or as an alloy.
【００２６】ソルダ可能な金属化層及びソルダ層を沈着
し、パターニングした後は、不活性雰囲気条件下、ある
いは還元性雰囲気条件下でソルダ液相温度以上に加熱す
ることによって再流動化する。銅−タングステンプラグ
ビアに近いソルダバンプ直径、すなわち、１２５μｍの
直径がフリップチップインダクター構造体には好まし
い。また、好適なソルダバンプの高さは、インダクター
を直接チップ実装、表面実装、あるいはＭＣＭに使用す
るかどうかで違ってくるが、３０〜１００μｍである。
また、ＭＣＭや直接チップ実装の場合におけるフリップ
チップソルダボンディング集積回路にもこのようなバン
プ形状を適用することができる。After depositing and patterning the solderable metallization layer and the solder layer, they are re-fluidized by heating above the solder liquidus temperature under an inert atmosphere condition or a reducing atmosphere condition. Solder bump diameters close to copper-tungsten plug vias, i.e. 125 μm diameter, are preferred for flip chip inductor structures. Further, the preferable height of the solder bump is 30 to 100 μm, though it depends on whether the inductor is directly mounted on the chip, surface mounted, or used for MCM.
Further, such a bump shape can be applied to a flip chip solder bonding integrated circuit in the case of MCM or direct chip mounting.
【００２７】合計で５つのソルダバンプを形成するが、
そのうち２つはインダクターへの入力及び出力プラグビ
アに対してであり、そして残りの３つがアルミナ表面全
体に分散されて、実装したフリップチップインダクター
を機械的に支持するものである。A total of 5 solder bumps are formed,
Two of them are for the input and output plug vias to the inductor, and the other three are distributed over the alumina surface to mechanically support the mounted flip chip inductor.
【００２８】インダクターチップのサイズについては、
０．５ｍｍ2、１．０ｍｍ2、１．２５ｍｍ2、１．５ｍ
ｍ2や２．０ｍｍ2が好ましい。これにより、現在は０８
０５（２．０×１．２５ｍｍ）から０６０３（１．５×
０．７５ｍｍ）に、そして０４０２（１．０×０．５ｍ
ｍ）になっている離散的な表面実装成分サイズの傾向に
対応できる。Regarding the size of the inductor chip,
0.5mm 2 , 1.0mm 2 , 1.25mm 2 , 1.5m
m 2 and 2.0 mm 2 are preferable. As a result, it is now 08
05 (2.0 x 1.25 mm) to 0603 (1.5 x
0.75 mm), and 0402 (1.0 x 0.5 m)
It is possible to deal with the tendency of the discrete surface mount component size which is m).
【００２９】ウエハのインダクター面及びソルダバンプ
面を処理した後、インダクター面を保護するために使用
した仮のパッシベーション層を取外し、ウエハ検査を行
い、寸法的測定及び電気的測定を実施し、インダクター
収率を求め、成分特性が規定範囲内にあるかどうかを確
認する。欠陥インダクターを発見した場合には、インク
で刻印するなどして分けておき、個々のインダクター成
分は機械的刻印やレーザー刻印などの手段で分離する。After processing the inductor surface and the solder bump surface of the wafer, the temporary passivation layer used to protect the inductor surface was removed, the wafer was inspected, and the dimensional and electrical measurements were performed to determine the inductor yield. And confirm whether the component characteristics are within the specified range. When a defective inductor is found, it is separated by marking with ink or the like, and individual inductor components are separated by means such as mechanical marking or laser marking.
【００３０】本発明インダクターチップ装置の第２実施
例（図示せず）では、予備焼成基板のかわりに、同時焼
成アルミナ基板を使用する。この場合のビアは焼結タン
グステンかモリブデンである。スパイラル銅金属化層及
びソルダバンプを得る工程は第１実施例に述べた通りで
ある。In the second embodiment (not shown) of the inductor chip device of the present invention, a co-fired alumina substrate is used instead of the pre-fired substrate. The vias in this case are sintered tungsten or molybdenum. The process of obtaining the spiral copper metallization layer and the solder bumps is as described in the first embodiment.
【００３１】本発明インダクターチップ装置の第３実施
例（図示せず）では、ポリイミド誘電体によって分離し
た銅の層をメッキすることによって、予備焼成基板に多
層インダクターを形成する。中間層のポリイミドを介し
て乾式エッチングによってビアを形成して、内側金属化
層のインダクタースパイラルと外側金属化層のインダク
タースパイラルとを電気的に接続する。In a third embodiment (not shown) of an inductor chip device of the present invention, a multilayer inductor is formed on a prefired substrate by plating a layer of copper separated by a polyimide dielectric. A via is formed by dry etching through the polyimide of the intermediate layer to electrically connect the inductor spiral of the inner metallization layer and the inductor spiral of the outer metallization layer.
【００３２】中間層には、ポリイミド以外の誘電体材料
も使用することができ、中間層ビアを形成するのに乾式
エッチング以外の手段も使用することができる。Dielectric materials other than polyimide can be used for the intermediate layer, and means other than dry etching can be used to form the intermediate layer vias.
【００３３】図２には合計５つのソルダバンプを示した
が、主に製造するチップのサイズによるが、数は加減す
ることができる。また、３つ以上のソルダバンプをイン
ダクター金属化構造体に電気的に接続してもよい。従っ
て、例えば、インダクタースパイラルをひとつ以上の点
でその長さにそって分岐化してもよく、あるいは多層イ
ンダクターをその中間層接合部で分岐化してもよい。こ
のように変更した場合には、電気的接続を形成するため
に、金属充填ビアの数を最適化する必要がある。この場
合には、ただ機械的安定性を維持するために、ソルダバ
ンプの数を少なくする必要がある。Although a total of five solder bumps are shown in FIG. 2, the number can be adjusted depending on the size of the chip to be manufactured. Also, more than two solder bumps may be electrically connected to the inductor metallization structure. Thus, for example, the inductor spiral may be branched along its length at one or more points, or the multilayer inductor may be branched at its intermediate layer junction. With this modification, it is necessary to optimize the number of metal-filled vias to form the electrical connection. In this case, it is necessary to reduce the number of solder bumps only to maintain mechanical stability.
【図１】本発明によるインダクターチップ装置の側面図
である。FIG. 1 is a side view of an inductor chip device according to the present invention.
【図２】図１側面図に対応する平面図である。FIG. 2 is a plan view corresponding to the side view of FIG.
１２ アルミナ基板 １３ 基板表面 １４ 金属化層 １５ 基板表面 １６ 金属化層 １７ ソルダバンプ １８ 金属充填ビア １９ 金属充填ビア ２０ 端部 ２１ 端部 ２２ ソルダバンプ ２３ ソルダバンプ ２４ ソルダバンプ ２５ ソルダバンプ ２６ ソルダバンプ 12 Alumina Substrate 13 Substrate Surface 14 Metallized Layer 15 Substrate Surface 16 Metallized Layer 17 Solder Bump 18 Metal Filled Via 19 Metal Filled Via 20 Edge 21 Edge 22 Solder Bump 23 Solder Bump 24 Solder Bump 25 Solder Bump 26 Solder Bump
Claims (11)
へ実装するインダクターチップ装置において、誘電体基
板、該基板の一面に設けたスパイラル金属化構造体、及
び該基板の他方の面に設けた、上記実装を行う複数のソ
ルダバンプからなり、該スパイラル構造体を金属充填ビ
アによって該複数のソルダバンプに電気的に接続したイ
ンダクターチップ装置。1. In an MCM, an inductor chip device directly mounted on a chip mounting body or a surface mounting body, a dielectric substrate, a spiral metallized structure provided on one surface of the substrate, and provided on the other surface of the substrate. An inductor chip device comprising a plurality of solder bumps for performing the above-mentioned mounting, wherein the spiral structure is electrically connected to the plurality of solder bumps by a metal-filled via.
アルミニウムであり、予備焼成状態の基板をレーザード
リルし、これによって形成した孔に、液相含浸法によっ
て得た銅−タングステン複合材料を充填してビアを形成
した請求項第１項に記載のインダクターチップ装置。2. The substrate is pre-fired alumina or aluminum nitride, the pre-fired substrate is laser drilled, and the holes formed thereby are filled with a copper-tungsten composite material obtained by a liquid phase impregnation method. 2. The inductor chip device according to claim 1, wherein the via is formed by using.
アが同時焼成時に該基板に形成した焼結タングステン又
はモリブデンである請求項第１項に記載のインダクター
チップ装置。3. The inductor chip device according to claim 1, wherein the substrate is a co-fired alumina substrate, and the via is a sintered tungsten or molybdenum formed on the substrate during co-firing.
ある請求項第１項〜第３項のいずれかに記載のインダク
ターチップ装置。4. The inductor chip device according to claim 1, wherein the spiral structure is a copper metallized structure.
ィーによって形成した請求項第４項に記載のインダクタ
ーチップ装置。5. The inductor chip device according to claim 4, wherein the spiral structure is formed by photolithography.
び厚みのある銅層をこの順で設けて該スパイラル金属化
構造体を形成した請求項第５項に記載のインダクターチ
ップ装置。6. The inductor chip device according to claim 5, wherein the spiral metallized structure is formed by providing a metal adhesion thin film, a plating seed layer and a thick copper layer in this order on the substrate.
ロム層で、該メッキ種層が銅メッキ種層である請求項第
６項に記載のインダクターチップ装置。7. The inductor chip device according to claim 6, wherein the adhesive layer is a chromium layer, a titanium layer or a nichrome layer, and the plating seed layer is a copper plating seed layer.
層、及び銅又は銅−金層をこの順で設けて形成した多層
金属化構造体に該ソルダバンプを形成した請求項第１項
〜第７項のいずれかに記載のインダクターチップ装置。8. The solder bump is formed on a multilayer metallized structure formed by providing a chromium adhesion layer, a chromium-copper layer, and a copper or copper-gold layer in this order on the substrate. 8. The inductor chip device according to any one of items 7.
及び誘電体層を有し、該基板の上記一面に形成した金属
化層及び該少なくとも１層の別な金属化層に該スパイラ
ル構造体を設けた請求項第１項〜第８項のいずれかに記
載のインダクターチップ装置。9. The spiral structure having at least one other metallization layer and a dielectric layer, wherein the metallization layer formed on the one surface of the substrate and the at least one other metallization layer have the spiral structure. The inductor chip device according to claim 1, further comprising a body.
ド層である請求項第９項に記載のインダクターチップ装
置。10. The inductor chip device according to claim 9, wherein the at least one other layer is a polyimide layer.
設けて、インダクターチップ装置実装時の機械的安定性
を維持した請求項第１項〜第１０項のいずれかに記載の
インダクターチップ装置。11. The inductor chip device according to claim 1, wherein at least one layer of another solder bump is provided to maintain mechanical stability during mounting of the inductor chip device.
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| JP (1) | JPH07335439A (en) |
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