JPH07334285A - キースキャン制御装置、及びキースキャン制御システム - Google Patents

Abstract

(57)【要約】 【目的】 キースキャンによって逐次取得した情報の誤
りを外部で容易に判定可能にする 【構成】 ストローブ信号ＫＳＴ０〜ＫＳＴ４の変化に
同期してキースイッチＳＷ１〜ＳＷ２５からキー操作情
報を取込むキースキャンレジスタ回路２０と、上記スト
ローブ信号の所定周期毎に計数動作を行うスキャン周期
カウンタ４０と、キースキャンレジスタ回路が保持する
キー操作情報とスキャン周期カウンタの計数値をマイク
ロコンピュータ４に出力するＣＰＵインタフェース４と
を備え、マイクロコンピュータは、複数回に亘り読み込
んだ計数値の差が一定以上で且つキー操作情報が一致で
ある場合に当該一致に係るキースイッチが押下されたと
判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキーの操作情報をストロ
ーブ信号に同期してサンプリングする形式のキースキャ
ン制御装置さらにはそれを適用したキースキャン制御シ
ステムに係り、例えば各種電子機器の操作部に適用して
有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討したキーマトリクス回路
は例えば図１３の（Ａ）に示されるように、ＸＹ方向に
マトリクス配置された複数個のキースイッチＡ〜Ｙを備
え、夫々のキースイッチの一方の電極がＸ方向毎に各別
の走査電極に共通接続されると共に、夫々のキースイッ
チの他方の電極がＹ方向毎に各別の信号電極に共通接続
され、各走査電極に与えられるキーストローブ信号ＫＳ
Ｔ０〜ＫＳＴ４が順次異なるタイミングで且つサイクリ
ックに変化されるときその立上がり変化毎に同期して、
走査電極を共有する複数個のキースイッチから当該スイ
ッチの操作の有無に応じたキー操作情報が信号電極に出
力される。キースイッチが押下されれば対応する操作電
極と信号電極が導通され、押下されなければ非導通を維
持する。キースキャン制御は、図１３の（Ｂ）に示され
るようなキーストローブ信号ＫＳＴ０〜ＫＳＴ４をキー
マトリクス回路に供給し、これに同期して信号電極に与
えられるキー操作情報を１行単位でキースキャンレジス
タ回路に貯えて行く動作をサイクリックに繰り返す。貯
えられたキー操作情報はデータプロセッサからの指示に
従ってＣＰＵインタフェースが外部に読出す。キースト
ローブ信号ＫＳＴ０〜ＫＳＴ４によるキースキャン周期
はｍｓｅｃのオーダであり、ＣＰＵインタフェースによ
る読出し周期はμｓｅｃのオーダとされる。

【０００３】一般的にキースイッチが操作されるとチャ
タリングなどによるノイズが発生することがある。ノイ
ズの程度によっては誤ったキー操作情報がキースキャン
レジスタ回路に取込まれる場合がある。これに対処する
ためには、キー操作情報の読出しを２度以上行って相互
に一致する場合にだけ正常なキー操作情報として採用す
るようにできる。但し、その場合に２度以上読出すキー
操作情報は相互に異なるキースキャン周期のものでなけ
ればならない。尚、キー入力用回路について記載された
文献の例としては特開昭５２−５８４２３号公報があ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、キース
キャンのためのキーストローブ信号はデータプロセッサ
とは非同期信号とされるため、換言すれば、キースキャ
ン制御のための装置は自走的にキーストローブ信号を発
生するため、データプロセッサは２度以上読み込んだキ
ー操作情報が相互に異なるキースキャン周期のものであ
るかを容易に判定し難い。これに対処するには、図１４
及び図１５に示されるように、あるキー操作情報を読み
込んだ後、キースキャン周期を考慮してそれよりも長い
一定の期間ウェートを挿入し、その期間の経過を待って
次の読み込みを行うようにすればよいが、これをデータ
プロセッサのソフトウェアで実現する場合にはウェート
期間中データプロセッサは他の仕事をしていてもよい
が、確実に、異なるスキャン周期のデータを読み込める
ウェート期間を設けるため、キー入力に対する応答時間
が長くなる虞のあることが本発明者によって明らかにさ
れた。キーストローブ信号によるキースキャン周期はｍ
ｓｅｃのオーダであり、ＣＰＵインタフェースによる読
出し周期はμｓｅｃのオーダであることを考えれば当該
ウェート期間は無視し得る時間でないことは明らかであ
る。更にプログラムの作成という点においても負担が大
きくなり、しかもプログラムの自由度をも制限すること
になって、キースキャン制御装置の使い勝手を著しく低
下させてしまうことが明らかにされた。

【０００５】本発明の目的は、キースキャンによって逐
次取得した情報の誤りを外部で容易に判定可能にするキ
ースキャン制御装置を提供することにある。本発明の別
の目的は、データプロセッサに比べて処理速度の遅いキ
ースキャン制御装置から効率的にキー操作情報を複数回
に亘って取得できるキースキャン制御システムを提供す
ることにある。本発明の更に別の目的は、データプロセ
ッサに比べて処理速度の遅いキースキャン制御装置から
のキー操作情報によるキー操作の判定を能率的に行うこ
とができるキースキャン制御システムを提供することに
ある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】本発明のキースキャン制御装置は、複数個
のキースイッチに共通化されたストローブ信号の所定状
態毎に同期してそれら複数個のキースイッチから当該ス
イッチの操作の有無に応じたキー操作情報を取込む記憶
手段と、上記ストローブ信号の単周期又は一定の複数周
期毎に計数動作を行う計数手段と、上記記憶手段に格納
されたキー操作情報とそれに応ずる上記計数手段の計数
値を外部からの指示に従って外部に出力する外部インタ
フェース手段とを備えて成る。

【０００９】キースイッチにおけるチャタリングなどに
よるノイズ発生の特性や機械的構成に負うようなスイッ
チング特性に合わせて最適化するには、上記ストローブ
信号を出力すると共に該ストローブ信号の周期を変更可
能なタイミング制御回路を採用できる。

【００１０】本発明の更に具体的な態様を持つキースキ
ャン制御システムは、ＸＹ方向にマトリクス配置された
複数個のキースイッチ（ＳＷ１〜ＳＷ２５）を備え、夫
々のキースイッチの一方の電極がＸ方向毎に各別の走査
電極（Ｐｓｃ０〜Ｐｓｃ４）に共通接続されると共に、
夫々のキースイッチの他方の電極がＹ方向毎に各別の信
号電極（Ｐｓｉ０〜Ｐｓｉ４）に共通接続され、各走査
電極に与えられるストローブ信号（ＫＳＴ０〜ＫＳＴ
４）が順次異なるタイミングで且つサイクリックに変化
される当該所定の変化毎に同期して走査電極を共有する
複数個のキースイッチから当該スイッチの操作の有無に
応じたキー操作情報が信号電極に出力されるキーマトリ
クス回路（３）と、上記信号電極に供給されるキー操作
情報を対応するストローブ信号の１周期毎に保持する記
憶手段（２０）と、上記各走査電極に供給されるストロ
ーブ信号の順次変化の単周期又は一定の複数周期毎に計
数動作を行う計数手段（４０）と、上記記憶手段に格納
されたキー操作情報とそれに応ずる上記計数手段の計数
値を外部からの指示に従って外部に出力する外部インタ
フェース手段（５０）と、を備えて成る。

【００１１】上記ストローブ信号、上記記憶手段に対す
るキー操作情報情報記憶のための制御信号、及び計数手
段に対する計数動作の制御信号を内部で生成するタイミ
ング制御回路（３０）を採用できる。

【００１２】上記インタフェース手段に接続され、上記
記憶手段に格納されたキー操作情報とそれに応ずる上記
計数手段の計数値を読出す指示を該インタフェース手段
に与え、このインタフェース手段を介して連続的に又は
所定時間間隔を置いて複数回に亘って読み込んだ前後の
情報に含まれる計数値の差が一定以上であり、且つキー
操作情報をキースイッチ毎に対応させて比較した結果が
一致である場合に、当該一致に係るキースイッチが操作
されたと判定するデータプロセッサ（４）を更に採用で
きる。例えば、上記計数手段が各走査電極に供給される
ストローブ信号の順次変化の単周期毎に計数動作を行う
ものであるとき、上記データプロセッサは、キースイッ
チが操作されたと判定するための上記計数値の差を２以
上とするものである

【００１３】

【作用】上記した手段によれば、上記記憶手段に格納さ
れたキー操作情報とそれに応ずる上記計数手段の計数値
は、外部のデータプロセッサなどからの指示に従って、
記憶手段へのキー操作情報の取込み周期（キースキャン
周期）とは非同期の任意のタイミングで読出し可能にさ
れ、データプロセッサは複数回に亘って読出したキー操
作情報が相互に異なるスキャン周期のものであるか否か
を上記計数値に基づいて判定することができる。

【００１４】したがってデータプロセッサは、複数回キ
ー操作情報を読出してキー操作状態を判定するとき、換
言すれば複数回の読出しによって得られるキー操作情報
から同一のキー操作状態を確認したときに当該キー操作
が行われたと判定するときに、キーマトリクス回路で何
れのキースイッチが操作されてもその操作が記憶手段に
反映されるには少なくとも１キースキャン周期に応ずる
時間を経過しなければならないという点を満足するため
の判断を、上記計数値に基づいて行うことができる。

【００１５】このことが種々のキー操作状態に対してキ
ー操作を正確に判定でき且つノイズやチャタリングなど
の影響による誤った判定を行わないようにすることを達
成する。

【００１６】そのときデータプロセッサは、キー操作情
報と計数値を読み込んだとき、以前に読み込んだ計数値
に対するの増分を判定してキー操作情報の比較動作に移
行できるので、キー操作情報と計数値の複数回に亘る読
み込み間隔の設定を全く制約なく任意に決定でき、これ
がデータプロセッサのためのプログラム開発の容易化を
実現し、さらに、その間隔時間が長過ぎることによるシ
ステム効率低下を容易に防止できる。

【００１７】

【実施例】図１には本発明の一実施例に係るキースキャ
ン制御システムが示される。このシステム１は、キース
キャン制御装置２、キーマトリクス回路３、及びデータ
プロセッサとしてのマイクロコンピュータ４から成る。
上記キースキャン制御回路２は、キースキャンレジスタ
回路２０、タイミング制御回路３０、スキャン周期カウ
ンタ４０、及びＣＰＵインタフェース５０から成る。

【００１８】上記キーマトリクス回路３は、図１に示さ
れるように、ＸＹ方向にマトリクス配置された複数個の
キースイッチＳＷ１〜ＳＷ２５を備え、夫々のキースイ
ッチの一方の電極がＸ方向毎に各別の走査電極Ｐｓｃ０
〜Ｐｓｃ４に共通接続されると共に、夫々のキースイッ
チの他方の電極がＹ方向毎に各別の信号電極Ｐｓｉ０〜
Ｐｓｉ４に共通接続され、各走査電極Ｐｓｃ０〜Ｐｓｃ
４に与えられるキーストローブ信号ＫＳＴ０〜ＫＳＴ４
が順次異なるタイミングで且つサイクリックに変化され
るときそのローレベルの期間毎に同期して走査電極を共
有する複数個のキースイッチから当該スイッチの操作の
有無に応じたキー操作情報（スキャンデータとも記す）
が信号電極Ｐｓｉ０〜Ｐｓｉ４に出力される。キースイ
ッチが押下されれば対応する操作電極と信号電極が導通
され、押下されなければ非導通を維持する。尚、夫々の
キースイッチＳＷ１〜ＳＷ２５は対応するキーストロー
ブ信号によって活性化されてその期間キー操作に応ずる
電流を流すドライバを備えることができる。キーストロ
ーブ信号ＫＳＴ０〜ＫＳＴ４の波形は図５に示される。
キーストローブ信号ＫＳＴ０〜ＫＳＴ４の変化が一巡す
る期間をスキャン周期と称する。

【００１９】上記キースキャンレジスタ回路２０の一例
は図２に示される。キースキャンレジスタ回路２０はキ
ーマトリクス回路３の信号電極Ｐｓｉ０〜Ｐｓｉ４に結
合されるデータ入力端子ＫＩＮ０〜ＫＩＮ４、ＣＰＵイ
ンタフェース５０に結合されるデータ出力端子Ｄ０〜Ｄ
４を備え、タイミング制御回路３０からはキーストロー
ブ信号ＫＳＴ０〜ＫＳＴ４の反転信号ＫＳＴ０−Ｂ〜Ｋ
ＳＴ４−Ｂとキースキャン基本クロックＣＬＫ０が供給
され、ＣＰＵインタフェース５０からはレジスタ選択信
号ＳＣ０〜ＳＣ４が供給される。

【００２０】上記キースキャンレジスタ回路２０はキー
スイッチＳＷ１〜ＳＷ２５の数に等し数のラッチ回路Ｆ
Ｌを５行５列分備える。各ラッチ回路ＦＬは図４の
（Ａ）に示される論理構成を備え、ノン・オーバラップ
２相クロック信号の入力端子ＣＬＫＳ，ＣＬＫＳ−Ｂ、
データ入力端子Ｄ、データ出力端子Ｑを備える。この論
理構成は公知の構成であるからその詳細な説明は省略す
る。

【００２１】図２にしたがえば、上記ラッチ回路ＦＬの
データ入力端子Ｄは列毎に、対応するデータ入力端子Ｋ
ＩＮ０〜ＫＩＮ４が結合される。各ラッチ回路ＦＬのデ
ータ出力端子Ｑには２入力型ナンドゲートＮＡＮＤ１の
一方に入力が結合され、ナンドゲートＮＡＮＤ１の他方
の入力には行毎に、対応するレジスタ選択信号ＳＣ０〜
ＳＣ４が供給される。同一列に配置された５個のナンド
ゲートＮＡＮＤ１の出力は列毎に５入力型のナンドゲー
トＮＡＮＤ２の当該入力に結合され、各ナンドゲートＮ
ＡＮＤ２の出力が対応すデータ出力端子Ｄ０〜Ｄ４に与
えられる。ラッチ回路ＦＬのクロック入力端子ＣＬＫＳ
とＣＬＫＳ−Ｂには行毎に、スキャンデータラッチ信号
Ｇ０〜Ｇ４とその反転信号が供給される。各信号Ｇ０〜
Ｇ４は上記キーストローブ信号ＫＳＴ０−Ｂ〜ＫＳＴ４
−Ｂとキースキャン基本クロックＣＬＫ０とが２入力と
されるナンドゲートＮＡＮＤ３の出力を反転させて形成
される。

【００２２】キーストローブ信号ＫＳＴ０〜ＫＳＴ４、
キースキャン基本クロックＣＬＫ０、及びスキャンデー
タラッチ信号Ｇ０〜Ｇ４の波形は図５にその一例が示さ
れる。同図の波形から明らかなように、キーストローブ
信号ＫＳＴ０〜ＫＳＴ４のローレベル期間毎にキーマト
リクス回路３から１行単位で出力されるスキャンデータ
は、スキャンデータラッチ信号Ｇ０〜Ｇ４のハイレベル
からローレベルへの変化に同期して行単位でラッチ回路
ＦＬにラッチされる。即ち、ラッチ回路ＦＬによるラッ
チ動作はキーストローブ信号ＫＳＴ０〜ＫＳＴ４の立上
がり変化に同期して順次行単位で繰返し且つ連続的に行
われる。レジスタ選択信号ＳＣ０〜ＳＣ４の波形は図６
にその一例が示されており、排他的に何れか一つがハイ
レベルにされ、当該ハイレベルが選択レベルとされ、選
択レベルを受けるナンドゲートＮＡＮＤ１は対応するラ
ッチ回路ＦＬの出力を反転して出力する。したがって、
ナンドゲートＮＡＮＤ２はレジスタ選択信号で選択され
たラッチ回路の出力論理値を出力する。

【００２３】上記スキャン周期カウンタ４０は特に制限
されないが２ビットのバイナリカウンタとされ、信号Ｋ
ＳＴ４の立上がり変化に同期して計数動作を行う。

【００２４】ＣＰＵインタフェース５０の一例は図３に
示される。これは、キースキャンレジスタ回路２０から
の５ビットのスキャンデータとスキャン周期カウンタ４
０からの２ビットの計数値とをラッチする並列入力用の
７個のラッチ回路ＦＥＴを備える。各ラッチ回路ＦＥＴ
は図４の（Ｂ）に示される論理構成を備え、ノン・オー
バラップ２相クロック信号の入力端子ＣＬＫ，ＣＬＫ−
Ｂ、データ入力端子Ｄ、データ出力端子Ｑを備える。こ
の論理構成はマスタ記憶段とスレーブ記憶段を有する公
知の構成であるからその詳細な説明は省略する。７個の
ラッチ回路ＦＥＴのデータ入力端子Ｄにはキースキャン
レジスタ回路２０のデータ出力端子Ｄ０〜Ｄ４、スキャ
ン周期カウンタ４０の計数値出力端子Ｓ１，Ｓ２が各別
に結合され、クロック端子ＣＬＫ−ＢとＣＬＫにはデー
タラッチ信号ＬＴＣＬＫとその反転信号が供給される。
以下、データ出力端子Ｄ０〜Ｄ４から出力されるスキャ
ンデータを単にスキャンデータＤ０〜Ｄ４とも称し、ス
キャン周期カウンタ４０の計数値出力端子Ｓ１，Ｓ２か
ら出力される計数値を単にスキャン周期カウント値Ｓ
０，Ｓ１とも称する。

【００２５】データラッチ信号ＬＴＣＬＫの波形の一例
は図６に示されており、マイクロコンピュータ４から供
給される転送クロックＳＣＬＫの７周期に一度当該転送
クロックＳＣＬＫに同期して変化される。ラッチ回路Ｆ
ＥＴはそのデータラッチ信号ＬＴＣＬＫの立ち下がり変
化に同期してラッチ動作を行う。このデータラッチタイ
ミングにおいて上記レジスタ選択信号ＳＣ０〜ＳＣ４は
図６のように排他的に何れか一つがハイレベルにされて
いる。したがって、データラッチ信号ＬＴＣＬＫによる
ラッチタイミング毎に１行分のスキャンデータＤ０〜Ｄ
４とスキャン周期カウント値Ｓ０，Ｓ１が並列的に７個
のラッチ回路ＦＥＴにラッチされる。

【００２６】７個のラッチ回路ＦＥＴのデータ出力端子
Ｑには出力ゲートとして夫々クロックドインバータＣＩ
ＮＶの入力が結合され、各クロックドインバータＣＩＮ
Ｖの出力はシリアル出力用のラッチ回路ＳＯＬＡＴの入
力に共通接続される。７個のクロックドインバータＣＩ
ＮＶは出力選択信号ＯＵＴＳ１〜ＯＵＴＳ７により順次
何れか一つが排他的に出力動作可能にされる。夫々の出
力可能期間は、図６の波形図に示されるように、転送ク
ロックＳＣＬＫの一周期毎に訪れる当該出力選択信号Ｏ
ＵＴＳ１〜ＯＵＴＳ７のローレベル期間とされる。上記
ラッチ回路ＳＯＬＡＴの論理構成は上記ラッチ回路ＦＥ
Ｔと同じである。該ラッチ回路ＳＯＬＡＴのクロック端
子ＣＬＫとＣＬＫ−Ｂには上記転送クロックＳＣＬＫと
その反転信号が供給される。したがって、転送クロック
ＳＣＬＫの７周期毎に並列的にラッチされたスキャンデ
ータＤ０〜Ｄ４とスキャン周期カウント値Ｓ０，Ｓ１は
出力選択信号ＯＵＴ１〜ＯＵＴ７によって時分割的にシ
リアル出力用のラッチ回路ＳＯＬＡＴに供給され、これ
が転送クロックＳＣＬＫの立ち下がりに同期して順次ラ
ッチされて出力端子ＳＯＤＩからシリアルに出力され
る。尚、上記レジスタ選択信号ＳＣ０〜ＳＣ４、データ
ラッチ信号ＬＴＣＬＫ、及び出力選択信号ＯＵＴＳ１〜
ＯＵＴＳ７は、特に制限されないが、ＣＰＵインタフェ
ース５０に内蔵された図示しない回路が転送クロックＳ
ＣＬＫに同期して生成する。

【００２７】上記タイミング制御回路３０は、キースキ
ャン制御装置２がパワーオンリセットなどによって動作
可能にされた後、キースキャン基本クロックＣＬＫ０、
これに基づくキーストローブ信号ＫＳＴ０〜ＫＳＴ４の
生成を行ってキースキャンレジスタ回路２０に供給し、
また、キーストローブ信号ＫＳＴ４をスキャン周期カウ
ンタ４０に供給する。したがって、キースキャン動作と
キースキャン周期のカウント動作は自走的に行われる。
ここで、キースキャン動作はキースイッチの操作に応じ
た情報をサンプリングする動作であるから、スキャン周
期はｍｓｅｃオーダとされ、その速度は基本クロックＣ
ＬＫ０の周波数に基づいて決定される。これに対し、マ
イクロコンピュータ４による読出し動作の周期はμｓｅ
ｃオーダとされ、その動作速度は転送クロックＳＣＬＫ
の周波数に基づいて決定される。図６に示されるＣＰＵ
インタフェース側の動作波形と図５に示されるキースキ
ャン動作の波形とでは、時間軸にその様な大差があると
理解されたい。尚、キースキャン基本クロックＣＬＫ０
は外部からクロック信号を受け、或は内部の図示しない
自励発振回路を用いて生成することができる。

【００２８】上記キースキャン制御装置２においてマイ
クロコンピュータによるスキャンデータＤ０〜Ｄ４とス
キャン周期カウント値Ｓ０，Ｓ１の読出し指示は、転送
クロックＳＣＬＫと同期信号ＳＹＮＣとによって与えら
れる。即ち、図６に示されるように、マイクロコンピュ
ータ４から転送クロックＳＣＬＫが与えられた状態で同
期信号ＳＹＮＣがローレベルに変化されるタイミングに
同期してデータラッチ信号ＬＴＣＬＫの変化が開始さ
れ、その変化は合わせて５回繰り返される。斯る変化は
同期信号ＳＹＮＣがローレベルであることを条件に同様
に繰り返される。その制御はＣＰＵインタフェース５０
が行うが、それを実現する論理構成は特に制限されず、
少数の論理回路を用いることによって容易に実現できる
のでここではその具体的な論理構成の説明を省略する。
したがって、転送クロックＳＣＬＫが与えられた状態で
同期信号ＳＹＮＣがローレベルに変化されると、転送ク
ロックＳＣＬＫの１周期分遅れたタイミングに同期して
順次スキャンデータＤ０〜Ｄ４及びスキャン周期カウン
ト値Ｓ０，Ｓ１がＣＰＵインタフェース５０からシリア
ルに出力される。同期信号ＳＹＮＣの変化をトリガとし
て５回のデータラッチ動作とラッチデータのシリアル出
力が行われると、キースキャンレジスタ回路２０に格納
されている全てのスキャンデータが１回読出され、且つ
当該読出されたスキャンデータが属するスキャン周期を
示すためのスキャン周期カウント値Ｓ０，Ｓ１が読出さ
れる。

【００２９】例えば図７に示されるように、キースキャ
ン制御装置２において順次スキャン動作が行われ、それ
に同期してスキャン周期カウント値が変化されていくと
する。このとき時刻ｔ１においてキースキャンレジスタ
回路２０のデータが図８に示される状態であるとする。
ＳＣＡＮ０はキーストローブ信号ＫＳＴ０によってスキ
ャンされたスキャンデータ、ＳＣＡＮ１はキーストロー
ブ信号ＫＳＴ１によってスキャンされたスキャンデー
タ、ＳＣＡＮ２はキーストローブ信号ＫＳＴ２によって
スキャンされたスキャンデータ、ＳＣＡＮ３はキースト
ローブ信号ＫＳＴ３によってスキャンされたスキャンデ
ータ、ＳＣＡＮ４はキーストローブ信号ＫＳＴ４によっ
てスキャンされたスキャンデータを夫々総称する。図７
の時刻ｔ１にマイクロコンピュータ４よりデータの読出
しが指示されると、ＣＰＵインタフェース５０からは図
８に示されるように、１読出し周期分のデータＳＣＡＮ
０，Ｓ０，Ｓ１〜ＳＣＡＮ４，Ｓ０，Ｓ１がＣＰＵイン
タフェース５０から出力され、それ以降も同期信号ＳＹ
ＮＣによって読出し指示を継続する場合には同様の読出
し周期単位でデータが出力される。

【００３０】次に、そのようにして読出されるデータと
キースキャン周期との関係を図７を参照しながら説明す
る。上述の時刻ｔ１における１読出し周期分のスキャン
データデータＳＣＡＮ０〜ＳＣＡＮ４に対し、時刻ｔ２
における１読出し周期分のスキャンデータＳＣＡＮ０〜
ＳＣＡＮ４はスキャンデータＳＣＡＮ４に関して相違さ
れる場合があり、時刻ｔ３における１読出し周期分のス
キャンデータＳＣＡＮ０〜ＳＣＡＮ４はスキャンデータ
ＳＣＡＮ４，ＳＣＡＮ０に関して相違される場合があ
り、時刻ｔ４における１読出し周期分のスキャンデータ
ＳＣＡＮ０〜ＳＣＡＮ４はスキャンデータＳＣＡＮ４，
ＳＣＡＮ０，ＳＣＡＮ１に関して相違される場合があ
り、時刻ｔ５における１読出し周期分のスキャンデータ
ＳＣＡＮ０〜ＳＣＡＮ４は、スキャンデータＳＣＡＮ
４，ＳＣＡＮ０，ＳＣＡＮ１，ＳＣＡＮ２に関して相違
される場合があり、時刻ｔ６における１読出し周期分の
スキャンデータＳＣＡＮ０〜ＳＣＡＮ４は全てのスキャ
ンデータＳＣＡＮ４〜ＳＣＡＮ１に関して相違される場
合がある。夫々の時刻において新たなデータラッチタイ
ミングが訪れるからである。スキャン周期カウント値Ｓ
０，Ｓ１は該読出しデータが属するスキャン周期に従っ
た値に変化されていることは言うまでもない。このこと
から明らかなように、キーマトリクス回路３で何れのキ
ースイッチが操作されてもその操作がキースキャンレジ
スタ回路２０に反映されるには少なくとも１キースキャ
ン周期に応ずる時間を経過しなければならない。

【００３１】マイクロコンピュータ４によるキー操作の
判定においては、上述の点を考慮すると共に、種々のキ
ー操作状態に対してキー操作を正確に判定し且つノイズ
やチャタリングなどの影響による誤った判定を行わない
ようにするために、図９に示される判定手法が採用され
る。即ち、マイクロコンピュータ４が任意のタイミング
でＣＰＵインタフェース５０から１読出し周期分のスキ
ャンデータ及びスキャン周期カウント値（ＳＣＡＮ０，
Ｓ０，Ｓ１〜ＳＣＡＮ４，Ｓ０，Ｓ１）を読み込んでこ
れを図示しないワーク領域に保持し（ステップＳ１）、
その後、連続して或は所望の時間を置いて（ウェートス
テップＷＡＩＴ）、再度１読出し周期分のスキャンデー
タ及びスキャン周期カウント値を読み込み（ステップＳ
２）、読み込んだスキャン周期カウント値がステップＳ
１で読み込んだカウント値に対して２以上カウントアッ
プしているかを判定し（ステップＳ３）、２以上になる
まで任意のウェートステップ、データ読出し（ステップ
Ｓ２）、判定（ステップＳ３）を繰返す。２以上である
場合には、その時のスキャンデータとステップＳ１で読
み込んだスキャンデータとを比較し（ステップＳ４）、
相互に論理値１で一致しているデータに対応されるキー
に対しては押されたと判定し、それ以外のデータに対応
されるキーに対しては押されていないと判定する。読出
し周期に対するウェート挿入状態は図１０にその一例が
示される。

【００３２】したがって、例えば図７の時刻ｔ１でステ
ップＳ１の読み込みを行った場合、ステップＳ４での比
較対象とされるスキャンデータは図７の時刻ｔ７以降の
読み込みデータ、即ちスキャン周期カウント値が”０
０”から２以上カウントアップして”１０”にされてい
るスキャンデータとされる。これにより、２回の読出し
によってキー操作状態を判定するシステムにおいて、キ
ーマトリクス回路３で何れのキースイッチが操作されて
もその操作がキースキャンレジスタ回路２０に反映され
るには少なくとも１キースキャン周期に応ずる時間を経
過しなければならないという点を満足でき、種々のキー
操作状態に対してキー操作を正確に判定でき且つノイズ
やチャタリングなどの影響による誤った判定を行わない
ようにすることを達成する。

【００３３】さらに、マイクロコンピュータ４はスキャ
ン周期カウント値の増分を判定してスキャンデータ比較
動作に移るので、図９のウェイトステップＷＡＩＴの要
否、ウェートステップＷＡＩＴを挿入する場合における
ウェート時間は全く制約なく任意に決定できる。これが
プログラム開発の容易化を実現する。さらに、ウェート
時間が長過ぎることによるシステム効率低下を容易に防
止できる。例えばウェイトステップＷＡＩＴの時間を１
キースキャン周期よりも僅かに長い時間に設定した場
合、ステップＳ１による最初のデータ読出しタイミング
が特定のキースキャン周期の最初の方であろうが後の方
であろうがステップＳ４のスキャンデータ比較動作は殆
ど同じタイミングで行うことが可能になり、無駄な待ち
時間を要しない。図１５で説明したようにウェイト時間
を一定にして対処しようとすると如何なる場合にも２キ
ースキャン周期分の待ち時間が一律に必要とされる。１
キースキャン周期はｍｓｅｃオーダの時間であることを
考慮すればそれは無視し得る短い時間ではない。

【００３４】図１１にはキースキャン周期をプログラマ
ブルに設定可能な実施例の要部が示される。（Ａ）のよ
うにＣＰＵインタフェース５０にキースキャン周期レジ
スタ５１を設け、マイクロコンピュータ４によって設定
された周期データに従って、キーストローブ信号ＫＳＴ
０〜ＫＳＴ４の周期を選択してキースマトリクス回路な
どに供給するように構成する。例えば（Ｂ）に示される
ように直列多段の分周器ＤＩＶ１〜ＤＩＶｎに基本クロ
ックＣＬＫ０を供給し、各分周器ＤＩＶ１〜ＤＩＶｎの
出力をセレクタＳＥＬで選択する。その選択のためのデ
ータがスキャン周期レジスタ５１の周期データとされ
る。セレクタＳＥＬの出力は波形成形回路３１に供給さ
れ、先ず入力信号に対してキーストローブ信号として必
要なデューティが変更され、これを利用してローレベル
期間が相互に重ならない５相のキーストローブ信号ＫＳ
Ｔ０〜ＫＳＴ４が生成される。

【００３５】キースイッチはその接点の機械的特性など
によってチャタリングを含めたオン・オフ特性が相違さ
れる。例えば１回のキースイッチの押下によって図１２
の（Ａ），（Ｂ）のような相違があるものに着目した場
合、（Ａ）のものはキースキャン周期をＣＹＣ１にする
ことにより１回のキー押下が２回とは判断され難いもの
とする。すなわち、最後の部分でチャタリングの影響が
大きく出ているが、キースキャン周期ＣＹＣ１との関係
で第４周期目と第５周期目のキースキャン周期でチャタ
リングの影響によるスキャンデータが取得されてもキー
スイッチ押下とは判断され難い。（Ｂ）の特性を有する
ものの場合、キースキャン周期はＣＹＣ１よりも長いＣ
ＹＣ２にしなければ１回のキースイッチ押下であっても
２回以上の押下として判断される虞があり、チャタリン
グの影響によっても更に不所望にキースイッチ押下が判
定される虞がある。１回のキー押下操作が２回以上の押
下と判断されると、キー操作の意味合いが異なることに
なる。このように、オン・オフ特性が相違されるキース
イッチに適用することを考慮した場合には、その特性に
応じてキースキャン周期を決定することが必要になる。
この点において、図１１の実施例はキースイッチの特性
に最適化したキースキャン制御装置を提供できる。

【００３６】上記実施例によれば以下の作用効果を得
る。 （１）キースキャンレジスタ回路２０に格納されたスキ
ャンデータＤ０〜Ｄ４とスキャン周期カウント値Ｓ０，
Ｓ１は、マイクロコンピュータ４からの同期信号ＳＹＮ
Ｃに従って、キースキャン周期とは非同期の任意のタイ
ミングで読出し可能にされ、マイクロコンピュータ４は
複数回に亘って読出したスキャンデータＤ０〜Ｄ４が相
互に異なるスキャン周期のものであるか否かを上記スキ
ャン周期カウント値Ｓ０，Ｓ１に基づいて判定すること
ができる。 （２）したがってマイクロコンピュータ４は、複数回に
亘ってスキャンデータＤ０〜Ｄ４を読出してキー操作状
態を判定するとき、換言すれば複数回の読出しによって
得られるスキャンデータＤ０〜Ｄ４から同一のキー操作
状態を確認したときに当該キー操作が行われたと判定す
るときに、キーマトリクス回路３で何れのキースイッチ
が操作されてもその操作が記憶手段に反映されるには少
なくとも１キースキャン周期に応ずる時間を経過しなけ
ればならないという点を満足するための判断を、上記ス
キャン周期カウント値Ｓ０，Ｓ１に基づいて行うことが
できる。 （３）このことが種々のキー操作状態に対してキー操作
を正確に判定でき且つノイズやチャタリングなどの影響
による誤った判定を行わないようにすることを達成す
る。 （４）そのときマイクロコンピュータ４は、スキャンデ
ータＤ０〜Ｄ４とスキャン周期カウント値Ｓ０，Ｓ１を
読み込んだとき、以前に読み込んだスキャン周期カウン
ト値Ｓ０，Ｓ１に対するの増分を判定してスキャンデー
タＤ０〜Ｄ４の比較動作に移行できるので、スキャンデ
ータＤ０〜Ｄ４とスキャン周期カウント値Ｓ０，Ｓ１の
複数回に亘る読み込み間隔の設定を全く制約なく任意に
決定でき、これがマイクロコンピュータ４のためのプロ
グラム開発の容易化を実現し、更に、その間隔時間が長
過ぎることによるシステム効率低下を容易に防止でき
る。 （５）また、マイクロコンピュータ４によって設定され
た周期データに従ってキーストローブ信号ＫＳＴ０〜Ｋ
ＳＴ４の周期を選択してキースマトリクス回路などに供
給するタイミング制御回路３０を採用することにより、
キースイッチの特性に最適化したキースキャン制御装置
を容易に提供できる。

【００３７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３８】例えば、キーマトリクス回路のキースイッ
チの数は上記実施例に限定されず適宜変更可能であり、
一つのキーストローブ信号が供給される１行構成であっ
てもよい。ＣＰＵインタフェースはシリアル出力に限定
されずキースキャンデータなどをパラレル出力する形式
であってもよい。計数手段による計数はキースキャン周
期毎に限定されず複数スキャン周期毎にしてもよい。ま
た、複数回の読出しによって得られるキー操作情報から
同一のキー操作状態を確認した時に当該キー操作が行わ
れたと判断するための、当該同一のキー操作状態の確認
回数は、上記実施例のような２回に限定されず適宜の回
数を採用することができる。また、ウェートを挿入する
ときのウェート時間は一切自由である。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４０】すなわち、上記記憶手段に格納されたキー
操作情報とそれに応ずる上記計数手段の計数値は、外部
のデータプロセッサなどからの指示に従って、キースキ
ャン周期とは非同期の任意のタイミングで読出し可能に
され、データプロセッサは複数回に亘って読出したキー
操作情報が相互に異なるスキャン周期のものであるか否
かを上記計数値に基づいて判定することができる。した
がってデータプロセッサは、複数回の読出しによって得
られるキー操作情報から同一のキー操作状態を確認した
ときに当該キー操作が行われたと判定するときに、キー
マトリクス回路で何れのキースイッチが操作されてもそ
の操作が記憶手段に反映されるには少なくとも１キース
キャン周期に応ずる時間を経過しなければならないとい
う点を満足するための判断を、上記計数値に基づいて行
うことができる。このことが種々のキー操作状態に対し
てキー操作を正確に判定でき且つノイズやチャタリング
などの影響による誤った判定を行わないようにすること
を達成する。そのときデータプロセッサは、キー操作情
報と共に計数値を読み込んだとき以前に読み込んだ計数
値に対するの増分を判定してキー操作情報の比較動作に
移行できるので、キー操作情報と計数値の読複数回に亘
る読み込み間隔の設定を全く制約なく任意に決定でき、
これがデータプロセッサのためのプログラム開発の容易
化を実現し、さらに、その間隔時間が長過ぎることによ
るシステム効率低下を容易に防止できる。それらによ
り、データプロセッサに比べて処理速度の遅いキースキ
ャン制御装置から効率的にキー操作情報を複数回に亘っ
て取得して、キー操作情報によるキー操作の判定を能率
的に、且つチャタリングやノイズの影響を考慮して正確
に行うことができる。さらに、ストローブ信号の周期を
選択してキースマトリクス回路などに供給するタイミン
グ制御回路を採用することにより、キースキャン制御装
置を容易にキースイッチの特性に最適化できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るキースキャン制御シス
テムのブロック図である。

【図２】キースキャンレジスタ回路の一例ブロック図で
ある。

【図３】ＣＰＵインタフェースの一例ブロック図であ
る。

【図４】キースキャンレジスタ回路及びＣＰＵインタフ
ェースに含まれるラッチ回路の一例論理図である。

【図５】キースキャンに関する一例タイミング図であ
る。

【図６】スキャンデータ及びスキャン周期カウント値の
読出しに関する一例タイミング図である。

【図７】複数のキースキャン周期を示すタイミング図で
ある。

【図８】ＣＰＵインタフェースから読出された１読出し
周期分のスキャンデータ及びスキャン周期カウント値の
説明図である。

【図９】マイクロコンピュータによるキー操作判定手順
のフローチャートである。

【図１０】読出し周期に対するウェート挿入状態を示す
タイミング図である。

【図１１】キースキャン周期をプログラマブルに設定可
能な実施例の要部を示すブロック図である。

【図１２】キースイッチのオン・オフ特性の一例説明図
である。

【図１３】本発明者が検討したキースキャン制御の説明
図である。

【図１４】図１３の制御手法を示すフローチャートであ
る。

【図１５】図１３の制御におけるスキャンデータ読出し
状態を示す説明図である。

【符号の説明】

１ キースキャン制御システム ２ キースキャン制御装置 ３ キーマトリクス回路 ＳＷ１〜ＳＷ２５ キースイッチ Ｐｓｃ０〜Ｐｓｃ４ 走査電極 Ｐｓｉ０〜Ｐｓｉ４ 信号電極 ＫＳＴ０〜ＫＳＴ４ キーストローブ信号 ４ マイクロコンピュータ ２０ キースキャンレジスタ回路 ＦＬ ラッチ回路 ３０ タイミング制御回路 ４０ スキャン周期カウンタ ５０ ＣＰＵインタフェース Ｄ０〜Ｄ４ スキャンデータ Ｓ０，Ｓ１ スキャン周期カウント値 ＦＥＴ，ＳＯＬＡＴ ラッチ回路

フロントページの続き (72)発明者 樋口 和久 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数個のキースイッチに共通化されたス
   トローブ信号の所定状態毎に同期してそれら複数個のキ
   ースイッチから当該スイッチの操作の有無に応じたキー
   走査情報を取込む記憶手段と、 上記ストローブ信号の単周期又は一定の複数周期毎に計
   数動作を行う計数手段と、 上記記憶手段に格納されたキー操作情報とそれに応ずる
   上記計数手段の計数値を外部からの指示に従って外部に
   出力する外部インタフェース手段と、を備えて成るもの
   であることを特徴とするキースキャン制御装置。
2. 【請求項２】 上記ストローブ信号を出力すると共に該
   ストローブ信号の周期を変更可能なタイミング制御回路
   を備えて成るものであることを特徴とする請求項１記載
   のキースキャン制御装置。
3. 【請求項３】 ＸＹ方向にマトリクス配置された複数個
   のキースイッチを備え、夫々のキースイッチの一方の電
   極がＸ方向毎に各別の走査電極に共通接続されると共
   に、夫々のキースイッチの他方の電極がＹ方向毎に各別
   の信号電極に共通接続され、各走査電極に与えられるス
   トローブ信号が順次異なるタイミングで且つサイクリッ
   クに変化される当該所定の変化毎に同期して走査電極を
   共有する複数個のキースイッチから当該スイッチの操作
   の有無に応じたキー操作情報が信号電極に出力されるキ
   ーマトリクス回路と、 上記信号電極に供給されるキー操作情報を対応するスト
   ローブ信号の１周期毎に保持する記憶手段と、 上記各走査電極に供給されるストローブ信号の順次変化
   の単周期又は一定の複数周期毎に計数動作を行う計数手
   段と、 上記記憶手段に格納されたキー操作情報とそれに応ずる
   上記計数手段の計数値を外部からの指示に従って外部に
   出力する外部インタフェース手段と、を備えて成るもの
   であることを特徴とするキースキャン制御システム。
4. 【請求項４】 上記ストローブ信号、上記記憶手段に対
   するキー操作情報情報記憶のための制御信号、及び計数
   手段に対する計数動作の制御信号を生成するタイミング
   制御回路を備えて成るものであることを特徴とする請求
   項３記載のキースキャン制御システム。
5. 【請求項５】 上記インタフェース手段に接続され、上
   記記憶手段に格納されたキー操作情報とそれに応ずる上
   記計数手段の計数値を読出す指示を該インタフェース手
   段に与え、このインタフェース手段を介して連続的に又
   は所定時間間隔を置いて複数回に亘って読み込んだ前後
   の情報に含まれる計数値の差が一定以上であり、且つキ
   ー操作情報をキースイッチ毎に対応させて比較した結果
   が一致である場合に、当該一致に係るキースイッチが操
   作されたと判定するデータプロセッサを備えて成るもの
   であることを特徴とする請求項４記載のキースキャン制
   御システム。
6. 【請求項６】 上記計数手段は各走査電極に供給される
   ストローブ信号の順次変化の単周期毎に計数動作を行う
   ものであるとき、上記データプロセッサは、キースイッ
   チが操作されたと判定するための上記計数値の差を２以
   上とするものであることを特徴とする請求項５記載のキ
   ースキャン制御システム。