JPH07321849A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＦＩＦＯを用いてデータの速度変換を行う場
合に、データの書き込み／読み出し中にＦＩＦＯからデ
ータがあふれたり、ＦＩＦＯ内のデータが空にならない
ようにする。 【構成】 送信側のＶＴＲが生成したデータｂは、ＦＩ
ＦＯ２に蓄積され、ＩＴＦディレイ経過後に送信回路３
により読み出され、データを生成した絶対時刻にＩＴＦ
ディレイを加えた時刻、すなわちデータが読み出された
時刻が付加され、伝送される。そして、受信側ではデー
タｍがＦＩＦＯ８に蓄積され、送信側でデータに付加さ
れた時刻からＩＲＦディレイを加えた時刻に、トラック
パルスｒがＶＴＲ９のＰＬＬ１０へ出力される。ＰＬＬ
１０の出力を読み出し信号ｐとしてＦＩＦＯ８からデー
タｑが読み出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオデータやオーデ
ィオデータのような時系列なデータを例えばＩＥＥＥ−
Ｐ１３９４に準拠したシリアルバス（以下「Ｐ１３９４
シリアルバス」と略す）のような通信制御バスを用いて
伝送する場合に好適なデータ転送器に関する。

【０００２】

【従来の技術】Ｐ１３９４シリアルバスのような制御信
号と情報信号とを混在させることのできる通信制御バス
によって複数の機器を接続し、これらの機器間で情報信
号及び制御信号を通信するシステムが考えられている。

【０００３】図２４にこのようなシステムの例を示す。
このシステムは機器Ａ，Ｂ，Ｃ，Ｄ，Ｅを備えている。
そして、機器Ａ−Ｂ間、Ａ−Ｃ間、Ｃ−Ｄ間、及びＣ−
Ｅ間は、Ｐ１３９４シリアルバスのツイストペアケーブ
ルにより接続されている。これらの機器は、例えばデジ
タルＶＴＲ、チューナー、モニター等である。各機器は
ツイストペアケーブルから入力される情報信号及び制御
信号を中継する機能を持っているので、このシステムは
図２５のように各機器が共通の通信制御バスに接続され
ているシステムと等価である。

【０００４】通信制御バスを共有している機器Ａ〜Ｅ間
におけるデータ伝送は、図２６のように所定の通信サイ
クル（例えば１２５μｓｅｃ）毎に時分割多重によって
行なわれる。通信制御バス上における通信サイクルの管
理は通信システムを管理する所定の機器、例えば機器Ａ
が通信の同期、すなわち通信サイクルの開始時であるこ
とを示す同期パケット（サイクルスタートパケット：以
下「ＣＳＰ」という）を通信制御バスに接続されている
他の機器へ伝送することによってその通信サイクルにお
けるデータ伝送が開始される。

【０００５】１通信サイクル中において伝送されるデー
タ形式は、ビデオデータやオーディオデータなどの同期
型データ（以下「Ｉｓｏデータ」という）と、接続制御
コマンド等の非同期型データ（以下「Ａｓｙｎｃデー
タ」という）の２種類である。そして、Ｉｓｏデータパ
ケットがＡｓｙｎｃデータパケットより先に伝送され
る。Ｉｓｏデータパケットそれぞれにチャンネル番号
１，２，3 ，・・・Ｎを付けることにより、複数のＩｓ
ｏデータを区別することができる。すべてのチャンネル
のＩｓｏデータパケットの送信が終了した後、次のＣＳ
Ｐまでの期間がＡｓｙｎｃデータの伝送に使用される。

【０００６】

【発明が解決しようとする課題】以上説明した通信シス
テムにおいて、Ｉｓｏデータとして、デジタルＶＴＲが
出力したビデオデータ及びオーディオデータ（以下「Ａ
Ｖデータ」という）を他のデジタルＶＴＲへ送信する場
合について考える。

【０００７】ＡＶデータのようなＩｓｏデータをこのデ
ータの速度と異なる速度の伝送路を介して伝送する場合
には、送信側ではデジタルＶＴＲが生成したＡＶデータ
を伝送路の伝送速度に合わせるため、また受信側では受
信したＡＶデータをデジタルＶＴＲのデータの速度に戻
すため、データを一時的に保持するＦＩＦＯが必要とな
る。

【０００８】本発明は、このようにＦＩＦＯに対して異
なる速さでデータの書き込み／読み出しを行うことによ
り送信側及び受信側の機器と伝送路の伝送速度を合わせ
る場合に、データの書き込み／読み出し中にＦＩＦＯか
らデータがあふれたり、ＦＩＦＯ内のデータが空になら
ないようにしたデータ転送装置を提供することを目的と
する。

【０００９】

【課題を解決するための手段】前記問題点を解決するた
めに、本発明に係るデータ転送装置は、送信側では、周
期的に生成したデータパケットを第１の速度で一時蓄積
手段に書き込んだ後少なくとも第１の所定時間後から第
１の速度と異なる第２の速度で読み出すと共に、データ
パケットを生成した絶対時刻に該第１の所定時間を加え
た第１の時刻をデータパケットに付加して送信し、受信
側では第２の速度で一時蓄積手段に書き込んだデータパ
ケットを前記第１の時刻に第２の所定時間を加えた第２
の時刻から第１の速度で読み出すようにした。

【００１０】受信したデータパケットを一時蓄積手段に
書き込む前に受信したデータパケットに付加されている
第１の時刻を読み出すようにすることが好適である。ま
た、送信側で生成されるデータパケットがヘッダパケッ
トとそれに続くビデオデータパケットやＡＶデータパケ
ットのような長さの異なる複数種類のパケットの場合に
は、これらのパケットを一時蓄積手段により固定長のパ
ケットに変換して伝送する。

【００１１】そして、この場合、送信側では、一時蓄積
手段に対して固定長に相当する量のデータパケットが書
き込まれる毎に一時蓄積手段に対して書き込み確認信号
が入力され、書き込み確認信号が入力された後に一時蓄
積手段からデータパケットが読み出されるように構成
し、かつ書き込み確認信号が入力されるタイミングより
も前にデータパケットを読み出すタイミングが来ないよ
うに第１の所定時間を定める。

【００１２】また、この場合、受信側では、一時蓄積手
段に対して固定長のデータパケットが書き込まれる毎に
一時蓄積手段に対して書き込み確認信号が入力され、書
き込み確認信号が入力された後に一時蓄積手段から長さ
の異なる複数種類のデータパケットが読み出されるよう
に構成し、かつ書き込み確認信号が入力されるタイミン
グよりも前にデータパケットを読み出すタイミングが来
ないように第２の所定時間を定める。

【００１３】受信側において、ビデオデータパケットや
ＡＶデータパケットを一時蓄積手段から読み出す場合に
は、受信側のＡＶ機器内でフレーム同期パルスの生成に
用いられる位相同期ループにより第２の時刻のタイミン
グを生成することが好適である。

【００１４】

【作用】本発明によれば、送信側において、生成したデ
ータは第１の速度で一時蓄積手段に蓄積され、少なくと
も第１の所定時間後に第２の速度で読み出され、データ
を生成した絶対時刻に第１の所定時間を加えた時刻、す
なわちデータが最も早く読み出される場合の時刻が付加
され、伝送される。そして、受信側ではデータが第２の
速度で一時蓄積手段に蓄積され、第１の時刻から第２の
所定時間を加えた第２の時刻から第１の速度で読み出さ
れる。

【００１５】

【実施例】以下図面を参照しながら本発明の実施例につ
いて、 〔１〕データ転送装置全体の構成と概略動作 〔２〕送信側の動作 〔２〕−（１）パケットのフォーマット及び送信タイミ
ング 〔２〕−（２）送信回路の動作 〔３〕受信側の動作 〔３〕−（１）パケットのフォーマット及び送信タイミ
ング 〔３〕−（２）受信回路の動作 の順序で詳細に説明する。

【００１６】〔１〕データ転送装置全体の構成と概略動
作 図１はＰ１３９４シリアスバスを介して接続されている
２台のデジタルＶＴＲ（以下「デジタルＶＴＲ」を単に
「ＶＴＲ」という）間でＡＶデータの伝送を行う場合の
データ転送装置の実施例である。

【００１７】ＶＴＲ１は書き込み信号（ライトイネーブ
ル）ａをＦＩＦＯ２へ出力すると共にＡＶデータｂをＦ
ＩＦＯ２に書き込み始め、送信パケット１個分のＡＶデ
ータを書き込んだ時点でコンファーム信号ｃをＦＩＦＯ
２へ出力する。また、ＡＶデータｂをＦＩＦＯ２に書き
込み始めたタイミングを示す信号であるトラックパルス
ｄを送信回路３へ出力する。ＦＩＦＯ２はコンファーム
信号ｃを受けると、ＦＩＦＯ２の状態を示す信号ｅを
「ｅｍｐｔｙ」から「ｆｕｌｌ」に変化させる。送信回
路３はトラックパルスｄを受けると、一定時間待ち、読
み出し信号ｆをＦＩＦＯ２へ出力し、データｇを読み出
す。この待ち時間をＩＴＦ（Ｉｎｉｔｉａｌ Ｔｒａｎ
ｓｍｉｔ ＦＩＦＯ）ディレイと呼ぶ。

【００１８】読み出されたデータｇは送信回路３でヘッ
ダが付与され、伝送路インターフェイス（以下「インタ
ーフェイス」を「Ｉ／Ｆ」という」）４からの読み出し
要求ｈに合わせて伝送路Ｉ／Ｆ４へ送られる。ここで、
ヘッダにはＶＴＲ１から出力されたトラックパルスｄを
送信回路３が受け取った時刻にＩＴＦディレイを加えた
時刻（以下「シンクタイム」という）が書かれる。伝送
路Ｉ／Ｆ４ではデータｉにパケットのエラー検出用のＣ
ＲＣを付加し、Ｐ１３９４シリアルバス５上で伝送でき
る状態に変換し、出力する。

【００１９】受信側では伝送路Ｉ／Ｆ６がＰ１３９４シ
リアルバス５を介して受信した信号をパケットの状態に
変換し、書き込み信号ｊと共にデータｋを受信回路７へ
出力する。受信回路７は受信したパケットからヘッダを
取り除き、書き込み要求ｌと共にデータｍをＦＩＦＯ８
へ出力する。そして、１パケット分のデータを書き込ん
だ時点でコンファーム信号ｎをＦＩＦＯ８へ出力する。
受信回路７は同時に、ヘッダから送信時に書き込まれた
シンクタイムを読み出し、シンクタイムに一定の時間を
加えた時刻になったらトラックパルスｒをＶＴＲ９へ出
力する。ＦＩＦＯ８はコンファーム信号ｎを受けると、
ＦＩＦＯ８の状態を示す信号ｏを「ｅｍｐｔｙ」から
「ｆｕｌｌ」に変化させる。

【００２０】トラックパルスｒはＶＴＲ９内のＰＬＬ１
０へ入力され、ＰＬＬ１０の出力はトラックパルスｒに
ロックされる。そして、このＰＬＬ１０の出力をデータ
読み出し開始の合図である読み出し信号ｐとしてＦＩＦ
Ｏ８へ出力し、データｑを読み込む。ＰＬＬ１０の出力
はＶＴＲ９のフレーム同期信号の生成に用いられている
ので、ＦＩＦＯ８からのデータの読み出しは再生画像に
同期していることになる。

【００２１】〔２〕送信側の動作 〔２〕−（１）パケットのフォーマット及び送信タイミ
ング 図１のＶＴＲ１が出力するデータｂと、ＦＩＦＯ２から
出力されるデータｇのフォーマットを図２に示す。ここ
で、左側がデータｂであり、右側がデータｇである。

【００２２】データｂは１２０クアドレット（＝６シン
クブロック）か、または１００クアドレット（＝５シン
クブロック）のどちらかの状態で１パケットを構成して
いる。なお、１クアドレットは４バイトである。データ
ｂにはヘッダ、バッフアリングユニット（以下「ＢＵ」
という）、及びオーディオデータの３種類の情報が含ま
れている。

【００２３】ヘッダにはＡＶデータ全体に関する制御情
報が含まれており、かつセグメントヘッダが１クアドレ
ット付与されている。セグメントヘッダはセグメントの
先頭を意味する特殊なデータである。ＢＵには５シンク
ブロックのビデオデータが含まれており、ＢＵ０からＢ
Ｕ２６までの２７個がある。オーディオデータはＡ０か
らＡ８まで、３パケットに１シンクブロックづつ付き、
全部で９個ある。これらのパケットが２８個集まって１
セグメントという単位になる。

【００２４】以上説明したＡＶデータｂはＶＴＲ１内部
のタイミングでＦＩＦＯ２に書き込まれる。これはＰ１
３９４シリアルバス５上の通信タイミングとは無関係で
ある。

【００２５】以上ＦＩＦＯ２に書き込まれるデータｂに
ついて説明した。次に、ＦＩＦＯ２から読み出されるデ
ータｆについて説明する。ＦＩＦＯ２から読み出される
データｆは全て１２０クアドレットで構成されたパケッ
トになっており、ＤＰ０からＤＰ２４までの２５個があ
る。これらのパケットはＦＩＦＯ２からＰ１３９４シリ
アルバス５の通信サイクルのタイミングで読み出され
る。そして、この読み出し速度とＶＴＲ１がＦＩＦＯ２
にデータを書き込む速度が異なるため、ＦＩＦＯ２で速
度変換が行われることになる。

【００２６】さらに、Ｐ１３９４シリアルバス５上では
必ずパケット単位で伝送しなくてはならない。そのた
め、送信回路３がパケットをＦＩＦＯ２から読み出す時
には、ＦＩＦＯ２には最低１パケット（＝１２０クアド
レット）が書かれていなければならない。ＶＴＲ１が１
パケットの途中をＦＩＦＯ２に書いている時に、送信回
路３がデータを読み出さないようにするために、ＶＴＲ
１はＦＩＦＯ２に対して、１パケットを書いた時点でコ
ンファーム信号ｃを出力する。ＦＩＦＯ２がコンファー
ムｃを受け、送信回路３にＦＩＦＯ２の状態が「ｆｕｌ
ｌ」であることを知らせるまで、送信回路３はデータｇ
を読み出すことはできない。

【００２７】時間軸上で上記の動作を示したものを図３
及び図４に示す。図３において、（ａ）、（ｂ），
（ｃ）はそれぞれＶＴＲ１がＦＩＦＯ２に書き込むパケ
ット、コンファーム信号、送信回路３がＦＩＦＯ２から
読み出すパケットである。また、（ｄ），（ｅ），
（ｆ），・・・（ｊ），（ｋ），（ｌ）は前記（ａ），
（ｂ），（ｃ）を時間的に続けたものである。さらに、
図４は図３を時間的に続けたものである。

【００２８】コンファーム信号は、最初はヘッダの終
端、次にＢＵ０の終端、次にＢＵ２の１シンクブロック
目が書き込まれた時点と言うように、６シンクブロック
（１２０クアドレット）分のデータが書き込まれた時点
で行われる。

【００２９】図３及び図４に示すようにＶＴＲ１がデー
タをＦＩＦＯ２に書き込む速度と、送信回路３がＦＩＦ
Ｏ２からデータを読み出す速度では、送信回路３がデー
タを読み出す速度のほうが速い。そこで、送信回路３が
ＦＩＦＯ２からデータを読み出している最中に、ＦＩＦ
Ｏ２が空にならないようにするために、送信回路２はト
ラックパルスｄを受け取った時点ｔ０からＩＴＦディレ
イ遅れた時点ｔ１から読み出しを始める。

【００３０】ＩＴＦディレイは送信回路３がデータを読
み出している最中にＦＩＦＯ２が空にならないようにす
るための最短時間であることが望ましい。図３がＩＴＦ
ディレイが最短の場合の例である。これ以上短いとＤＰ
１８が読み出せなくなる。なぜなら、ＤＰ１８はＢＵ２
０の１シンクブロック目が書き終わらないと、ＤＰ１８
で送信されるデータが書き込まれたことを示すコンファ
ーム信号が来ないためである。

【００３１】次に、この時のＩＴＦディレイを図５を参
照しながら説明する。パケットの書き込みは、１８. １
２５９ＭＨｚのクロックにより２１６０サイクル単位で
１パケットが書き込まれる。すなわち、パケットは約１
１９μｓの周期で書き込まれることになる（図５
（ａ））。一方、パケットの読み出しはＩＴＦディレイ
後、２４. ５７６ＭＨｚのクロックにより３０７２サイ
クル単位で１パケットが読み出される。すなわち、パケ
ットは約１２５μｓの周期で読み出される（図５
（ｂ））。

【００３２】ＩＴＦディレイ求めるには、図５のＴ０及
びＴ１を計算して、それらの差を取れば良い。Ｔ０の間
にはヘッダが１個、ＢＵがＢＵ０〜ＢＵ１９の２０個と
ＢＵ２０の１シンクブロック目が丁度入っているので、
ＢＵサイクル×２１＋８０（１シンクブロック分のクロ
ック数）を計算すれば良い。ただし、ＶＴＲ側の回路の
都合でこの時間には１％の誤差が含まれている。そし
て、ＩＴＦディレイは誤差がある場合、長くなるように
決めることが必要なので、１％分を加える。以上の説明
を式にすると、 Ｔ０＝２１×ＢＵサイクル＋１シンクブロック ＝（２１×２１６０＋８０）×（１／１８．１２５９Ｍ
Ｈｚ）×１．０１＝２５３２μｓ となる。

【００３３】同様に、Ｔ１の間にはＤＰが１８個入って
いるので、 Ｔ１＝１８×ＤＰサイクル＝（１８×３０７２）×（１
／２４．５７６ＭＨｚ） ＝２２５０μｓ となる。

【００３４】したがって、 ＩＴＦディレイ＝Ｔ０−Ｔ１＝２８２μｓ である。

【００３５】次に、送信側のＦＩＦＯ２が必要になるＦ
ＩＦＯの容量を求める。その前に、パケットが実際に読
み出されるタイミングについて説明しておく。パケット
はＩＴＦディレイ後、必ずしもすぐには読み出されな
い。これはＩＥＥＥ−Ｐ１３９４の規格によるものであ
り、３種類の要因がある。一つは、ニューサイクルのタ
イミングによるもの、二つ目はＡｓｙｎｃパケットによ
るもの、三つ目は他のＩｓｏパケットによるものであ
る。

【００３６】まず、図６を用いてニューサイクルによる
ものを説明をする。ニューサイクルとは図１の伝送路Ｉ
／Ｆ４，６の内部で規則的に１２５μｓの周期で作られ
るパルスであり、通信はこの周期にしたがって行われ
る。

【００３７】図６の（ａ）はＩＴＦディレイ終了後、す
ぐにニューサイクルが来ている場合である。この場合、
ＩＴＦディレイが終了した時刻ｔ１の直後にニューサイ
クルが来ているので、図６（ｂ）に示すように最も早く
パケットが読み出される。一方、図６（ｃ）はニューサ
イクルがＩＴＦディレイ終了時刻ｔ１の直前に来ている
場合である。この場合、パケットが送信されるタイミン
グは、図６（ｄ）に示すようにＩＴＦディレイの終了時
刻ｔ１から１２５μｓ遅れたところとなり、最も遅くな
る。このように、最も早い場合と最も遅い場合には、ニ
ューサイクルとＩＴＦディレイの終了時刻とのタイミン
グ関係により、１２５μｓの差があり得る。

【００３８】次にＡｓｙｎｃパケット又は他のＩｓｏパ
ケットによるパケットの遅れを、図７を用いて説明す
る。Ｐ１３９４シリアルバスではビデオデータやオーデ
ィオデータのようなＩｓｏデータ以外にコンピュータの
データのようなＡｓｙｎｃデータも伝送が可能なように
ＩＥＥＥ- Ｐ１３９４で決められており、本実施例では
接続制御コマンド等を伝送する。そして、Ａｓｙｎｃパ
ケットはＩＥＥＥ- Ｐ１３９４の規格で、次のニューサ
イクルから最大４１μｓはみ出すことが認められている
（図７（ａ），（ｂ））。この場合、ＤＰｎのように、
Ａｓｙｎｃパケットがなかった時にパケットが読み出さ
れるタイミングより、最大４１μｓ遅れて読み出される
ことになる。

【００３９】また、Ｐ１３９４シリアルバスでは一つの
バス上に複数のＩｓｏパケットを時分割で伝送すること
が出来る。自分が送信しようとしているＩｓｏパケット
の前に、他の機器からＩｓｏパケットが送信された場
合、その分、自分のＩｓｏパケットは遅れて送信される
ことになる。本実施例の場合、Ｉｓｏパケットの長さは
４０μｓである。したがって、他のＩｓｏパケットが最
大１２５μｓ−４０μｓ＝８５μｓの間、バス上を占有
することになる。

【００４０】上記３つの要因が全て重なったとき、すな
わちＩＴＦディレイが終了する直前にニューサイクルが
発生し、Ａｓｙｎｃパケットが４１μｓはみだし、他の
Ｉｓｏパケットが８５μｓ、自分のＩｓｏパケットの前
を占有した場合、２５１μｓ遅れることがあり得る。

【００４１】必要となるＦＩＦＯの容量をこの時間から
求めることが出来る。ＦＩＦＯに最もデータが蓄積され
るのは、読み出しが始まる直前である。最も遅れて読み
出しが始まるのは、パケットが書き込まれ始めてから２
８２μｓ＋２５１μｓ＝５３３μｓ後なので、この時点
でのＦＩＦＯの容量を求めればよいことになる。

【００４２】この時点までに書き込まれるパケットはヘ
ッダが１２０クアドレット、オーディオデータが４０ク
アドレット、ビデオデータが４００クアドレット、セグ
メントヘッダが１クアドレットであるから、その合計５
６１クアドレットがＦＩＦＯに必要な容量である。

【００４３】〔２〕−（２）送信回路の動作 次に送信回路３の動作について説明する。送信回路３で
は図８に示す処理が行われる。図８の左側が送信回路３
がＦＩＦＯ２から読み出すパケットであり、右側は送信
回路３が伝送路Ｉ／Ｆ４へ出力するパケットである。

【００４４】ＦＩＦＯ２から読み出されるパケットは先
頭にセグメントヘッダが付与されており、その後１２０
クアドレットのデータが２５個続く。ｄｃビットは最初
のみ１であり、それ以外は０である。このｄｃビットは
同期をとるために使用される。一方、伝送路Ｉ／Ｆ４へ
出力するデータは、各パケットの先頭にＰ１３９４ヘッ
ダ及びＡＶヘッダが付与されており、ｄｃビットは各パ
ケットの先頭が１で、それ以外は０である。

【００４５】したがって、送信回路３の処理はセグメン
トヘッダを取り除き、Ｐ１３９４ヘッダとＡＶヘッダを
付与し、ｄｃビットを付け換えることである。送信回路
３が出力するパケットのフォーマットを図９及び図１０
に示す。ここで図９はセグメント内の最初のパケットで
あり、図１０はそれ以外のパケットである。

【００４６】図９に示すように、セグメント内の最初の
パケットのＰ１３９４ヘッダの上位１６ビットにはデー
タ長が書かれている。本実施例では、パケットのデータ
部の長さ（４８０バイト）に４を加えた４８４が書かれ
ている。次にチャンネル番号が８ビットにわたって書か
れている。これは、一つのバス上に複数のＩｓｏパケッ
トが伝送されている場合、これらを区別するために用い
られる。２ビットの予約ビット（ｒｅｓｅｒｖｅｄ）に
続いてスピードコードが２ビットにわたって書かれてい
る。ＩＥＥＥ- Ｐ１３９４では複数の伝送速度が定義さ
れており、これを指定するためにスピードコードが用い
られる。

【００４７】ＡＶヘッダには上位からトラック番号、パ
ケット番号が書かれている。本実施例のＶＴＲは、５２
５／６０システムのビテオデータを記録する場合、一つ
の画面を１０個のセグメントで構成する。ＶＴＲ内部で
は０から９まで各セグメントに番号が振られており、こ
の番号をトラック番号と呼ぶ。したがって、ＡＶヘッダ
には現在伝送しているトラックの番号が書かれている。
パケット番号はセグメント内の各パケット毎に０から２
４まで振られている。

【００４８】７ビットの予約ビットの後、シンクタイム
が１６ビット分割り当てられている。これは、セグメン
トの最初のパケットの先頭の時刻にＩＴＦディレイを加
えた時刻、即ち、ＦＩＦＯ２からデータが読み出される
最も早い場合の時刻が書かれる。この時刻は受信側でＦ
ＩＦＯ６からデータを読み出すタイミングを生成するた
めに使用される。

【００４９】ＡＶヘッダに続いてビデオデータやオーデ
ィオデータが１２０クアドレット書かれている。図１０
に示すように、２番目から２４番目までのパケットのフ
ォーマットは、最初のパケットのフォーマットからシン
クタイムを除いただけである。

【００５０】送信回路８の内部ブロックを図１１に示
す。まずＶＴＲからデータ書き込み開始を示すトラック
パルスｄがラッチ３７へ出力される。ラッチ３７はトラ
ックパルスｄが入力された時のサイクルナンバー、サイ
クルオフセット生成器３９からの出力をラッチする。

【００５１】サイクルナンバー、サイクルオフセット生
成器３９は絶対時刻を持っており、サイクルオフセット
の値は２４. ５７６ＭＨｚで増え続け、３０７２で０に
戻る。したがって、１２５μｓで一周する。サイクルナ
ンバーはサイクルオフセットが一周したら１増える。し
たがって、１２５μｓ毎に１づつ増えることになる。

【００５２】サイクルナンバーとサイクルオフセットは
ＣＳＰによって１２５μｓに一度、必ず送信することが
ＩＥＥＥ- Ｐ１３９４によって決められている。このパ
ケットを生成するのは伝送路Ｉ／Ｆであるため、ここで
は特に説明しない。またパケットの長さも５クアドレッ
トと短いため、実際のデータの伝送には影響がほとんど
ないため、バス上のタイミングを計算する上では考慮を
しない。

【００５３】ラッチ３７でラッチされた値は加算器３６
に出力される。加算器３６ではレジスタ３５の値を加算
する。レジスタ３５にはＩＴＦディレイが書かれてい
る。加算器３６の値はＡＶヘッダ生成器３３と比較器３
８に出力される。

【００５４】ＡＶヘッダ生成器３３では、ＡＶヘッダに
シンクタイムとして、加算器３６からの入力を書き込
む。一方、比較器３８は加算器３６の出力とサイクルナ
ンバー、サイクルオフセット生成器３９の出力を比較
し、サイクルナンバー、サイクルオフセット生成器３９
の出力が加算器３６の出力の値を越えたら、データリー
ドコントロール回路３２にデータを読み出す指示を出力
する。

【００５５】次に、図１２及び図１３を参照しながらデ
ータリードコントロール回路３２内の処理を説明する。
データリードコントロール回路３２は、最初パケットカ
ウンタ３１を０にクリアする（Ｓ１）。次に比較器３８
からの入力があったら（Ｓ２）、伝送路Ｉ／Ｆ４からの
読み出し要求ｈを待つ（Ｓ３）。そして、読み出し要求
ｈが来たら、データリードコントロール回路３２内にあ
るクアドレットカウンタを０にクリアし（Ｓ４）、Ｐ１
３９４ヘッダ生成器３６で生成されたＰ１３９４ヘッダ
を伝送路Ｉ／Ｆ４へ出力する（Ｓ５）。

【００５６】さらに読み出し要求ｈが来たら（Ｓ６）、
ＡＶヘッダ生成器１２３で生成されたＡＶヘッダを伝送
路Ｉ／Ｆ４へ出力する（Ｓ７）。そして、次の読み出し
要求ｈが来たら（Ｓ８）、ＦＩＦＯ２に読み出し信号ｆ
を出力し、データｇを読み込む（Ｓ９）。

【００５７】そして、読み込んだデータがセグメントヘ
ッダであれば（Ｓ１０）、パケットカウンタを０にクリ
アし（Ｓ１１）、再び処理Ｓ９に戻り、ＦＩＦＯ２に読
み出し信号ｆを出力し、データｇを読み込む（Ｓ９）。
もし読み込んだデータｇがセグメントヘッダでなけれ
ば、読み込んだデータを伝送路Ｉ／Ｆ４へ出力し、クア
ドレットカウンタに１を加える（Ｓ１２）。

【００５８】そして、加えた結果、クアドレットカウン
タが１２０未満であれば処理Ｓ８に戻り、１２０であれ
ばパケットカウンタ３１に１を加える（Ｓ１３、Ｓ１
４）。加えた結果、パケットカウンタ３１の値が２５で
あれば１セグメントの送信を終了し、再び処理Ｓ１から
同じ処理を繰り返す。また、２５未満であれば処理Ｓ４
から再び処理を始める（Ｓ１５）。上記の動作で送信が
完了する。

【００５９】〔３〕受信側の動作 〔３〕−（１）パケットのフォーマット及び受信タイミ
ング 次に受信について説明する。受信の様子を図１４及び図
１５に示す。図１４において、（ａ），（ｂ），（ｃ）
はそれぞれＦＩＦＯ８に書き込まれるパケット、コンフ
ァーム信号、ＦＩＦＯ８から読み出されるパケットであ
る。また、（ｄ），（ｅ），（ｆ），・・・（ｊ），
（ｋ），（ｌ）は前記（ａ），（ｂ），（ｃ）を時間的
に続けたものである。さらに、図１５は図１４を時間的
に続けたものである。

【００６０】ＦＩＦＯ８に書き込まれるパケットは送信
側で送信されたパケットそのものである。また、受信側
でもＦＩＦＯ８からデータが読み出されている最中に、
ＦＩＦＯ８が空にならないようにするため、パケットが
書き込まれ始めてから一定時間遅れてパケットの読み出
しを開始する。この遅れる時間の求め方は後述する。コ
ンファームはシンクブロック単位で行われる。そして、
書き込まれるパケットは常に６シンクブロックが固まっ
て伝送されるため、コンファーム信号は常にパケットの
終端のタイミングで発生することになる。

【００６１】次に図１６を参照しながら受信回路７の説
明をする。図１６の右側が伝送路Ｉ／Ｆ６から受信回路
７へ入力されるパケットであり、左側がＦＩＦＯ８へ書
き込まれるパケットである。

【００６２】入力されるパケットは２５個で１セグメン
トを構成している。各パケットの先頭にはＰ１３９４ヘ
ッダ及びＡＶヘッダが付与されており、さらにデータ部
に続いてフッタが付与されている。フッタの詳細は後述
する。ｄｃビットはパケットの最初と最後が１であり、
それ以外は０である。

【００６３】一方、受信回路７がＦＩＦＯ８へ出力する
パケットは、セグメントの先頭にセグメントヘッダが付
与されており、セグメントヘッダに続いてデータ部が２
５個続いている。ｄｃビットはセグメントの最初のみが
１であり、最初以外は０である。

【００６４】つまり、受信回路７の処理はＰ１３９４ヘ
ッダ、ＡＶヘッダ及びフッタを取り除き、セグメントヘ
ッダを付与し、ｄｃビットを付け換えることである。伝
送路Ｉ／Ｆ６が受信回路７へ出力するパケットのフォー
マットを図１７及び図１８に示す。ここで図１７はセグ
メント内の最初のパケットであり、図１８はそれ以外の
パケットである。

【００６５】伝送路Ｉ／Ｆ６が出力するパケットのフォ
ーマットは、伝送路Ｉ／Ｆ４がパケットを操作するた
め、送信回路３が出力するパケットのフォーマットとほ
とんど同じだが、若干異なる。また、パケットのフォー
マットはセグメント内の最初とそれ以外で異なる。

【００６６】まず図１７に示すパケットについて、送信
パケットのフォーマットと異なる部分について説明す
る。パケットの先頭のＰ１３９４ヘッダには、送信パケ
ットでは付与されていたスピードコードが無く、ｔｃｏ
ｄｅが付与されている。ｔｃｏｄｅはパケットの種類が
書かれており、Ｉｓｏデータの場合は１０が書かれてい
る。ＡＶヘッダ及びデータ部は送信パケットと同じであ
る。フッタには送信パケットのＰ１３９４ヘッダに付与
されていたスピードコードが書かれている。また、ＣＲ
Ｃが下位４ビットにわたって書かれており、伝送中にデ
ータ部にエラーが生じた場合、ＣＲＣにエラーが書かれ
る。図１８に示す２番目から最後までのパケットのフォ
ーマットは、最初のパケットのフォーマットからシンク
タイムを除いたものと同じである。

【００６７】〔３〕−（２）受信回路の動作 次に受信回路の構成及び動作を説明する。図１９は受信
回路のブロック図である。伝送路Ｉ／Ｆ６から出力され
た書き込み要求ｊとデータｋがＰ１３９４ヘッダ検出器
７３へ到達すると、Ｐ１３９４ヘッダ検出器７３ではＰ
１３９４ヘッダを取り除き、Ｐ１３９４ヘッダを除いた
データをＡＶヘッダ検出器７２へ出力する。ＡＶヘッダ
検出器７２ではＡＶヘッダからシンクタイムを抽出し加
算器７５へ出力する。また、書き込み信号ｓ、Ｐ１３９
４ヘッダとＡＶヘッダを除いたデータｔ、パケットナン
バーｕをデータライトコントロール回路７１へ出力す
る。

【００６８】加算器７５はシンクタイムにレジスタ７４
からの出力を加え、比較器７６へ出力する。レジスタ７
４には後述するＩＲＦディレイが書かれている。比較器
７６ではサイクルナンバー、サイクルオフセット生成器
７７で生成されたサイクルナンバー、サイクルオフセッ
トと加算器７５の出力値とを比較し、サイクルナンバ
ー、サイクルオフセットの方が加算器７５の出力値より
大きければトラックパルスｒをＶＴＲへ出力する。

【００６９】前記したように、ＶＴＲ内部では受信回路
７から入力されたトラックパルスｒを基にＰＬＬ１０の
同期をとる。そして、このＰＬＬ１０の出力信号を用い
てＦＩＦＯ８へ読み出し信号をｐを出力し、ＦＩＦＯ８
からデータｑを読み出す。

【００７０】このように、本実施例の受信回路７では、
受信したデータをＦＩＦＯ８に書き込む前にＡＶヘッダ
検出器７２がＡＶヘッダからシンクタイムを抽出してい
るので、シンクタイムにＩＲＦディレイを加算した時刻
にトラックパルスｒをＶＴＲ９へ出力し、ＶＴＲ９内の
ＰＬＬ１０の出力信号を用いてＦＩＦＯ８からデータを
読み出すことができる。これに対して、ＦＩＦＯ８から
読み出した後にシンクタイムを抽出した場合、とりあえ
ず一定速度でデータを読み出し、シンクタイムを見てか
らＰＬＬの同期をとることになるので処理が複雑にな
る。

【００７１】次に、図２０を参照しながらデータライト
コントロール回路７１の動作を説明する。データリード
コントロール回路７１は、ＡＶヘッダ検出器７３から書
き込み信号ｓが入力され、パケットナンバーｕが書き込
まれ、このパケットナンバーｕが０であれば（Ｓ２１、
Ｓ２２、Ｓ２３）、ＦＩＦＯ８へ書き込み信号ｌを出力
し、セグメントヘッダを書き込み、かつコンファーム信
号ｎを出力する（Ｓ２４）。

【００７２】さらにＡＶヘッダ検出器７３から書き込み
信号ｓが入力されたら（Ｓ２５）、書き込まれたデータ
のｄｃビットを調べる（Ｓ２６）。そして、ｄｃビット
が１であれば、すなわちパケットの終りであればコンフ
ァーム信号ｎを出力し（Ｓ２８）、処理Ｓ２１から再び
同様の処理を行う。また、ｄｃビットが０であれば書き
込まれたデータをＦＩＦＯ８へ出力し、データを書き込
む（Ｓ２７）。そして、処理Ｓ２５から再び同様の処理
を行う。前記の処理により、パケットを受信し、ＦＩＦ
Ｏ８に書き込むことが出来る。

【００７３】次に、受信側のＦＩＦＯ１９にデータが書
き込まれてから、読み出されるまでのディレイを求め
る。このディレイを求めることにより、ＦＩＦＯ８が必
要とする最低の容量を計算することが出来る。

【００７４】受信側では、受信回路７がトラックパルス
ｒをＶＴＲ９へ出力することにより、ＶＴＲ９がＦＩＦ
Ｏ８からデータｑの読み出しを開始する。しかし、前述
のように、ＶＴＲ９にトラックパルスｒが出力されて
も、実際にはＶＴＲ９の内部のＰＬＬ１０でロックをさ
れた信号ｐでデータｑを読み出すため、トラックパルス
ｒのタイミングと実際にデータｑが読み出されるタイミ
ングは、必ずしも一致しない。

【００７５】この様子を図２１に示す。この図におい
て、（ａ）は送信側のトラックパルス、（ｂ）は送信側
のＶＴＲ１からＦＩＦＯ２に書き込まれるパケット、
（ｃ）は送信タイミングが最も早い場合の送信パケッ
ト、（ｄ）は送信タイミングが最も遅い場合の送信パケ
ットである。

【００７６】図２１の（ｃ），（ｄ）に示すように、送
信側のトラックパルス１０１の２８２μｓ後から２８２
μｓ＋２５１μｓ＝５３３μｓ後の間にデータパケット
ＤＰ０が送信される。セグメント内の最初のパケットで
あるＤＰ０にはシンクタイムが書かれており、ここには
トラックパルス１０１の絶対時刻＋ＩＴＦディレイの時
刻が書かれている。すなわち、この時刻は受信側が最も
早く最初のデータを受け取る時刻になる。

【００７７】受信側ではシンクタイムより後にＶＴＲ９
にトラックパルスを渡し、データの読み出しを開始する
が、仮に、この時刻でトラックパルスを作ったとする
と、仮想トラックパルス１０２のタイミングは図２１
（ｅ）のようになる。実際には、受信側は、図２１
（ｆ）に示すように、シンクタイムにＩＲＦディレイ加
えた時刻にトラックパルス１０３を作り、ＶＴＲ９へ出
力する。しかし、ＶＴＲ９の内部ではＰＬＬ１０の精度
の都合上、ＶＴＲ内部のトラックパルスは図２１（ｇ）
に示すように、受信側のトラックパルス１０３から最大
±６０μｓずれることになる。そして、このＶＴＲ内部
のトラックパルスのタイミングでＦＩＦＯ８からデータ
が読み出される。したがって、ＩＲＦディレイはＶＴＲ
内部のトラックパルスが最も早いタイミングで出力され
ても（１０４の場合）パケット読み出し途中でＦＩＦＯ
８が空にならないように決めなければならない。

【００７８】図１４及び図１５に示した受信タイミング
は最もＦＩＦＯが空になり易いタイミングを示してい
る。これ以上読み出しのタイミングが早くなると、ＢＵ
７の読み出しができなくなる。なぜなら、ＢＵ７を読み
出すにはＢＵ７の最後のシンクを含むＤＰ８がＦＩＦＯ
に書き込まれ、コンファーム信号が出力される必要があ
るからである。

【００７９】ＩＲＦディレイの決め方を図２２を用いて
説明する。この図において、（ａ）は送信側のトラック
パルス、（ｂ）は送信側のＶＴＲ１からＦＩＦＯ２に書
き込まれるパケット、（ｃ）は送信タイミングが最も早
い場合の送信パケット、（ｄ）は送信タイミングが最も
遅い場合の送信パケット、（ｅ）は受信側のトラックパ
ルス、（ｆ）はＶＴＲ内部のトラックパルス、（ｇ）は
ＦＩＦＯから読み出されるパケットである。

【００８０】この図は最も早くＦＩＦＯからデータが読
み出されている場合、つまり、最もＦＩＦＯが空になり
やすいタイミングを示している。したがって、この場合
にデータが読み出されている途中でＦＩＦＯが空になら
ないようにＩＲＦディレイを決めれば良い。

【００８１】ＩＲＦディレイ求めるには、図２２のＴ２
及びＴ３を計算して、それらの差を取れば良い。Ｔ２は
ＤＰが８個分の時間に最後のＤＰ８の４０μｓとＤＰ０
の直前の２５１μｓを加えた時間であるから、 Ｔ２＝８×ＤＰサイクル＋２５１μｓ＋４０μｓ ＝（８×３０７２）×（１／２４．５７６ＭＨｚ）＋２
５１μｓ＋４０μｓ ＝１２９１μｓ となる。

【００８２】そして、Ｔ３はＢＵが８個分の時間からＰ
ＬＬ１０の遅れによる６０μｓを引き、さらにＢＵを読
み出す時のクロックの誤差１％を考慮した時間であるか
ら、 Ｔ３＝８×ＢＵサイクル−６０μｓ ＝（８×２１６０）×（１／１８．１２５９ＭＨｚ）×
０．９９−６０μｓ ＝８９３μｓ となる。クロックの誤差１％は、最も早くパケットが読
み出されるように考慮しなければならないので、１％少
なくなるように０. ９９が乗じてある。

【００８３】したがって、 ＩＲＦディレイ＝Ｔ２−Ｔ３＝３９８μｓ となる。

【００８４】次にＦＩＦＯ８の必要最小容量を図２３を
参照しながら説明する。ＦＩＦＯ８に最もデータが蓄積
されるのは、最も早いタイミングで書き込まれ、最も遅
いタイミングで読み出された場合である。この場合、最
もデータが蓄積されるタイミングはＤＰ２４が書き込ま
れた直後である。なぜなら、受信側では読み出す速度よ
り書き込む速度の方が早いからである。

【００８５】ＦＩＦＯ８の必要最小容量を求めるには、
図２３のＴ４を求め、１セグメント分のデータ量からＴ
５の間に読み出されたデータ量を引けば良い。Ｔ４はＤ
Ｐが２４個分の時間に最後のＤＰ２４の時間を加えた時
間であるから、 Ｔ４＝２４×ＤＰサイクル＋４０μｓ ＝（２４×３０７２）×（１／２４．５７６ＭＨｚ）＋
４０μｓ ＝３０４０μｓ である。

【００８６】また、Ｔ５はＴ４からＩＲＦディレイとＰ
ＬＬによる進み分６０μｓを引いた時間であから、 Ｔ５＝３０４０μｓ−３９８μｓ−６０μｓ＝２５８２
μｓ となる。

【００８７】そして、１セグメントのデータ量はセグメ
ントヘッダの１クアドレット、１パケットに１２０クア
ドレット含むＤＰが２５個であるから、１＋２５×１２
０＝３００１クアドレットである。

【００８８】また、時間Ｔ４の間に読み出されるデータ
量は、セグメントヘッダの１クアドレット、ヘッダが１
２０クアドレット、１００クアドレットを含むＢＵが２
１個、２０クアドレットを含むオーディオデータが７個
であるから、１＋１２０＋１００×２１＋７×２０＝２
３６１クアドレットである。

【００８９】したがって、必要最小のＦＩＦＯ容量は、
３００１クアドレットから２３６１クアドレットを引い
た６４０クアドレットである。

【００９０】前述のように、図１に示すシステムにおい
て、ＩＴＦディレイは２８２μｓ、ＩＲＦディレイは３
９８μｓ、また、送信側は５６１クアドレット、受信側
は６４０クアドレットの容量を持つＦＩＦＯを用いるこ
とによって、伝送中にＦＩＦＯ４、１９があふれる、ま
たは空になることがないデータ転送器を構築することが
可能である。

【００９１】以上本発明を５２５／６０システムのＶＴ
Ｒの再生データをＰ１３９４シリアルバスを介して他の
ＶＴＲへ伝送する場合について説明したが、本発明は６
２５／５０システムやＨＤシステムにも適用できる。ま
た、ＩｓｙｎｃパケットとＡｓｙｎｃパケットとを時分
割多重化して伝送できるバスであれば、Ｐ１３９４シリ
アルバスでなくても適用することができる。さらに、本
発明はビデオデータやオーディオデータ以外のデータ、
例えばコンピュータのデータの伝送にも適用することが
できる。また、本発明は送信側で生成するデータの速度
が伝送路の速度より速いシステムにも適用できる。

【００９２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＦＩＦＯに対して異なる速さでデータの書き込
み、読み出しを行うことにより送信側及び受信側の機器
と伝送路の伝送速度を合わせる場合に、データの書き込
み／読み出し中にＦＩＦＯからデータがあふれたり、Ｆ
ＩＦＯ内のデータが空にならないようにすることができ
る。また、あらかじめ求めた必要最小量のＦＩＦＯを持
つデータ転送器を構築することが出来る。

【図面の簡単な説明】

【図１】本発明の実施例によるデータ転送装置の構成を
示すブロック図である。

【図２】ＦＩＦＯに書き込まれるデータ及びＦＩＦＯか
ら読み出されるデータのフォーマットを示す図である。

【図３】パケットの送信タイミングを示す図である。

【図４】図３に続くパケットの送信タイミングを示す図
である。

【図５】ＩＴＦディレイを説明する図である。

【図６】送信側におけるニューサイクルによるパケット
の遅れを説明する図である。

【図７】送信側におけるＡｓｙｎｃパケット又は他のパ
ケットによるパケットの遅れを説明する図である。

【図８】送信回路が行う処理を示す図である。

【図９】送信回路が出力する第１セグメントのパケット
のフォーマットを説明する図である。

【図１０】送信回路が出力する第２セグメント以降のパ
ケットのフォーマットを説明する図である。

【図１１】送信回路のブロック図である。

【図１２】データリードコントロール回路の処理の一部
を説明する図である。

【図１３】データリードコントロール回路の処理の他の
部分を説明する図である。

【図１４】パケットの受信タイミングを示す図である。

【図１５】図１４の続きの受信タイミングを示す図であ
る。

【図１６】受信回路が行う処理を示す図である。

【図１７】受信回路に入力される第１セグメントのパケ
ットのフォーマットを説明する図である。

【図１８】受信回路に入力される第２セグメント以降の
パケットのフォーマットを説明する図である。

【図１９】受信回路のブロック図である。

【図２０】データライトコントロール回路の処理を説明
する図である。

【図２１】受信側のトラックパルスのタイミングを説明
する図である。

【図２２】受信側において最もＦＩＦＯが空になりやす
いタイミングを説明する図である。

【図２３】受信側において最もＦＩＦＯにデータが蓄積
されるタイミングを説明する図である。

【図２４】Ｐ１３９４シリアルバスを用いた通信システ
ムの１例を示す図である。

【図２５】図２４の通信システムを等価的に記載した図
である。

【図２６】Ｐ１３９４シリアルバスを用いた通信システ
ムにおける通信サイクルの１例を示す図である。

【符号の説明】

１…送信側ＶＴＲ、２…送信側ＦＩＦＯ、３…送信回
路、４…送信側伝送路Ｉ／Ｆ、５…Ｐ１３９４シリアル
バス、６…受信側伝送路Ｉ／Ｆ、７…受信回路、８…受
信側ＦＩＦＯ、９…受信側ＶＴＲ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 送信側では、生成したデータパケットを
   第１の速度で一時蓄積手段に書き込んだ後少なくとも第
   １の所定時間後から前記第１の速度と異なる第２の速度
   で読み出すと共に、前記データパケットを生成した絶対
   時刻に第１の所定時間を加えた第１の時刻を前記データ
   パケットに付加して送信し、受信側では、前記第２の速
   度で一時蓄積手段に書き込んだデータパケットを前記第
   １の時刻に第２の所定時間を加えた第２の時刻から前記
   第１の速度で読み出すことを特徴とするデータ転送装
   置。
2. 【請求項２】 受信したデータパケットを一時蓄積手段
   に書き込む前に該受信したデータパケットに付加されて
   いる第１の時刻を読み出すようにした請求項１記載のデ
   ータ転送装置。
3. 【請求項３】 送信側では、長さの異なる複数種類のデ
   ータパケットを一時蓄積手段により固定長のデータパケ
   ットに変換して送信し、受信側では、固定長のデータパ
   ケットを一時蓄積手段により長さの異なる複数種類のデ
   ータパケットに変換する請求項１又は２記載のデータ転
   送装置。
4. 【請求項４】 送信側では、一時蓄積手段に対して固定
   長に相当する量のデータパケットが書き込まれる毎に該
   一時蓄積手段に対して書き込み確認信号が入力され、該
   書き込み確認信号が入力された後に該一時蓄積手段から
   データパケットが読み出されるように構成されており、
   かつ該書き込み確認信号が入力されるタイミングよりも
   前にデータパケットを読み出すタイミングが来ないよう
   に第１の所定時間が定められている請求項３記載のデー
   タ転送装置。
5. 【請求項５】 受信側では、一時蓄積手段に対して固定
   長のデータパケットが書き込まれる毎に該一時蓄積手段
   に対して書き込み確認信号が入力され、該書き込み確認
   信号が入力された後に該一時蓄積手段から長さの異なる
   複数種類のデータパケットが読み出されるように構成さ
   れており、かつ該書き込み確認信号が入力されるタイミ
   ングよりも前にデータパケットを読み出すタイミングが
   来ないように第２の所定時間が定められている請求項３
   記載のデータ転送装置。