JPH07321605A - 自動周波数制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相ロックを安定維持させた状態で、ＡＦＣ
回路のロック域を広げるようにして、例えばＶＴＲ等に
おける可変速再生を安定に行えるようにする。 【構成】 映像信号Ｓｖの水平同期信号Ｓｈとクロック
信号Ｐｃとの位相差を示すエラー電圧信号のレベルＶ_E
としきい値Ｖ１及びＶ２とを比較し、Ｖ_E がＶ１以上の
とき、制御信号Ｓｃ１を出力し、Ｖ_E がＶ２以下のと
き、制御信号Ｓｃ２を出力し、Ｖ_E がＶ２より大きく、
かつＶ１より小さいとき、制御信号Ｓｃ３を出力するエ
ラーレベル検出回路２１と、制御信号Ｓｃ１に基づい
て、現在の中心周波数に所定周波数を加算した周波数を
クロック生成回路１１の中心周波数とし、制御信号Ｓｃ
２に基づいて、現在の中心周波数に所定周波数を減算し
た周波数を上記回路１１の中心周波数とし、制御信号Ｓ
ｃ３に基づいて、現在の中心周波数をそのまま中心周波
数とする中心周波数制御回路２２とを設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、自動周波数制御回路
（automatic frequency control circuit ：以下、単に
ＡＦＣ回路と記す）に関し、特に、同期信号処理を行な
うための内部のクロック信号の周波数を、該クロック信
号の周期と映像信号の水平同期信号周期との差に応じた
電圧で制御するＡＦＣ回路に用いて好適なものである。

【０００２】

【従来の技術】一般に、ＡＦＣ回路は、同期信号処理に
て使用される水平発振回路からのクロック周波数のずれ
を電圧のレベルに変換し、この電圧レベルを水平発振回
路に帰還させて上記ずれを制御する周波数−電圧変換回
路が組み込まれて構成されている。

【０００３】上記クロック周波数のずれを電圧レベルに
変換する代表的な方法として、図８に示す傾斜波ａを利
用したものがある。

【０００４】ここで、傾斜波ａを利用した上記方法を、
特に映像信号をデジタル変換し、このデジタル変換され
た映像データをメモリに書き込むまでの処理を主体にし
て説明する。

【０００５】回路構成としては、図示しないが、水平発
振回路からのクロックパルスに基づいて、上記傾斜波を
生成するための基準となるウィンドウパルスＰｗを発生
するカウンタと、このカウンタからのウィンドウパルス
Ｐｗに基づいて傾斜波ａを有する傾斜波信号Ｓｓを生成
する傾斜波生成回路と、映像信号Ｓｖの水平同期信号Ｓ
ｈの入力に基づいて上記傾斜波ａをサンプリング・ホー
ルドするサンプリング・ホールド回路（以下、単にＳ／
Ｈ回路と記す）とを有する。

【０００６】カウンタは、Ｎ個のクロックパルスを計数
し、その計数過程においてウィンドウパルスＰｗを出力
する回路である。ウィンドウパルスＰｗは、図８に示す
ように、カウンタにてクロックパルスをＮ／２個計数し
た段階で立ち上がり、Ｎ個計数した段階で立ち下がる波
形を有する。なお、Ｎ個計数した段階でカウンタの計数
値は零にリセットされる。

【０００７】傾斜波生成回路は、上記カウンタから出力
されるウィンドウパルスＰｗの入力に基づいて、該ウィ
ンドウパルスＰｗ、特にその立ち上がり部分における所
定の幅分傾斜させた波形に整形し、傾斜波信号Ｓｓとし
て出力する回路である。

【０００８】Ｓ／Ｈ回路は、映像信号Ｓｖの水平同期信
号Ｓｈをサンプリングパルスとして、上記傾斜波生成回
路から出力される傾斜波信号Ｓｓをサンプリング・ホー
ルドする回路であり、傾斜波信号Ｓｓにおける傾斜波部
分ａのうち、水平同期信号Ｓｈの入力時におけるレベル
がサンプリング・ホールドされる。

【０００９】このＳ／Ｈ回路にて取り出された電圧信号
Ｖ_E のレベルが、映像信号Ｓｖの水平同期信号Ｓｈに対
するクロックパルスのずれを示すもので、この電圧レベ
ルは、クロックパルスの周波数に応じて変化する。具体
的には、クロックパルスの周波数、即ちクロック周波数
が低くなれば、ひとつ前のサンプル時より傾斜波ａの進
みが遅くなり、サンプリングされた電圧のレベルは高く
なる。反対に、クロック周波数が高くなれば、ひとつ前
のサンプル時より傾斜波ａの進みが速くなり、サンプリ
ングされた電圧信号Ｖ_E のレベルは低くなる。

【００１０】従って、上記Ｓ／Ｈ回路からの電圧を水平
発振回路に帰還させて、クロック周波数を制御すること
により、水平発振回路から出力されるクロックパルスの
周波数が映像信号Ｓｖの水平同期信号Ｓｈの周波数に追
従していくことになる。即ち、クロック周波数が映像信
号Ｓｖの入力タイミングにロックしていくことになる。
これにより、水平発振回路から出力されるクロックパル
スを映像信号のＡ／Ｄ変換タイミング及びメモリへの書
込みタイミングに使用することにより、映像信号Ｓｖの
デジタル変換が良好に行なわれ、かつ、メモリへの書込
みが安定に行なわれることになる。

【００１１】その結果、上記ＡＦＣ回路を、特にタイム
ベースコレクタ（ＴＢＣ）における映像信号ＳｖのＡ／
Ｄ変換及びＡ／Ｄ変換後のメモリ書込みに使用すること
により、ＴＢＣ本来の効果、ジッタや位相遅れ等の時間
的偏差のないきれいな映像信号Ｓｖを得ることができ
る。

【００１２】

【発明が解決しようとする課題】ところで、従来のＡＦ
Ｃ回路、特に、クロックパルスを生成する水平発振回路
においては、その初期段階において、外部から供給され
るあるいは内部で発生する中心周波数を基準としたクロ
ック周波数でクロックパルスを出力している。

【００１３】そして、傾斜波ａに基づくクロック周波数
のずれを示す電圧レベルＶ_E の帰還により、そのクロッ
ク周波数が制御されることになるが、その可変幅は、傾
斜波ａの最小レベルＶ_L から最大レベルＶ_H までの電圧
によって制御しうる周波数域しかなく、具体的には、映
像信号Ｓｖにロックできる範囲は、図９に示すように、
中心周波数を中心として、傾斜波の最小レベルＶ_L によ
って与えられるｆ₀ −△ｆと、最大レベルＶ_H によって
与えられるｆ₀ ＋△ｆになる。

【００１４】上記クロック周波数を可変にできる周波数
域が狭いと、入力映像信号Ｓｖが可変速再生の場合など
のように、広い範囲のロック域を必要とするものに対応
できないという問題が生じる。

【００１５】これは、傾斜波生成回路にて整形出力され
る傾斜波信号Ｓｓの傾斜波部分ａの傾斜角をゆるやかに
することで対処できるが、この傾斜波部分は、同時に位
相系のエラー電圧としても働いているため、位相系のロ
ックがあまくなるという新たな問題が生じる。

【００１６】具体的には、図１０に示すように、傾斜波
部分ａの傾斜が急峻である場合は、例えばＳ／Ｈ回路に
て検出された電圧信号Ｖ_E にノイズ△Ｖｎがある場合に
おいても、それほど位相ジッタ（幅ｔ１で示す）は大き
くならないが、上記傾斜波部分の傾斜がゆるやかである
場合は、上記ノイズ△Ｖｎが周波数に直接影響するた
め、幅ｔ２に示すように、位相ジッタを大きくしてしま
うことになる。

【００１７】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、ＡＦＣ回路、特に傾斜
波生成回路にて生成される傾斜波信号の傾斜部分の傾斜
角を変えることなく、ロック域を広げることができ、位
相ロックを安定維持させた状態で、例えばＶＴＲ等にお
ける可変速再生を安定に行なうことができる自動周波数
制御回路を提供することにある。

【００１８】また、本発明の他の目的は、例えばＶＴＲ
等の可変速再生を示す指示信号の供給系を設けることな
く、安定なロック域を越えたクロック周波数のずれを自
動的に検出することができ、例えばＶＴＲ等のＴＢＣ
（タイムベースコレクタ）への映像信号の供給・非供給
を選択的に行なってモニタ画面への画像表示の品位を劣
化させることがない自動周波数制御回路を提供すること
にある。

【００１９】

【課題を解決するための手段】本発明は、図１に示すよ
うに、入力信号Ｓｖの入力タイミングに応じて同期信号
処理を行なうためのクロック信号Ｐｃを生成するクロッ
ク生成回路１１と、所定の検出幅内で、クロック生成回
路１１からのクロック信号Ｐｃと、入力信号Ｓｖに含ま
れる参照信号Ｓｈとの位相差を検出する位相差検出回路
とを有し、クロック生成回路１１が、位相差検出回路に
おける上記検出幅の中心に対応した周波数を中心周波数
として、位相差検出回路からの位相差信号Ｖ_E のレベル
に応じた周波数のクロック信号Ｐｃを出力する自動周波
数制御回路１において、上記位相差信号Ｖ_E のレベルと
第１及び第２のしきい値レベルＶ１及びＶ２とを比較
し、位相差信号Ｖ_E のレベルが第１のしきい値レベルＶ
１以上のとき、第１の制御信号Ｓｃ１を出力し、位相差
信号Ｖ_E のレベルが第２のしきい値レベルＶ２以下のと
き、第２の制御信号Ｓｃ２を出力し、位相差信号Ｖ_E の
レベルが第２のしきい値レベルＶ２より大きく、第１の
しきい値レベルＶ１より小さいとき、第３の制御信号Ｓ
ｃ３を出力する制御信号生成回路２１と、この制御信号
生成回路２１からの第１の制御信号Ｓｃ１に基づいて、
クロック生成回路１１の現在の中心周波数に所定周波数
を加算した周波数を該クロック生成回路１１の中心周波
数とし、制御信号生成回路２１からの第２の制御信号Ｓ
ｃ２に基づいて、クロック生成回路１１の現在の中心周
波数に所定周波数を減算した周波数を該クロック生成回
路１１の中心周波数とし、制御信号生成回路２１からの
第３の制御信号Ｓｃ３に基づいて、クロック生成回路１
１の現在の中心周波数をそのまま中心周波数とする中心
周波数制御回路２２とを設けて構成する。

【００２０】この場合、上記位相差検出回路を、入力さ
れるクロック信号Ｐｃに基づいてウィンドウパルスＰｗ
を生成するウィンドウパルス生成回路１２と、このウィ
ンドウパルス生成回路１２からのウィンドウパルスＰｗ
に基づいて上記検出幅を出力幅とする傾斜波ａを有する
位相差検出用信号Ｓｓを出力する傾斜波生成回路１３
と、参照信号Ｓｈの入力時における傾斜波ａのレベルを
抽出し、位相差信号Ｖ_Eとして出力する信号抽出回路１
４を設けて構成してもよい。

【００２１】また、制御信号生成回路２１を、一方の入
力端子に供給される位相差信号Ｖ_Eのレベルと、他方の
入力端子に供給される第１のしきい値レベルＶ１との比
較をとる第１の比較回路３２ａと、一方の入力端子に供
給される位相差信号Ｖ_E のレベルと、他方の入力端子に
供給される第２のしきい値レベルＶ２との比較をとる第
２の比較回路３２ｂとを有して構成し、そして、これら
第１及び第２の比較回路３２ａ及び３２ｂからの出力信
号Ｓ１及びＳ２のレベルの組み合わせで、第１〜第３の
制御信号Ｓｃ１〜Ｓｃ３を構成するようにしてもよい。

【００２２】また、中心周波数制御回路２２を、現在の
中心周波数に対応した電圧値を保持する保持回路３５
と、制御信号生成回路２１からの第１又は第２の制御信
号Ｓｃ１又はＳｃ２あるいは第３の制御信号Ｓｃ３の入
力に応じて保持回路３５からの電圧値に対し、所定電位
を加算又は減算あるいは零電位を加算する演算回路３４
を設けて構成することができる。

【００２３】上記構成においては、上記入力信号Ｓｖの
入力タイミングに応じた同期信号処理として、該入力信
号Ｓｖをデジタル変換する処理と、デジタル変換後の入
力データＤｖをメモリ３に書き込む処理に適用させて構
成することができる。

【００２４】また、上記構成において、制御信号生成回
路２１からの第１〜第３の制御信号Ｓｃ１〜Ｓｃ３が入
力され、これら制御信号Ｓｃ１〜Ｓｃ３のうち、第１及
び第２の制御信号Ｓｃ１及びＳｃ２の入力時に、上記同
期信号処理を行なわないための選択回路５４を、中心周
波数制御回路２２に代えて挿入接続して構成してもよ
い。

【００２５】なお、上記入力信号Ｓｖを映像信号とし、
上記参照信号Ｓｈを映像信号Ｓｖ中の水平同期信号とす
ることができる。

【００２６】

【作用】本発明に係る自動周波数制御回路においては、
まず、初期状態において、クロック生成回路１１から、
位相差検出回路における検出幅の中心に対応した周波数
をクロック周波数とするクロック信号Ｐｃが出力され
る。このクロック信号Ｐｃは、位相差検出回路に入力さ
れて、該位相差検出回路にて、入力信号Ｓｖに含まれる
参照信号Ｓｈとの位相差が検出される。この位相差信号
Ｖ_E は、クロック生成回路１１に帰還される。クロック
生成回路１１は、位相差検出回路における上記検出幅の
中心に対応した周波数を中心周波数として、位相差検出
回路からの位相差信号Ｖ_E のレベルに応じた周波数のク
ロック信号Ｐｃを出力する。

【００２７】そして、本発明においては、制御信号生成
回路２１において、位相差信号Ｖ_Eのレベルと第１及び
第２のしきい値レベルＶ１及びＶ２とを比較し、位相差
信号Ｖ_E のレベルが第１のしきい値レベルＶ１以上のと
き、第１の制御信号Ｓｃ１を出力し、位相差信号Ｖ_E の
レベルが第２のしきい値レベルＶ２以下のとき、第２の
制御信号Ｓｃ２を出力し、位相差信号Ｖ_E のレベルが第
２のしきい値レベルＶ２より大きく、第１のしきい値レ
ベルＶ１より小さいとき、第３の制御信号Ｓｃ３を出力
する。これら第１、第２又は第３の制御信号Ｓｃ１，Ｓ
ｃ２又はＳｃ３は、中心周波数制御回路２２に供給され
る。

【００２８】中心周波数制御回路２２は、制御信号生成
回路２１から第１の制御信号Ｓｃ１が入力された場合、
クロック生成回路１１の現在の中心周波数に所定周波数
を加算した周波数を中心周波数とし、第２の制御信号Ｓ
ｃ２が入力された場合、クロック生成回路１１の現在の
中心周波数に所定周波数を減算した周波数を中心周波数
とし、第３の制御信号Ｓｃ３が入力された場合、クロッ
ク生成回路１１の現在の中心周波数をそのまま中心周波
数とする。

【００２９】つまり、位相差信号Ｖ_E のレベルが第１の
しきい値レベルＶ１以上の場合、クロック信号Ｐｃの中
心周波数が現在の中心周波数（例えば初期状態のクロッ
ク周波数ｆ₀ ）に所定周波数を加算した周波数ｆ１とな
り、次回からこの周波数ｆ１を中心に、上記検出幅で示
される周波数域｛（ｆ１−△ｆ）〜ｆ１〜（ｆ１＋△
ｆ）｝内において、参照信号Ｓｈとの位相差が検出され
ることになる。この状態から更に、位相差信号Ｖ_E のレ
ベルが第１のしきい値レベルＶ１以上になった場合は、
上記周波数ｆ１（初期状態のクロック周波数に所定周波
数を加算した周波数）に更に所定周波数を加算した周波
数を中心に、上記検出幅で示される周波数域内におい
て、参照信号Ｓｈとの位相差が検出されることになる。

【００３０】反対に、位相差信号Ｖ_E のレベルが第２の
しきい値レベルＶ２以下の場合、クロック信号Ｐｃの中
心周波数が、現在の中心周波数（例えば初期状態のクロ
ック周波数ｆ₀ ）に所定周波数を減算した周波数ｆ２と
なり、次回からこの周波数ｆ２を中心に、上記検出幅で
示される周波数域｛（ｆ２−△ｆ）〜ｆ２〜（ｆ２＋△
ｆ）｝内において、参照信号Ｓｈとの位相差が検出され
ることになる。この状態から更に、位相差信号Ｖ_E のレ
ベルが第２のしきい値レベルＶ２以下になった場合は、
上記周波数ｆ２（初期状態のクロック周波数に所定周波
数を減算した周波数）に更に所定周波数を減算した周波
数を中心に、上記検出幅で示される周波数域内におい
て、参照信号Ｓｈとの位相差が検出されることになる。

【００３１】また、位相差信号Ｖ_E のレベルが第２のし
きい値レベルＶ２より大きく、第１のしきい値レベルＶ
１よりも小さい場合は、クロック信号Ｐｃの中心周波数
が、現在の中心周波数（例えば初期状態のクロック周波
数ｆ₀ ）を維持したままとなり、この周波数ｆ₀ を中心
に、上記検出幅で示される周波数域｛（ｆ₀ −△ｆ）〜
ｆ₀ 〜（ｆ₀ ＋△ｆ）｝内において、参照信号Ｓｈとの
位相差が検出されることになる。

【００３２】このように、本発明に係る自動周波数制御
回路においては、クロック信号Ｐｃと参照信号Ｓｈとの
位相差に応じて、クロック信号Ｐｃの中心周波数が変化
するため、位相差検出回路における検出幅を強制的に広
げることなく、クロック信号Ｐｃの周波数を参照信号Ｓ
ｈの周波数に追従させる（即ちロックさせる）ための周
波数域を広げることが可能になり、位相差検出回路にお
ける検出幅を強制的に広げることによる諸弊害を回避す
ることができる。

【００３３】また、上記構成において、位相差検出回路
を、入力されるクロック信号Ｐｃに基づいてウィンドウ
パルスＰｗを生成するウィンドウパルス生成回路１２
と、このウィンドウパルス生成回路１２からのウィンド
ウパルスＰｗに基づいて上記検出幅を出力幅とする傾斜
波ａを有する位相差検出用信号Ｓｓを出力する傾斜波生
成回路１３と、参照信号Ｓｈの入力時における傾斜波ａ
のレベルを抽出し、位相差信号Ｖ_E として出力する信号
抽出回路１４を設けて構成した場合においては、以下の
動作を行なうことになる。

【００３４】まず、ウィンドウパルス生成回路１２にお
いて、クロック生成回路１１からのクロック信号Ｐｃに
基づいて、ウィンドウパルスＰｗが生成される。その
後、傾斜波生成回路１３において、ウィンドウパルス生
成回路１２からのウィンドウパルスＰｗに基づいて、検
出幅を出力幅とする傾斜波ａを有する位相差検出用信号
Ｓｓが生成されて出力されることになる。

【００３５】そして、信号抽出回路１４において、位相
差検出用信号Ｓｓ中、入力信号Ｓｖに含まれている参照
信号Ｓｈの入力時における傾斜波ａのレベルが抽出さ
れ、位相差信号Ｖ_E として出力されることになる。この
位相差信号Ｖ_E は、上記構成の場合と同様に、クロック
生成回路１１に帰還される。クロック生成回路１１は、
傾斜波生成回路１３からの位相差検出用信号Ｓｓの傾斜
波ａにおけるその出力幅の中心、あるいは傾斜波ａの信
号レベルの中心に対応した周波数を中心周波数として、
上記位相差検出回路からの位相差信号Ｖ_E のレベルに応
じた周波数のクロック信号Ｐｃを出力する。

【００３６】そして、この構成においては、上記と同様
に、上記制御信号生成回路２１において、位相差信号Ｖ
_E のレベルと第１及び第２のしきい値レベルＳ１及びＳ
２とを比較し、位相差信号Ｖ_E のレベルが第１のしきい
値レベルＶ１以上のとき、第１の制御信号Ｓｃ１を出力
し、位相差信号Ｖ_E のレベルが第２のしきい値レベルＶ
２以下のとき、第２の制御信号Ｓｃ２を出力し、位相差
信号Ｖ_E のレベルが第２のしきい値レベルＶ２より大き
く、第１のしきい値レベルＶ１より小さいとき、第３の
制御信号Ｓｃ３を出力する。これら第１、第２又は第３
の制御信号Ｓｃ１，Ｓｃ２及びＳｃ３は、中心周波数制
御回路２２に供給される。この中心周波数制御回路２２
での処理は、上記と同じであるため、ここではその説明
を省略する。

【００３７】この構成においても、クロック信号Ｐｃと
参照信号Ｓｈとの位相差に応じて、クロック信号Ｐｃの
中心周波数が変化するため、位相差信号Ｖ_E を得るため
に用いられる傾斜波ａの傾斜をゆるやかにしてその出力
幅を強制的に広げるという処理をすることなく、クロッ
ク信号Ｐｃの周波数を参照信号Ｓｈの周波数にロックさ
せるための周波数域を広げることが可能になり、傾斜波
ａの傾斜をゆるやかにしてその出力幅を強制的に広げる
ことによる諸弊害、例えば位相系のロックがあまくなっ
て、位相ジッタを大きくするという問題を回避すること
ができる。

【００３８】また、上記構成において、制御信号生成回
路２１を、一方の入力端子に供給される位相差信号Ｖ_E
のレベルと、他方の入力端子に供給される第１のしきい
値レベルＶ１との比較をとる第１の比較回路３２ａと、
一方の入力端子に供給される位相差信号Ｖ_E のレベル
と、他方の入力端子に供給される第２のしきい値レベル
Ｖ２との比較をとる第２の比較回路３２ｂとを設け、そ
して、これら第１及び第２の比較回路３２ａ及び３２ｂ
からの出力信号Ｓ１及びＳ２のレベルの組み合わせで、
上記第１〜第３の制御信号Ｓｃ１〜Ｓｃ３を構成するよ
うにした場合においては、以下のような動作を行なうこ
とになる。

【００３９】まず、第１のしきい値レベルＶ１が第２の
しきい値レベルＶ２よりも高い場合を想定すると、第１
の比較回路３２ａにおいては、一方の入力端子に位相差
検出回路からの位相差信号Ｖ_E が入力され、他方の入力
端子に第１のしきい値レベルＶ１が入力されることか
ら、これら位相差信号Ｖ_E のレベルと第１のしきい値レ
ベルＶ１とがこの第１の比較回路３２ａにおいて比較さ
れることになる。一方、第２の比較回路３２ｂにおいて
は、一方の入力端子に位相差検出回路からの位相差信号
Ｖ_E が入力され、他方の入力端子に第２のしきい値レベ
ルＶ２が入力されることから、これら位相差信号Ｖ_E の
レベルと第２のしきい値レベルＶ２とがこの第２の比較
回路３２ｂにおいて比較されることになる。

【００４０】具体的には、位相差信号Ｖ_E のレベルが第
１のしきい値レベルＶ１以上であれば、この第１の比較
回路３２ａから例えば高レベルの信号Ｓ１が出力され、
第２の比較回路３２ｂから例えば低レベルの信号Ｓ２が
出力されることになり、この信号の組合せによって第１
の制御信号Ｓｃ１が構成されることになる。

【００４１】次に、位相差信号Ｖ_E のレベルが第２のし
きい値レベルＶ２以下であれば、第１の比較回路３２ａ
から例えば低レベルの信号Ｓ１が出力され、第２の比較
回路３２ｂから例えば高レベルの信号Ｓ２が出力される
ことになり、これらの信号Ｓ１及びＳ２の組合せによっ
て第２の制御信号Ｓｃ２が構成されることになる。

【００４２】次に、位相差信号Ｖ_E のレベルが第１のし
きい値レベルＶ１未満で、かつ第２のしきい値レベルＶ
２よりも大きい場合は、第１及び第２の比較回路３２ａ
及び３２ｂからともに例えば低レベルの信号Ｓ１及びＳ
２が出力され、これらの信号Ｓ１及びＳ２の組合せによ
って第３の制御信号Ｓｃ３が構成されることになる。

【００４３】そして、これら第１、第２又は第３の制御
信号Ｓｃ１，Ｓｃ２又はＳｃ３は、中心周波数制御回路
２１に供給されることになる。この中心周波数制御回路
２１での処理は、上記と同じであるため、ここではその
説明を省略する。

【００４４】この構成においても、クロック信号Ｐｃと
参照信号Ｓｈとの位相差に応じて、クロック信号Ｐｃの
中心周波数が変化するため、位相差検出回路における検
出幅を強制的に広げることなく、例えば位相差信号Ｖ_E
を得るために用いられる傾斜波ａの傾斜をゆるやかにし
てその出力幅を強制的に広げるという処理をすることな
く、クロック信号Ｐｃの周波数を参照信号Ｓｈの周波数
にロックさせるための周波数域を広げることが可能にな
り、傾斜波ａの傾斜をゆるやかにしてその出力幅を強制
的に広げることによる諸弊害、例えば位相系のロックが
あまくなって、位相ジッタを大きくするという問題を回
避することができる。

【００４５】また、上記構成において、中心周波数制御
回路２２として、現在の中心周波数に対応した電圧値を
保持する保持回路３５と、制御信号生成回路２１からの
第１又は第２の制御信号Ｓｃ１又はＳｃ２あるいは第３
の制御信号Ｓｃ３の入力に応じて保持回路３５からの電
圧値に対し、所定電位を加算又は減算あるいは零電位を
加算して、クロック生成回路１１における中心周波数を
制御するための演算電圧信号Ｖｃとしてクロック生成回
路１１に供給する演算回路３４を設けた場合において
は、以下のような動作を行なうことになる。

【００４６】まず、この中心周波数制御回路２２に、制
御信号生成回路２１からの第１の制御信号Ｓｃ１が入力
された場合、該中心周波数制御回路２２における演算回
路３４は、保持回路３５から現在の中心周波数に対応し
た電圧値を読み出して、この電圧値に所定周波数に対応
した電圧値を加算する。この加算の結果得られた電圧値
は、保持回路３５に現在の電圧値として保持されると同
時に、演算電圧信号Ｖｃとしてクロック生成回路１１に
供給されてその電圧値に対応した周波数がこのクロック
生成回路１１における中心周波数となる。

【００４７】次に、この中心周波数制御回路２２に、制
御信号生成回路２１からの第２の制御信号Ｓｃ２が入力
された場合、該中心周波数制御回路２２における演算回
路３４は、保持回路３５から現在の中心周波数に対応し
た電圧値を読み出して、この電圧値に所定周波数に対応
した電圧値を減算する。この減算の結果得られた電圧値
は、保持回路３５に現在の電圧値として保持されると同
時に、演算電圧信号Ｖｃとしてクロック生成回路１１に
供給されてその電圧値に対応した周波数がこのクロック
生成回路１１における中心周波数となる。

【００４８】次に、この中心周波数制御回路２２に、制
御信号生成回路２１からの第３の制御信号Ｓｃ３が入力
された場合、該中心周波数制御回路２２における演算回
路３４は、保持回路３５から現在の中心周波数に対応し
た電圧値を読み出して、そのまま演算電圧信号Ｖｃとし
てクロック生成回路１１に供給されてその電圧値に対応
した周波数（現在の中心周波数）がこのクロック生成回
路１１における中心周波数となる。

【００４９】この構成においても、クロック信号Ｐｃと
参照信号Ｓｈとの位相差に応じて、クロック信号Ｐｃの
中心周波数が変化することになるため、位相差検出回路
における検出幅を強制的に広げることなく、例えば位相
差信号Ｖ_E を得るために用いられる傾斜波ａの傾斜をゆ
るやかにしてその出力幅を強制的に広げるという処理を
することなく、クロック信号Ｐｃの周波数を参照信号Ｓ
ｈの周波数にロックさせるための周波数域を広げること
が可能になり、傾斜波ａの傾斜をゆるやかにしてその出
力幅を強制的に広げることによる諸弊害、例えば位相系
のロックがあまくなって、位相ジッタを大きくするとい
う問題を回避することができる。

【００５０】上記構成において、入力信号Ｓｖの入力タ
イミングに応じた同期信号処理として、該入力信号Ｓｖ
をデジタル変換する処理と、デジタル変換後の入力デー
タＤｖをメモリ３に書き込む処理に適用させた場合にお
いては、まず、入力信号Ｓｖが、クロック生成回路１１
からのクロック信号Ｐｃに基づいてデジタル変換される
ことになるが、このとき、入力信号Ｓｖの入力タイミン
グが変化、例えば速くなって、位相差信号Ｖ_E のレベル
が例えば第１のしきい値レベルＶ１以上になった場合、
制御信号生成回路２１から第１の制御信号Ｓｃ１が出力
されることになる。

【００５１】中心周波数制御回路２２は、制御信号生成
回路２１からの第１の制御信号Ｓｃ１の入力に基づい
て、クロック生成回路１１の現在の中心周波数に所定周
波数を加算した周波数をクロック生成回路１１の中心周
波数とする。これにより、クロック生成回路１１から出
力されるクロック信号Ｐｃは、中心周波数制御回路２２
から出力される演算電圧信号Ｖｃのレベルに応じた周波
数を中心として位相差検出回路からの位相差信号Ｖ_E の
レベルに応じた周波数のクロック信号Ｐｃとなる。

【００５２】つまり、入力信号Ｓｖの入力タイミングが
急激に速くなったとしても、中心周波数制御回路２２か
らの演算電圧信号Ｖ_E の入力によって、クロック生成回
路１１の中心周波数が、上記入力タイミングの速さに応
じた周波数となり、このクロック生成回路１１からは、
上記入力タイミングの速さに応じた中心周波数を中心と
したクロック信号Ｐｃが生成されて出力されることにな
る。

【００５３】その結果、クロック生成回路１１から出力
されるクロック信号Ｐｃも入力信号Ｓｖの入力タイミン
グに追従して速くなり、入力信号Ｓｖは、その入力タイ
ミングに同期してデジタル変換されることになる。そし
て、このデジタル変換後の入力データＤｖは、その入力
信号Ｓｖの入力タイミングに同期して良好にメモリ３に
書き込まれることになる。

【００５４】次に、入力信号Ｓｖの入力タイミングが遅
くなって、位相差信号Ｖ_E のレベルが例えば第２のしき
い値レベルＶ２以下になった場合、制御信号生成回路２
１からは第２の制御信号Ｓｃ２が出力されることにな
る。

【００５５】中心周波数制御回路２２は、制御信号生成
回路２１からの第２の制御信号Ｓｃ２の入力に基づい
て、クロック生成回路１１の現在の中心周波数に所定周
波数を減算した周波数をクロック生成回路１１の中心周
波数とする。これにより、クロック生成回路１１から出
力されるクロック信号Ｐｃは、中心周波数制御回路２２
から出力される演算電圧信号Ｖ_E のレベルに応じた周波
数を中心として位相差検出回路からの位相差信号Ｖ_E の
レベルに応じた周波数のクロック信号Ｐｃとなる。

【００５６】つまり、入力信号Ｓｃｖの入力タイミング
が急激に遅くなったとしても、中心周波数制御回路２２
からの演算電圧信号Ｖｃの入力によって、クロック生成
回路１１の中心周波数が、上記入力タイミングの速さに
応じた周波数となり、このクロック生成回路１１から
は、上記入力タイミングの速さに応じた中心周波数を中
心としたクロック信号Ｐｃが生成されて出力されること
になる。

【００５７】その結果、クロック生成回路１１から出力
されるクロック信号Ｐｃも入力信号Ｓｖの入力タイミン
グに追従して遅くなり、入力信号Ｓｖは、その入力タイ
ミングに同期してデジタル変換されることになる。そし
て、このデジタル変換後の入力データＤｖは、その入力
信号Ｓｖの入力タイミングに同期して良好にメモリ３に
書き込まれることになる。

【００５８】また、上記構成において、制御信号生成回
路２１からの第１〜第３の制御信号Ｓｃ１〜Ｓｃ３が入
力され、これら制御信号Ｓｃ１〜Ｓｃ３のうち、第１及
び第２の制御信号Ｓｃ１及びＳｃ２の入力時に、上記同
期信号処理を行なわないための選択回路５４を、中心周
波数制御回路２２に代えて挿入接続した場合において
は、まず、入力信号Ｓｖの入力タイミングが急激に速く
なって、位相差信号Ｖ_Eのレベルが例えば第１のしきい
値レベルＶ１以上になった場合、制御信号生成回路２１
から第１の制御信号Ｓｃ１が出力されることになる。こ
のとき、選択回路５４は、制御信号生成回路２１から第
１の制御信号Ｓｃ１が入力されることから、入力信号Ｓ
ｖに対する同期信号処理を行なわないようにする。具体
的には、上記例で説明すると、クロック生成回路１１か
らのクロック信号Ｐｃに基づく入力信号Ｓｖのデジタル
変換及びメモリ３への書込みを行なわずにそのまま後段
の回路系に送る。

【００５９】入力信号Ｓｖの入力タイミングが急激に遅
くなった場合も同様で、位相差信号Ｖ_E のレベルが例え
ば第２のしきい値レベルＶ２以下になった場合、制御信
号生成回路から第２の制御信号が出力されることになる
ため、選択回路５４は、上記と同様に、入力信号Ｓｖに
対する同期信号処理を行なわないようにする。具体的に
は、クロック生成回路１１からのクロック信号Ｐｃに基
づく入力信号Ｓｖのデジタル変換及びメモリ３への書込
みを行なわずにそのまま後段の回路系に送る。

【００６０】一方、入力信号Ｓｖの入力タイミングの速
度変化がそれほどではなく、位相差信号Ｖ_E のレベルが
第１のしきい値レベルＶ１未満で、かつ第２のしきい値
レベルＶ２よりも大きい場合、制御信号生成回路２１か
ら第３の制御信号Ｓｃ３が出力されることになる。この
とき、選択回路５４は、制御信号生成回路２１から第３
の制御信号Ｓｃ３が入力されることから、入力信号Ｓｖ
に対する同期信号処理を行なうようにする。具体的に
は、クロック生成回路１１からのクロック信号Ｐｃに基
づく入力信号Ｓｖのデジタル変換及びメモリ３への書込
みを行なう。

【００６１】この場合、入力信号Ｓｖの入力タイミング
が急激に変化した場合に生じるデジタル変換の不具合、
例えばデジタル変換のタイミングが入力信号Ｓｖの入力
タイミングに追従できずに不正確なデジタルデータを作
成するという不具合や、デジタル変換後のデータＤｖの
メモリ３への書込み時における不具合、即ちメモリ３へ
の書込みタイミングが入力信号Ｓｖの入力タイミングに
追従できずに正確な書込み動作が行うことができないと
いう不具合等を回避することができる。

【００６２】そして、本発明において、上記入力信号Ｓ
ｖを映像信号とし、参照信号Ｓｈを映像信号Ｓｖ中の水
平同期信号とした場合、まず、制御信号生成回路２１か
らの第１〜第３の制御信号Ｓｃ１〜Ｓｃ３に基づいてク
ロック生成回路１１の中心周波数を制御する中心周波数
制御回路２２を設けた場合においては、クロック信号Ｐ
ｃと映像信号Ｓｖの水平同期信号Ｓｈとの位相差に応じ
て、クロック信号Ｐｃの中心周波数が変化するため、位
相差検出回路における検出幅を強制的に広げることな
く、例えば位相差信号Ｖ_E を得るために用いられる傾斜
波ａの傾斜をゆるやかにしてその出力幅を強制的に広げ
るという処理をすることなく、クロック信号Ｐｃの周波
数を映像信号Ｓｖの水平同期信号Ｓｈの周波数に追従さ
せる（即ちロックさせる）ための周波数域を広げること
が可能になり、傾斜波ａの傾斜をゆるやかにしてその出
力幅を強制的に広げることによる諸弊害、例えば位相系
のロックがあまくなって、位相ジッタを大きくするとい
う問題を回避することができる。

【００６３】その結果、位相ロックを安定維持させた状
態で、例えばＶＴＲ等における可変速再生を安定に行な
うことができることになる。

【００６４】次に、上記中心周波数制御回路２２の代わ
りに、選択回路５４を設けた場合においては、例えばＶ
ＴＲ等の可変速再生を示す指示信号の供給系を設けるこ
となく、安定なロック域を越えたクロック周波数のずれ
を自動的に検出することができることになる。その結
果、例えばＶＴＲ等のＴＢＣ（タイムベースコレクタ）
への映像信号の供給・非供給を選択的に行なうことが可
能となり、不正確なメモリへの書込み動作に基づくモニ
タ画面への画像表示の品位を劣化させるという不都合を
回避することができる。

【００６５】

【実施例】以下、本発明に係る自動周波数制御回路を例
えば磁気テープに映像信号をヘリカルスキャン方式で記
録再生するＶＴＲに搭載されるＴＢＣ（タイムベースコ
レクタ）の一部、特にクロック生成に適用した２つの実
施例（以下、単に第１実施例に係るＡＦＣ回路及び第２
実施例に係るＡＦＣ回路と記す）を図１〜図７を参照し
ながら説明する。

【００６６】まず、第１実施例に係るＡＦＣ回路が適用
されるＴＢＣは、図１に示すように、入力端子φｉｎに
供給されたアナログの映像信号Ｓｖを、第１実施例に係
るＡＦＣ回路１からのクロック信号に基づく書込みタイ
ミング信号Ｓｔｗに基づいてデジタル変換を行なって、
データバスに映像データＤｖとして出力するＡ／Ｄ変換
器２と、データバスを通して供給される映像データＤｖ
が第１実施例に係るＡＦＣ回路１からの上記書込みタイ
ミング信号Ｓｔｗに基づいて書き込まれるメモリ３と、
一定の読出しタイミング信号Ｓｔｒを生成するリードク
ロック生成回路４と、このリードクロック生成回路４か
らの読出しタイミング信号Ｓｔｒに基づいてメモリ３か
ら読み出され、データバスを介して送られてくる映像デ
ータＤｖをアナログの映像信号Ｓｖに変換するＤ／Ａ変
換器５とを有して構成されている。このＤ／Ａ変換器５
にてアナログ変換された映像信号Ｓｖは、出力端子φｏ
ｕｔより取り出される。

【００６７】上記第１実施例に係るＡＦＣ回路１は、図
２に示すように、初期段階において、ある一定周波数ｆ
₀ のクロックパルスを有するクロック信号Ｐｃを生成
し、出力するクロック生成回路１１と、このクロック生
成回路１１からのクロック信号Ｐｃのクロックパルスを
計数して傾斜波を生成するためのウィンドウパルスＰｗ
を生成するクロックカウンタ１２と、このクロックカウ
ンタ１２からのウィンドウパルスＰｗに基づいて傾斜波
を有する傾斜波信号Ｓｓを生成する傾斜波生成回路１３
と、この傾斜波生成回路１３からの傾斜波信号Ｓｓを映
像信号Ｓｖの水平同期信号Ｓｈに同期したサンプリング
パルスＰ_SHに基づいてサンプリングしてクロック信号Ｐ
ｃと水平同期信号Ｓｈとの位相ずれを電圧信号（以下、
単にエラー電圧信号と記す）Ｖ_E として出力するサンプ
リング・ホールド回路（以下、単にＳ／Ｈ回路と記す）
１４とを有する。

【００６８】上記クロック生成回路１１は、初期状態に
おいては、予め設定された基準電圧に対応した周波数ｆ
₀ を有するクロック信号Ｐｃを生成、出力し、その周波
数ｆ ₀ を中心として入力端子に供給される電位変化に応
じた周波数を有するクロック信号Ｐｃを生成して出力す
るように構成されている。ここで、上記基準電圧は、例
えば可変の電圧源からの電圧、あるいは後述するエラー
レベル検出回路２１からの初期電圧である。また、上記
入力端子に供給される電位変化は、上記Ｓ／Ｈ回路１４
からのエラー電圧信号Ｖ_E である。この実施例において
は、説明を簡単にするために、上記基準電圧を後述する
エラーレベル検出回路２１からの初期電圧として説明を
行なう。

【００６９】具体的にこのクロック生成回路１１の一例
を説明すると、このクロック生成回路１１は、２つの制
御用入力端子φ１及びφ２を有する電圧−周波数（Ｖ−
Ｆ）変換回路の構成となっている。通常は、一方の制御
用入力端子φ１に供給された電圧信号のレベルに応じた
周波数を有する矩形波信号を生成して出力する。そし
て、この周波数を中心として他方の制御用入力端子φ２
に供給された電圧信号のレベルに応じた周波数を有する
矩形波信号を生成して出力するようになっている。この
矩形波信号がクロック信号Ｐｃとなる。

【００７０】上記一方の制御用入力端子φ１には、後述
する中心周波数制御回路２２からの電圧信号Ｖｃが入力
され、他方の制御用入力端子φ２には、上記Ｓ／Ｈ回路
１４からのエラー電圧信号Ｖ_E が入力されるように配線
接続されている。

【００７１】上記サンプリングパルスＰ_SHの供給系は、
入力端子φ３に供給された映像信号Ｓｖから水平同期信
号Ｓｈを分離する同期分離回路１５と、この同期分離回
路１５からの水平同期信号Ｓｈに基づいて、所定の信号
レベルとパルス幅を有するサンプリングパルスＰ_SHを生
成するサンプリングパルス生成回路１６とを有して構成
されている。このサンプリングパルス生成回路１６から
のサンプリングパルスＰ_SHは、上述したように、Ｓ／Ｈ
回路１４に供給されるように配線接続されている。

【００７２】ここまでの回路構成における信号処理動作
を以下簡単に説明すると、まず、クロック生成回路１１
は、初期段階において、予め設定されている基準電圧に
対応する周波数ｆ₀ のクロック信号Ｐｃを生成して出力
する。クロックカウンタ１２は、クロック生成回路１１
からのクロック信号Ｐｃ、特に、そのクロックパルスを
計数してその数に見合ったパルス幅のウィンドウパルス
Ｐｗを生成し出力する。

【００７３】具体的には、図８に示すように、このクロ
ックカウンタ１１が例えばＮ個のクロックパルスを計数
する回路である場合、計数値＝０のとき及び計数値＝Ｎ
のときに立ち上がり、計数値＝Ｎ／２のときに立ち下が
るパルス信号、即ちウィンドウパルスＰｗを生成する。
このクロックカウンタ１２においては、ウィンドウパル
スＰｗの立ち上がり時刻が映像信号Ｓｖにおける水平同
期信号Ｓｈの出現時よりも時間的に前となるように、即
ちバックポーチ部分にくるように設定されている。な
お、このクロックカウンタ１２は、クロックパルスをＮ
個計数した段階で計数値を０にリセットするようになっ
ている。

【００７４】傾斜波生成回路１３は、上記ウィンドウパ
ルスＰｗと逆相のパルス信号を発生し、このパルス信号
をウィンドウパルスＰｗの立ち上がりに基づいて波形整
形することにより傾斜波信号Ｓｓを生成する。具体的に
は、ウィンドウパルスＰｗの立ち上がりと同時に、高レ
ベル状態から低レベルに向かって傾斜が開始され、その
低レベル下限が水平同期信号Ｓｈの後の時刻、即ちフロ
ントポーチ部分にくるような下り傾斜波ａを含む傾斜波
信号Ｓｓを生成する。

【００７５】そして、後段のＳ／Ｈ回路１４において、
水平同期信号Ｓｈに同期したサンプリングパルスＰ_SHに
基づいて、上記傾斜波生成回路１３からの傾斜波信号Ｓ
ｓの特にその傾斜波部分ａをサンプリング・ホールドす
る。このＳ／Ｈ回路１４でのサンプリング・ホールド動
作によって、水平同期信号Ｓｈに対応した時刻での傾斜
波部分ａのレベルを抽出する。この抽出された傾斜波部
分ａのレベルがエラー電圧信号Ｖ_E として上記クロック
生成回路１１に供給されることになる。

【００７６】クロック生成回路１１は、初期段階の周波
数ｆ₀ を中心として上記Ｓ／Ｈ回路１４からのエラー電
圧信号Ｖ_E の信号レベルに応じた周波数を有するクロッ
ク信号Ｐｃにして出力する。

【００７７】そして、この第１実施例に係るＡＦＣ回路
１においては、上記回路群のほかに、Ｓ／Ｈ回路１４か
らのエラー電圧信号Ｖ_E の信号レベルと２つのしきい値
レベル（第１及び第２のしきい値レベルＶ１及びＶ２）
とをそれぞれ比較し、上記エラー電圧信号Ｖ_E の信号レ
ベルがどのレベルであるかを３つの態様の信号（第１〜
第３の制御信号Ｓ１〜Ｓ３）に変換して出力するエラー
レベル検出回路２１と、クロック生成回路１１における
クロック信号Ｐｃの現在の中心周波数を、上記エラーレ
ベル検出回路２１からの第１〜第３の制御信号Ｓ１〜Ｓ
３に基づいて変化させる中心周波数制御回路２２を有し
て構成されている。

【００７８】第１のしきい値レベルＶ１は、図３の挿入
図に示すように、傾斜波信号Ｓｓにおける最大レベルＶ
_H の例えば１５％減のレベルに設定され、第２のしきい
値レベルＶ２は、傾斜波信号における最小レベルＶ_L の
例えば１５％増のレベルに設定されている。

【００７９】上記エラーレベル検出回路２１は、例えば
図３に示すように、積分回路３１と、２つの比較回路
（第１及び第２の比較回路３２ａ及び３２ｂ）を有して
構成されている。積分回路は、例えば簡単なコンデンサ
と抵抗によるＣＲ積分回路にて構成することができ、そ
の入力端子φ４に供給されたエラー電圧信号（Ｓ／Ｈ回
路１４にてサンプリング・ホールドされた傾斜波部分ａ
のレベル）Ｖ_E をそのＣＲ時定数によって映像信号Ｓｖ
の１水平走査期間にわたって平均化するようになってい
る。

【００８０】第１の比較回路３２ａは、−端子に上記積
分回路３１からのエラー電圧信号Ｖ _E が供給され、＋端
子に第１のしきい値レベル（電圧）Ｖ１が印加されて、
これらエラー電圧信号Ｖ_E の信号レベルと第１のしきい
値レベルＶ１とを比較し、その比較結果を第１の比較信
号Ｓ１として出力する。この第１の比較回路３２ａにお
いては、エラー電圧信号Ｖ_E の信号レベルが第１のしき
い値レベルＶ１以上の場合、＋側飽和出力電圧（＋Ｅｏ
ｓ）が出力され、エラー電圧信号Ｖ_E の信号レベルが第
１のしきい値レベルＶ１未満の場合、−側飽和出力電圧
（−Ｅｏｓ）が出力される。

【００８１】第２の比較回路３２ｂは、＋端子に上記積
分回路３１からのエラー電圧信号Ｖ _E が供給され、−端
子に第２のしきい値レベル（電圧）Ｖ２が印加されて、
これらエラー電圧信号Ｖ_E の信号レベルと第２のしきい
値レベルＶ２とを比較し、その比較結果を第２の比較信
号Ｓ２として出力する。この第２の比較回路３２ｂにお
いては、エラー電圧信号Ｖ_E の信号レベルが第２のしき
い値レベルＶ２以下の場合、＋側飽和出力電圧（＋Ｅｏ
ｓ）が出力され、エラー電圧信号Ｖ_E の信号レベルが第
２のしきい値レベルＶ２より大きい場合、−側飽和出力
電圧（−Ｅｏｓ）が出力される。

【００８２】上記第１及び第２のしきい値レベルＶ１及
びＶ２は、電源と接地間に直列に接続された複数の抵抗
による電源電圧Ｖｄｄの抵抗分圧によって作られてい
る。図示の例では、電源と接地間に３つの抵抗Ｒ１，Ｒ
２及びＲ３が直列に接続されて、抵抗Ｒ１とＲ２との中
点電位（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）が第１の
しきい値レベルＶ１として取り出され、抵抗Ｒ２とＲ３
との中点電位（Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ３）が第２の
しきい値レベルＶ２として取り出されるようになってい
る。

【００８３】次に、中心周波数制御回路２２は、図４に
示すように、制御回路３３、演算回路３４及びレジスタ
３５を有して構成されている。制御回路３３は、２つの
入力端子φ５及びφ６に供給される上記エラーレベル検
出回路２１における各比較回路３２ａ及び３２ｂからの
第１及び第２の比較信号Ｓ１及びＳ２のそれぞれの信号
レベルに応じて演算回路３４に第１の指令（加算を示す
指令）Ｓｄ１、第２の指令（減算を示す指令）Ｓｄ２を
与え、また、レジスタ３５内に格納されている電圧値を
演算回路３４側に読み出すタイミング信号Ｓｔを出力す
る回路である。

【００８４】演算回路３４は、制御回路３３から第１の
指令Ｓｄ１が与えられた場合、レジスタ３５から読み出
された電圧値に演算回路３４が保持している所定の電圧
値を加算してその出力端子φ７から電圧信号Ｖｃとして
出力し、反対に制御回路３３から第２の指令Ｓｄ２が与
えられた場合、レジスタ３５から読み出された電圧値に
演算回路３４が保持している所定の電圧値を減算してそ
の出力端子φ７から電圧信号Ｖｃとして出力する。

【００８５】また、上記制御回路３３は、上記第１及び
第２の指令Ｓｄ１及びＳｄ２のほかに、演算回路３４に
対して何も演算しないことを示す第３の指令Ｓｄ３を出
力する。演算回路３４は、制御回路３３からこの第３の
指令Ｓ３が与えられた場合、レジスタ３５から読み出さ
れた電圧値をそのまま電圧信号Ｖｃとして出力する。

【００８６】上記演算回路３４から出力される電圧信号
Ｖｃは、クロック生成回路１１の中心周波数を制御する
ための制御用入力端子φ１に供給される。

【００８７】次に、上記第１実施例に係るＡＦＣ回路１
の信号処理動作、特にエラーレベル検出回路２１及び中
心周波数制御回路２２を主体にして図５も参照しながら
説明する。

【００８８】この第１実施例に係るＡＦＣ回路１は、ま
ず、Ｓ／Ｈ回路１４から取り出されたエラー電圧信号Ｖ
_E がクロック生成回路１１及びエラーレベル検出回路２
１に供給される。エラーレベル検出回路２１に供給され
た上記エラー電圧信号Ｖ_E は、入力段の積分回路３１に
て平均化されて１水平走査期間中、そのサンプリングレ
ベルが変化しないほぼ直流化された電圧信号となる。

【００８９】この直流化されたエラー電圧信号Ｖ_E は、
第１の比較回路３２ａにおける−端子と、第２の比較回
路３２ｂにおける＋端子にそれぞれ入力される。このと
き、例えばＶＴＲの再生動作が通常モードの場合、映像
信号Ｓｖにおける水平同期信号Ｓｈとクロック信号Ｐｃ
との位相ずれはそれほど大きくないため、上記エラー電
圧信号Ｖ_E の信号レベルは、第１のしきい値レベルＶ１
と第２のしきい値レベルＶ２の間に位置することにな
る。この場合、第１及び第２の比較回路３２ａ及び３２
ｂからは共に、−側飽和出力電圧（−Ｅｏｓ）が出力さ
れる。即ち、第１及び第２の比較回路３２ａ及び３２ｂ
からは、それぞれ低レベルの第１の比較信号Ｓ１と低レ
ベルの第２の比較信号Ｓ２が出力され、これら低レベル
信号Ｓ１及び低レベル信号Ｓ２の組合せにより第３の制
御信号Ｓｃ３が形成されて、次段の中心周波数制御回路
２２に供給される。

【００９０】中心周波数制御回路２２に第３の制御信号
Ｓｃ３が入力された場合、制御回路３３から演算回路３
４に第３の指令Ｓｄ３が供給され、レジスタ３５に格納
されている現在の中心周波数に応じた電圧値が演算回路
３４を通してそのまま電圧信号Ｖｃとしてクロック生成
回路１１の一方の制御用入力端子φ１に供給される。

【００９１】クロック生成回路１１は、一方の制御用入
力端子φ１に、現在の中心周波数ｆ ₀ に応じた信号レベ
ルを有する電圧信号Ｖｃが供給されることから、図５の
区間に示すように、現在の中心周波数ｆ₀ を中心とし
て、他方の制御用入力端子φ２に供給されたエラー電圧
信号Ｖ_E の信号レベルに応じた周波数｛（ｆ₀ −△ｆ）
〜ｆ₀ 〜（ｆ₀ ＋△ｆ）｝のクロック信号Ｐｃを出力す
る。

【００９２】次に、例えばＶＴＲの再生動作が通常モー
ドから可変速モード、例えば高速モードに切換えられた
場合、映像信号Ｓｃにおける水平同期信号Ｓｈとクロッ
ク信号Ｐｃとの位相ずれが大きくなり、水平同期信号Ｓ
ｈはクロック信号Ｐｃに対して位相進みの状態となる。
図８の例では、水平同期信号が左方向に進むことにな
る。このとき、上記エラー電圧信号Ｖ_E の信号レベル
は、第１のしきい値レベルＶ１に向かって上昇すること
になり、クロック生成回路１１から出力されるクロック
信号Ｐｃのクロック周波数は、エラー電圧信号Ｖ_E の信
号レベルの増加に従って、周波数（ｆ₀ ＋△ｆ）に向か
って高くなる。

【００９３】そして、エラー電圧信号Ｖ_E の信号レベル
が第１のしきい値レベルＶ１以上になった場合、第１の
比較回路３２ａからは＋側飽和出力電圧（＋Ｅｏｓ）が
出力され、第２の比較回路３２ｂからは−側飽和出力電
圧（−Ｅｏｓ）が出力される。即ち、第１及び第２の比
較回路３２ａ及び３２ｂから、それぞれ高レベル及び低
レベルの比較信号Ｓ１及びＳ２が出力される。これら高
レベル信号Ｓ１及び低レベル信号Ｓ２の組合せにより第
１の制御信号Ｓｃ１が形成され、次段の中心周波数制御
回路２２に供給される。

【００９４】中心周波数制御回路２２に第１の制御信号
Ｓｃ１が入力された場合、制御回路３３から演算回路３
４に第１の指令Ｓｄ１が供給され、レジスタ３５に格納
されている現在の中心周波数に応じた電圧値が演算回路
３４において所定の電圧値と加算されて、その加算電圧
値が電圧信号Ｖｃとしてクロック生成回路１１の一方の
制御用入力端子φ１に供給される。このとき、上記加算
電圧値が現在の中心周波数に応じた電圧値としてレジス
タ３５に格納される。

【００９５】クロック生成回路１１は、一方の制御用入
力端子φ１に、現在の中心周波数ｆ ₀ に所定の周波数が
加算された周波数ｆ１に応じた信号レベルを有する電圧
信号Ｖｃが供給されることから、図５の区間に示すよ
うに、その加算された周波数ｆ１を中心として、周波数
域｛（ｆ１−△ｆ）〜ｆ１〜（ｆ１＋△ｆ）｝のうち、
他方の制御用入力端子φ２に供給されたエラー電圧信号
Ｖ_E の信号レベルに応じた周波数のクロック信号Ｐｃを
出力する。

【００９６】この段階からは、周波数域｛（ｆ１−△
ｆ）〜ｆ１〜（ｆ１＋△ｆ）｝に基づいて水平同期信号
Ｓｈとクロック信号Ｐｃとの位相ずれが検出されること
になる。つまり、傾斜波ａの最大レベルＶ_H が周波数
（ｆ１＋△ｆ）に対応し、その最小レベルＶ_L が周波数
（ｆ１−△ｆ）に対応することになる。

【００９７】上記例では、水平同期信号Ｓｈが徐々に進
む例を示したが、急激に水平同期信号Ｓｈが進んだ場合
も十分対応させることができる。つまり、現在の中心周
波数が通常モードに対応する周波数ｆ₀ に設定されてい
る場合において、その後の可変速モードへの切換えによ
って、水平同期信号Ｓｈが急激に進んだ場合、エラー電
圧信号Ｖ_E の信号レベルが一度に第１のしきい値レベル
Ｖ１以上になるため、エラーレベル検出回路２１から
は、第１の制御信号Ｓｃ１が出力されることになり、次
の水平走査期間以降、クロック生成回路１１での中心周
波数が上記周波数ｆ１に設定されることになる。そし
て、周波数域｛（ｆ１−△ｆ）〜ｆ１〜（ｆ１＋△
ｆ）｝のうち、他方の制御用入力端子φ２に供給された
エラー電圧信号Ｖ _E の信号レベルに応じた周波数のクロ
ック信号Ｐｃが出力されることになる。

【００９８】この状態から、更にエラー電圧信号Ｖ_E の
信号レベルが第１のしきい値レベルＶ１以上になった場
合は、上記と同様に信号処理が行なわれ、周波数ｆ１に
所定の周波数が加算されて得られた周波数を中心とし
て、他方の制御用入力端子φ２に供給されたエラー電圧
信号Ｖ_E の信号レベルに応じた周波数のクロック信号Ｐ
ｃが出力されることになる。

【００９９】次に、例えばＶＴＲの再生動作が通常モー
ドから可変速モード、例えば低速モードに切換えられた
場合、映像信号Ｓｃにおける水平同期信号Ｓｈとクロッ
ク信号Ｐｃとの位相ずれが大きくなり、水平同期信号Ｓ
ｈはクロック信号Ｐｃに対して位相遅れの状態となる。
図８の例では、水平同期信号Ｓｈが右方向に遅れること
になる。このとき、上記エラー電圧信号Ｖ_E の信号レベ
ルは、第２のしきい値レベルＶ２に向かって降下するこ
とになり、クロック生成回路１１から出力されるクロッ
ク信号Ｐｃのクロック周波数は、エラー電圧信号Ｖ_E の
信号レベルの減少に従って、周波数（ｆ₀ −△ｆ）に向
かって低くなる。

【０１００】そして、エラー電圧信号Ｖ_E の信号レベル
が第２のしきい値レベルＶ２以下になった場合、第１の
比較回路３２ａからは−側飽和出力電圧（−Ｅｏｓ）が
出力され、第２の比較回路３２ｂからは＋側飽和出力電
圧（＋Ｅｏｓ）が出力される。即ち、第１及び第２の比
較回路３２ａ及び３２ｂから、それぞれ低レベル及び高
レベルの比較信号Ｓ１及びＳ２が出力される。これら低
レベル信号Ｓ１及び高レベル信号Ｓ２の組合せにより第
２の制御信号Ｓｃ２が形成され、次段の中心周波数制御
回路２２に供給される。

【０１０１】中心周波数制御回路２２に第２の制御信号
Ｓｃ２が入力された場合、制御回路３３から演算回路３
４に第２の指令Ｓｄ２が供給され、レジスタ３５に格納
されている現在の中心周波数に応じた電圧値が演算回路
３４において所定の電圧値と減算されて、その減算電圧
値が電圧信号Ｖｃとしてクロック生成回路１１の一方の
制御用入力端子φ１に供給される。このとき、上記減算
電圧値が現在の中心周波数に応じた電圧値としてレジス
タ３５に格納される。

【０１０２】クロック生成回路１１は、一方の制御用入
力端子φ１に現在の中心周波数に所定の周波数が減算さ
れた周波数に応じた信号レベルを有する電圧信号Ｖｃが
供給されることから、図５の区間に示すように、その
減算された周波数ｆ２を中心として、周波数域｛（ｆ２
−△ｆ）〜ｆ２〜（ｆ２＋△ｆ）｝のうち、他方の制御
用入力端子φ２に供給されたエラー電圧信号Ｖ_E の信号
レベルに応じた周波数のクロック信号Ｐｃを出力する。

【０１０３】この段階からは、周波数域｛（ｆ２−△
ｆ）〜ｆ２〜（ｆ２＋△ｆ）｝に基づいて水平同期信号
Ｓｈとクロック信号Ｐｃとの位相ずれが検出されること
になる。つまり、傾斜波ａの最大レベルＶ_H が周波数
（ｆ２＋△ｆ）に対応し、その最小レベルＶ_L が周波数
（ｆ２−△ｆ）に対応することになる。

【０１０４】上記例では、水平同期信号Ｓｈが徐々に遅
れる例を示したが、急激に水平同期信号Ｓｈが遅れた場
合も十分対応させることができる。つまり、現在の中心
周波数が通常モードに対応する周波数ｆ₀ に設定されて
いる場合において、その後の可変速モードへの切換えに
よって、水平同期信号Ｓｈが急激に遅れた場合、エラー
電圧信号Ｖ_E の信号レベルが一度に第２のしきい値レベ
ルＶ２以下になるため、エラーレベル検出回路２１から
は、第２の制御信号Ｓｃ２が出力されることになり、次
の水平走査期間以降、クロック生成回路１１での中心周
波数が上記周波数ｆ２に設定されることになる。そし
て、周波数域｛（ｆ２−△ｆ）〜ｆ２〜（ｆ２＋△
ｆ）｝のうち、他方の制御用入力端子φ２に供給された
エラー電圧信号Ｖ_E の信号レベルに応じた周波数のクロ
ック信号Ｐｃが出力されることになる。

【０１０５】この状態から、更にエラー電圧信号Ｖ_E の
信号レベルが第２のしきい値レベルＶ２以下になった場
合は、上記と同様に信号処理が行なわれ、周波数ｆ２に
所定の周波数が減算されて得られた周波数を中心とし
て、他方の制御用入力端子φ２に供給されたエラー電圧
信号Ｖ_E の信号レベルに応じた周波数のクロック信号Ｐ
ｃが出力されることになる。

【０１０６】このように、第１実施例に係るＡＦＣ回路
１においては、クロック信号Ｐｃと映像信号Ｓｃの水平
同期信号Ｓｈとの位相差に応じて、クロック信号Ｐｃの
中心周波数が変化するため、エラー電圧信号Ｖ_E を得る
ために用いられる傾斜波ａの傾斜をゆるやかにしてその
出力幅を強制的に広げるという処理をすることなく、ク
ロック信号Ｐｃの周波数を水平同期信号Ｓｈの周波数に
追従させる（即ちロックさせる）ための周波数域を広げ
ることが可能になり、傾斜波ａの傾斜をゆるやかにして
その出力幅を強制的に広げることによる諸弊害、例えば
位相系のロックがあまくなって、位相ジッタを大きくす
るという問題を回避することができる。

【０１０７】その結果、位相ロックを安定維持させた状
態で、例えばＶＴＲ等における可変速再生を安定に行な
うことができることになる。

【０１０８】次に、第２実施例に係るＡＦＣ回路のＡＦ
Ｃ回路が適用されるＴＢＣについて図６を参照しながら
説明する。なお、図１と対応するものについては同符号
を記し、その重複説明を省略する。

【０１０９】この第２実施例に係るＡＦＣ回路が適用さ
れるＴＢＣは、図６に示すように、図１で示す第１実施
例に係るＡＦＣ回路１が適用されるＴＢＣとほぼ同じ構
成を有する。

【０１１０】そして、この第２実施例に係るＡＦＣ回路
５１は、上記第１実施例に係るＡＦＣ回路１とほぼ同じ
構成を有するが、エラーレベル検出回路２１の後段に、
上記中心周波数制御回路２２の代わりに２つのスイッチ
ング回路（第１及び第２のスイッチング回路５２及び５
３）からなる選択回路５４が接続されて構成されている
点で異なる。なお、図示の例で、ＡＦＣ回路本体５５
は、図２で示すクロック生成回路１１，クロックカウン
タ１２，傾斜波生成回路１３，Ｓ／Ｈ回路１４，同期分
離回路１５及びサンプリングパルス生成回路１６を含む
回路構成となっている。

【０１１１】第１のスイッチング回路５２は、ＴＢＣの
入力端子φｉｎに接続された第１の固定接点５２ａと、
ＧＮＤに接続された第２の固定接点５２ｂと、出力側に
設置され、かつ第２のスイッチング回路５３の第１の固
定接点５３ａに接続された可動接点５３ｃとから構成さ
れている。第２のスイッチング回路５３は、上記第１の
スイッチング回路５２における可動接点６２ｃに接続さ
れた第１の固定接点５３ａと、Ｄ／Ａ変換器５の出力側
に接続された第２の固定接点５３ｂと、ＴＢＣの出力端
子φｏｕｔに接続された可動接点５３ｃとから構成され
ている。これら第１及び第２のスイッチング回路５２及
び５３は、通常、ｎチャネル形ＭＯＳＦＥＴ等を含むア
ナログスイッチにて構成される。

【０１１２】これら第１及び第２のスイッチング回路５
２及び５３は、第２実施例に係るＡＦＣ回路５１におけ
るエラーレベル検出回路２２からの切換え信号Ｓｃの信
号レベルによって各可動接点５２ｃ及び５３ｃがそれぞ
れ第１の固定接点５２ａ及び５３ａ側あるいは第２の固
定接点５２ｂ及び５３ｂ側に切り換わるように構成され
ている。

【０１１３】ここで、この第２実施例に係るＡＦＣ回路
５１について説明する。このＡＦＣ回路５１は、図１で
示す第１実施例に係るＡＦＣ回路１とほぼ同じ構成を有
するが、図７に示すように、エラーレベル検出回路２１
の出力段に、第１及び第２のスイッチング回路５２及び
５３に対して切換え信号Ｓｃを出力する２入力ＯＲ回路
５６が接続されている点で異なる。

【０１１４】このＯＲ回路５６は、２つの入力端子に、
それぞれ第１及び第２の比較回路３２ａ及び３２ｂから
の第１及び第２の比較信号Ｓ１及びＳ２が入力されるよ
うになっており、上記第１及び第２の比較信号Ｓ１及び
Ｓ２のいずれかが高レベルのとき、高レベルの切換え信
号Ｓｃを出力し、第１及び第２の比較信号Ｓ１及びＳ２
が共に低レベルのとき、低レベルの切換え信号Ｓｃを出
力する。

【０１１５】そして、上記ＯＲ回路５６から出力される
切換え信号Ｓｃが高レベルのとき、第１及び第２のスイ
ッチング回路５２及び５３における各可動接点５２ｃ及
び５３ｃがそれぞれ第１の固定接点５２ａ及び５３ａと
電気的に接続されることから、ＴＢＣの入力端子φｉｎ
に供給された映像信号Ｓｖは、第１及び第２のスイッチ
ング回路５２及び５３を通して直接ＴＢＣの出力端子φ
ｏｕｔに送られることになる。即ち、バイパス動作が行
なわれることになる。

【０１１６】反対に、上記ＯＲ回路５６から出力される
切換え信号Ｓｃが低レベルのとき、第１及び第２のスイ
ッチング回路５２及び５３における各可動接点５２ｃ及
び５３ｃがそれぞれ第２の固定接点５２ｂ及び５３ｂと
電気的に接続されることから、ＴＢＣの入力端子φｉｎ
に供給された映像信号Ｓｃは、Ａ／Ｄ変換器２にて一旦
デジタルの映像データＤｖに変換されてメモリ３に書き
込まれた後、該メモリ３から読み出されて後段のＤ／Ａ
変換器５にてアナログの映像信号Ｓｖに変換され、更に
第２のスイッチング回路５３を通してＴＢＣの出力端子
φｏｕｔから取り出されることになる。即ち、映像信号
に対してＴＢＣによるミュート動作が行なわれることに
なる。

【０１１７】具体的に、入力端子φｉｎに供給される映
像信号Ｓｖの水平同期信号ＳｈとＡＦＣ回路本体５５に
おけるクロック生成回路１１から出力されるクロック信
号Ｐｃとの位相ずれと関連させて、このＴＢＣの動作を
説明する。

【０１１８】まず、通常モードの場合、映像信号におけ
る水平同期信号Ｓｈとクロック信号Ｐｃとの位相ずれは
それほど大きくないため、上記エラー電圧信号Ｖ_E の信
号レベルは、第１のしきい値レベルＶ１と第２のしきい
値レベルＶ２の間に位置することになる。この場合、第
１及び第２の比較回路３２ａ及び３２ｂからは共に、低
レベルの比較信号Ｓ１及びＳ２が出力され、ＯＲ回路５
６からは低レベルの切換え信号Ｓｃが出力される。

【０１１９】これにより、第１及び第２のスイッチング
回路５２及び５３は、それぞれ可動接点５２ｃ及び５３
ｃが第２の固定接点５２ｂ及び５３ｂに電気的に接続さ
れ、映像信号ＳｖはＴＢＣによるミュート動作がかけら
れることになる。具体的には、入力端子φｉｎに供給さ
れた映像信号Ｓｖが、ＡＦＣ回路本体５５からのクロッ
ク信号Ｐｃに基づくタイミング信号Ｓｔｗに基づいて、
Ａ／Ｄ変換器２にてデジタルの映像データＤｖに変換さ
れ、更に上記ＡＦＣ回路本体５５からのタイミング信号
Ｓｔｗに基づいて上記映像データＤｖがメモリ３に書き
込まれることになる。その後、リードクロック生成回路
４からのタイミング信号Ｓｔｒに基づいてメモリ３から
映像データＤｖが読み出され、この読み出された映像デ
ータＤｖが、リードクロック生成回路４からの上記タイ
ミング信号Ｓｔｒに基づいて、Ｄ／Ａ変換器５にてアナ
ログの映像信号Ｓｖに変換されて、後段の第２のスイッ
チング回路５３を通してこのＴＢＣの出力端子φｏｕｔ
より取り出されることになる。

【０１２０】次に、例えばＶＴＲの再生動作が通常モー
ドから可変速モード、例えば高速モードに切換えられた
場合、映像信号Ｓｖにおける水平同期信号Ｓｈとクロッ
ク信号Ｐｃとの位相ずれが大きくなり、水平同期信号Ｓ
ｈはクロック信号Ｐｃに対して位相進みの状態となる。
このとき、上記エラー電圧信号Ｖ_E の信号レベルは、第
１のしきい値レベルＶ１に向かって上昇することにな
る。

【０１２１】そして、上記エラー電圧信号Ｖ_E の信号レ
ベルが第１のしきい値レベルＶ１以上になった段階で、
第１及び第２の比較回路３２ａ及び３２ｂからそれぞれ
高レベル及び低レベルの比較信号Ｓ１及びＳ２が出力さ
れ、ＯＲ回路５６からは高レベルの切換え信号Ｓｃが出
力される。

【０１２２】これにより、第１及び第２のスイッチング
回路５２及び５３は、それぞれ可動接点５２ｃ及び５３
ｃが第１の固定接点５２ａ及び５３ａに電気的に接続さ
れ、映像信号ＳｖはＴＢＣによるミュート動作はかけら
れずに、直接第１及び第２のスイッチング回路５２及び
５３を通してこのＴＢＣの出力端子φｏｕｔより取り出
されることになる。

【０１２３】次に、例えばＶＴＲの再生動作が通常モー
ドから可変速モード、例えば低速モードに切換えられた
場合、映像信号Ｓｖにおける水平同期信号Ｓｈとクロッ
ク信号Ｐｃとの位相ずれが大きくなり、水平同期信号Ｓ
ｈはクロック信号Ｐｃに対して位相遅れの状態となる。
このとき、上記エラー電圧信号Ｖ_E の信号レベルは、第
２のしきい値レベルＶ２に向かって降下することにな
る。

【０１２４】そして、エラー電圧信号Ｖ_E の信号レベル
が第２のしきい値レベルＶ２以下になった段階で、第１
及び第２の比較回路３２ａ及び３２ｂからそれぞれ低レ
ベル及び高レベルの比較信号Ｓ１及びＳ２が出力され、
ＯＲ回路５６からは高レベルの切換え信号Ｓｃが出力さ
れる。

【０１２５】これにより、第１及び第２のスイッチング
回路５２及び５３は、それぞれ可動接点５２ｃ及び５３
ｃが第１の固定接点５２ａ及び５３ａに電気的に接続さ
れ、映像信号ＳｖはＴＢＣによるミュート動作はかけら
れずに、直接第１及び第２のスイッチング回路５２及び
５３を通してこのＴＢＣの出力端子φｏｕｔより取り出
されることになる。

【０１２６】このように、上記第２実施例に係るＡＦＣ
回路５１においては、映像信号Ｓｖの水平同期信号Ｓｈ
とＡＦＣ回路本体５５におけるクロック信号Ｐｃとの位
相ずれが大きくなって、エラー電圧信号Ｖ_E の信号レベ
ルが第１のしきい値レベルＶ１以上、あるいは第２のし
きい値レベルＶ２以下になったとき、映像信号Ｓｖに対
してＴＢＣによるミュート動作を行なわずに、直接出力
端子φｏｕｔにバイパスするようにしている。

【０１２７】これは、エラー電圧信号Ｖ_E の信号レベル
が第１のしきい値レベルＶ１以上、あるいは第２のしき
い値レベルＶ２以下になった場合、上記位相ずれが、Ａ
ＦＣ回路５１がクロック信号Ｐｃを水平同期信号Ｓｈに
追従させることができる周波数域、即ちロックできる周
波数域を越えることになる。この場合、いままで通り映
像信号Ｓｖに対してミュート動作を行なうと、映像デー
タＤｖのメモリ３に対する正確な書込み動作が行なわれ
なくなり、その結果、ＴＢＣから出力される映像信号Ｓ
ｖを再生した場合に、その画像が不安定なものとなって
しまう。

【０１２８】従って、この第２実施例においては、上記
位相ずれが、ＡＦＣ回路５１がロックできる周波数域を
越える前、あるいはその直前に、選択回路５４の第１及
び第２のスイッチング回路５２及び５３にて映像信号Ｓ
ｖの供給ラインを切り換えて、ＴＢＣの入力端子φｉｎ
に供給された映像信号ＳｖをそのままＴＢＣの出力端子
φｏｕｔから取り出すようにする。

【０１２９】このようにすれば、上記位相ずれが、ＡＦ
Ｃ回路５１においてロックできる周波数域を越えた場合
に生じる再生画像の不安定化を事前に回避することがで
き、ＶＴＲの可変速再生での再生画像の品位の劣化を防
止することができる。

【０１３０】従って、例えばＶＴＲ等の可変速再生を示
す指示信号の供給系を設けることなく、安定なロック域
を越えたクロック周波数のずれを自動的に検出すること
ができることになる。その結果、例えばＶＴＲ等のＴＢ
Ｃ（タイムベースコレクタ）への映像信号Ｓｖの供給・
非供給を選択的に行なうことが可能となり、不正確なメ
モリへの書込み動作に基づくモニタ画面への画像表示の
品位を劣化させるという不都合を回避することができ
る。

【０１３１】ところで、通常、このように追従すべき信
号（この場合、クロック信号）の周波数が激しく変化す
るのは、ＶＴＲ等の可変速再生時であるが、可変速再生
にはモニタが水平同期を取れやすいように、通常再生と
ほぼ同じ周期の水平周期にロックをかけ、１フィールド
のライン数（水平走査線の本数）を増減させて制御する
Ｈロックサーチと、１フィールドのライン数を規定の数
に保ったままで水平周期を可変にするものとがある。

【０１３２】図６で示す構成のＴＢＣにおいては、Ｈロ
ックサーチの場合、エラー電圧信号Ｖ_E の信号レベルが
エラーレベル検出回路２１における第１のしきい値レベ
ルＶ１と第２のしきい値レベルＶ２間に位置することに
なるため、モニタに再生される画像は、映像信号Ｓｖに
ＴＢＣによるミュート動作がかけられたものが表示され
ることになる。

【０１３３】一方、Ｈロックサーチを行なわないＶＴＲ
にこの第２実施例に係るＡＦＣ回路５１が組み込まれた
ＴＢＣを搭載させた場合、可変速再生時に、クロック信
号Ｐｃの追従ができなくなる直前において、エラーレベ
ル検出回路２１から自動的に高レベルの切換え信号が出
力されることになり、モニタ上には、映像信号Ｓｖに対
してＴＢＣによるミュート動作がかけられていない状態
の画像が表示されることになる。

【０１３４】この第２実施例に係るＡＦＣ回路５１が組
み込まれたＴＢＣは、ＶＴＲに内蔵されるタイプのもの
ではなく、それ自身単体で市場に供給され、ＶＴＲに例
えば外付けされるタイプのもの、つまり、接続される機
器が限定されず、外部機器の動作状態を検知することが
できないもの適用した場合に非常に有効となる。

【０１３５】

【発明の効果】上述のように、本発明に係る自動周波数
制御回路によれば、入力信号の入力タイミングに応じて
同期信号処理を行なうためのクロック信号を生成するク
ロック生成回路と、所定の検出幅内で、上記クロック生
成回路からの上記クロック信号と、上記入力信号に含ま
れる参照信号との位相差を検出する位相差検出回路とを
有し、上記クロック生成回路が、上記位相差検出回路に
おける上記検出幅の中心に対応した周波数を中心周波数
として、上記位相差検出回路からの位相差信号のレベル
に応じた周波数のクロック信号を出力する自動周波数制
御回路において、上記位相差信号のレベルと第１及び第
２のしきい値レベルとを比較し、位相差信号レベルが第
１のしきい値レベル以上のとき、第１の制御信号を出力
し、位相差信号レベルが第２のしきい値レベル以下のと
き、第２の制御信号を出力し、上記位相差信号レベルが
上記第２のしきい値レベルより大きく、上記第１のしき
い値レベルより小さいとき、第３の制御信号を出力する
制御信号生成回路と、上記制御信号生成回路からの第１
の制御信号に基づいて、上記クロック生成回路の現在の
中心周波数に所定周波数を加算した周波数を該クロック
生成回路の中心周波数とし、上記制御信号生成回路から
の第２の制御信号に基づいて、上記クロック生成回路に
現在の中心周波数に所定周波数を減算した周波数を該ク
ロック生成回路の中心周波数とし、上記制御信号生成回
路からの第３の制御信号に基づいて、上記クロック生成
回路の現在の中心周波数をそのまま中心周波数とする中
心周波数制御回路とを設けるようにしたので、クロック
信号と参照信号との位相差に応じて、クロック信号の中
心周波数が変化するため、位相差検出回路における検出
幅を強制的に広げることなく、クロック信号の周波数を
参照信号の周波数に合わせる（即ちロックさせる）ため
の周波数域を広げることが可能になり、位相差検出回路
における検出幅を強制的に広げることによる諸弊害を回
避することができる。

【０１３６】また、本発明に係る自動周波数制御回路
は、上記構成において、上記位相差検出回路を、入力さ
れる上記クロック信号に基づいてウィンドウパルスを生
成するウィンドウパルス生成回路と、上記ウィンドウパ
ルス生成回路からの上記ウィンドウパルスに基づいて上
記検出幅を出力幅とする傾斜波を有する位相差検出用信
号を出力する傾斜波生成回路と、上記参照信号の入力時
における上記傾斜波のレベルを抽出し、上記位相差信号
として出力する信号抽出回路を設けるようにしたので、
クロック信号と参照信号との位相差に応じて、クロック
信号の中心周波数が変化するため、位相差信号を得るた
めに用いられる傾斜波の傾斜をゆるやかにしてその出力
幅を強制的に広げるという処理をすることなく、クロッ
ク信号の周波数を参照信号の周波数に合わせる（即ちロ
ックさせる）ための周波数域を広げることが可能にな
り、傾斜波の傾斜をゆるやかにしてその出力幅を強制的
に広げることによる諸弊害、例えば位相系のロックがあ
まくなって、位相ジッタを大きくするという問題を回避
することができる。

【０１３７】また、本発明に係る自動周波数制御回路
は、上記構成において、制御信号生成回路を、一方の入
力端子に供給される上記位相差信号のレベルと、他方の
入力端子に供給される上記第１のしきい値レベルとの比
較をとる第１の比較回路と、一方の入力端子に供給され
る上記位相差信号のレベルと、他方の入力端子に供給さ
れる上記第２のしきい値レベルとの比較をとる第２の比
較回路とを設け、そして、これら第１及び第２の比較回
路からの出力信号のレベルの組み合わせで、上記第１〜
第３の制御信号を構成するようにしたので、クロック信
号と参照信号との位相差に応じて、クロック信号の中心
周波数が変化するため、位相差検出回路における検出幅
を強制的に広げることなく、例えば位相差信号を得るた
めに用いられる傾斜波の傾斜をゆるやかにしてその出力
幅を強制的に広げるという処理をすることなく、クロッ
ク信号の周波数を参照信号の周波数に合わせる（即ちロ
ックさせる）ための周波数域を広げることが可能にな
り、傾斜波の傾斜をゆるやかにしてその出力幅を強制的
に広げることによる諸弊害、例えば位相系のロックがあ
まくなって、位相ジッタを大きくするという問題を回避
することができる。

【０１３８】また、本発明に係る自動周波数制御回路
は、上記構成において、中心周波数制御回路として、現
在の中心周波数に対応した電圧値を保持する保持回路
と、上記制御信号生成回路からの上記第１又は第２の制
御信号あるいは第３の制御信号の入力に応じて上記保持
回路からの電圧値に対し、所定の電位差を加算又は減算
あるいは零電位を加算して上記クロック生成回路におけ
る中心周波数を制御するための演算電圧信号として上記
クロック生成回路に供給する演算回路を設けるようにし
たので、クロック信号と参照信号との位相差に応じて、
クロック信号の中心周波数が変化することになるため、
位相差検出回路における検出幅を強制的に広げることな
く、例えば位相差信号を得るために用いられる傾斜波の
傾斜をゆるやかにしてその出力幅を強制的に広げるとい
う処理をすることなく、クロック信号の周波数を参照信
号の周波数に合わせる（即ちロックさせる）ための周波
数域を広げることが可能になり、傾斜波の傾斜をゆるや
かにしてその出力幅を強制的に広げることによる諸弊
害、例えば位相系のロックがあまくなって、位相ジッタ
を大きくするという問題を回避することができる。

【０１３９】また、本発明に係る自動周波数制御回路
は、上記構成において、入力信号の入力タイミングに応
じた同期信号処理として、該入力信号をデジタル変換す
る処理と、デジタル変換後の入力データをメモリに書き
込む処理に適用させるようにすたので、入力信号の入力
タイミングが急激に変化した場合、クロック生成回路の
中心周波数が、上記入力タイミングの変化に応じた周波
数となって、クロック生成回路から出力されるクロック
信号も入力信号の入力タイミングに追従して速くなる。
その結果、入力タイミングが急激に変化した入力信号
を、その入力タイミングに同期してデジタル変換できる
ことができ、また、デジタル変換後の入力データを、そ
の入力信号の入力タイミングに同期して良好にメモリに
書き込むことができる。

【０１４０】また、本発明に係る自動周波数制御回路
は、上記構成において、上記制御信号生成回路からの上
記第１〜第３の制御信号が入力され、これら制御信号の
うち、第１及び第２の制御信号の入力時に、上記同期信
号処理を行なわないための選択回路を、上記中心周波数
制御回路に代えて挿入接続するようにしたので、入力信
号の入力タイミングが急激に変化した場合に生じるデジ
タル変換の不具合、例えばデジタル変換のタイミングが
入力信号の入力タイミングに追従できずに不正確なデジ
タルデータを作成するという不具合や、デジタル変換後
のデータのメモリへの書込み時における不具合、即ちメ
モリへの書込みタイミングが入力信号の入力タイミング
に追従できずに正確な書込み動作が行うことができない
という不具合等を回避することができる。

【０１４１】また、本発明に係る自動周波数制御回路
は、上記構成において、上記入力信号を映像信号とし、
上記参照信号を上記映像信号中の水平同期信号としたの
で、制御信号生成回路からの第１〜第３の制御信号に基
づいてクロック生成回路の中心周波数を制御する中心周
波数制御回路を設けた場合において、位相差検出回路に
おける検出幅を強制的に広げることなく、例えば位相差
信号を得るために用いられる傾斜波の傾斜をゆるやかに
してその出力幅を強制的に広げるという処理をすること
なく、ロック域を広げることができ、位相ロックを安定
維持させた状態で、例えばＶＴＲ等における可変速再生
を安定に行なうことができる。

【０１４２】また、上記中心周波数制御回路の代わり
に、選択回路を設けた場合において、例えばＶＴＲ等の
可変速再生を示す指示信号の供給系を設けることなく、
安定なロック域を越えたクロック周波数のずれを自動的
に検出することができることになる。その結果、例えば
ＶＴＲ等のＴＢＣ（タイムベースコレクタ）への映像信
号の供給・非供給を選択的に行なうことが可能となり、
不正確なメモリへの書込み動作に基づくモニタ画面への
画像表示の品位を劣化させるという不都合を回避するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る自動周波数制御回路を例えば磁気
テープに映像信号をヘリカルスキャン方式で記録再生す
るＶＴＲに搭載されるＴＢＣ（タイムベースコレクタ）
の一部、特にクロック生成に適用した第１の実施例（以
下、単に第１実施例に係るＡＦＣ回路と記す）が組み込
まれるＴＢＣの構成を示すブロック図である。

【図２】第１実施例に係るＡＦＣ回路の構成を示すブロ
ック図である。

【図３】第１実施例に係るＡＦＣ回路内に組み込まれる
エラーレベル検出回路の構成を示すブロック図である。

【図４】第１実施例に係るＡＦＣ回路内に組み込まれる
中心周波数制御回路の構成を示すブロック図である。

【図５】第１実施例に係るＡＦＣ回路でロック可能な周
波数域の変化を示す説明図である。

【図６】本発明に係る自動周波数制御回路を例えば磁気
テープに映像信号をヘリカルスキャン方式で記録再生す
るＶＴＲに搭載されるＴＢＣ（タイムベースコレクタ）
の一部、特にクロック生成に適用した第２の実施例（以
下、単に第２実施例に係るＡＦＣ回路と記す）が組み込
まれるＴＢＣの構成を示すブロック図である。

【図７】第２実施例に係るＡＦＣ回路内に組み込まれる
エラーレベル検出回路の構成を示すブロック図である。

【図８】ＡＦＣ回路において、傾斜波を使用してクロッ
ク周波数の制御を行なう一般的な信号処理を示すタイミ
ングチャートである。

【図９】従来例に係るＡＦＣ回路でロック可能な周波数
域を示す説明図である。

【図１０】傾斜波の傾きによる影響、特に位相ジッタへ
の影響を説明するために用いる波形図である。

【符号の説明】

１，５１ ＡＦＣ回路 ２ Ａ／Ｄ変換器 ３ メモリ ４ リードクロック生成回路 ５ Ｄ／Ａ変換器 １１ クロック生成回路 １２ クロックカウンタ １３ 傾斜波生成回路 １４ Ｓ／Ｈ回路 １５ 同期分離回路 １６ サンプリングパルス生成回路 ２１ エラーレベル検出回路 ２２ 中心周波数制御回路 ３１ 積分回路 ３２ａ及び３２ｂ 第１及び第２の比較回路 ３３ 制御回路 ３４ 演算回路 ３５ レジスタ ５２及び５３ 第１及び第２のスイッチング回路 ５４ 選択回路 ５５ ＡＦＣ回路本体 ５６ ＯＲ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電圧信号を周波数変換して、入力信号の
   入力タイミングに応じた同期信号処理を行なうためのク
   ロック周波数を有するクロック信号を生成するクロック
   生成回路と、 所定の検出幅内で、上記クロック生成回路からの上記ク
   ロック信号と、上記入力信号に含まれる参照信号との位
   相差を検出する位相差検出回路とを有し、 上記クロック生成回路が、上記位相差検出回路における
   上記検出幅の中心に対応した周波数を中心周波数とし
   て、上記位相差検出回路からの位相差信号のレベルに応
   じた周波数のクロック信号を出力する自動周波数制御回
   路において、 上記位相差信号のレベルと第１及び第２のしきい値レベ
   ルとを比較し、上記位相差信号のレベルが第１のしきい
   値レベル以上のとき、第１の制御信号を出力し、上記位
   相差信号のレベルが第２のしきい値レベル以下のとき、
   第２の制御信号を出力し、上記位相差信号のレベルが上
   記第２のしきい値レベルより大きく、上記第１のしきい
   値レベルより小さいとき、第３の制御信号を出力する制
   御信号生成回路と、 上記制御信号生成回路からの第１の制御信号に基づい
   て、上記クロック生成回路の現在の中心周波数に所定周
   波数を加算した周波数を該クロック生成回路の中心周波
   数とし、上記制御信号生成回路からの第２の制御信号に
   基づいて、上記クロック生成回路に現在の中心周波数に
   所定周波数を減算した周波数を該クロック生成回路の中
   心周波数とし、上記制御信号生成回路からの第３の制御
   信号に基づいて、上記クロック生成回路の現在の中心周
   波数をそのまま中心周波数とする中心周波数制御回路と
   を有することを特徴とする自動周波数制御回路。
2. 【請求項２】 上記位相差検出回路は、入力される上記
   クロック信号に基づいてウィンドウパルスを生成するウ
   ィンドウパルス生成回路と、 上記ウィンドウパルス生成回路からの上記ウィンドウパ
   ルスに基づいて上記検出幅を出力幅とする傾斜波を有す
   る位相差検出用信号を出力する傾斜波生成回路と、 上記参照信号の入力時における上記傾斜波のレベルを抽
   出し、上記位相差信号として出力する信号抽出回路とを
   有して構成されていることを特徴とする請求項１記載の
   自動周波数制御回路。
3. 【請求項３】 上記制御信号生成回路は、一方の入力端
   子に供給される上記位相差信号のレベルと、他方の入力
   端子に供給される上記第１のしきい値レベルとの比較を
   とる第１の比較回路と、一方の入力端子に供給される上
   記位相差信号のレベルと、他方の入力端子に供給される
   上記第２のしきい値レベルとの比較をとる第２の比較回
   路とを有し、これら第１及び第２の比較回路からの出力
   信号のレベルの組み合わせで、上記第１〜第３の制御信
   号が構成されることを特徴とする請求項１又は２記載の
   自動周波数制御回路。
4. 【請求項４】 上記中心周波数制御回路は、現在の中心
   周波数に対応した電圧値を保持する保持回路と、上記制
   御信号生成回路からの上記第１又は第２の制御信号ある
   いは第３の制御信号の入力に応じて上記保持回路からの
   電圧値に対し、所定電位を加算又は減算あるいは零電位
   を加算して上記クロック生成回路における中心周波数を
   制御するための演算電圧信号として上記クロック生成回
   路に供給する演算回路を有することを特徴とする請求項
   １〜３いずれか１項記載の自動周波数制御回路。
5. 【請求項５】 上記入力信号の入力タイミングに応じた
   同期信号処理が、該入力信号をデジタル変換する処理
   と、デジタル変換後の入力データをメモリに書き込む処
   理であることを特徴とする請求項１〜４いずれか１項記
   載の自動周波数制御回路。
6. 【請求項６】 上記制御信号生成回路からの上記第１〜
   第３の制御信号が入力され、これら制御信号のうち、第
   １及び第２の制御信号の入力時に、上記同期信号処理を
   行なわないための選択回路が、上記中心周波数制御回路
   に代えて挿入接続されていることを特徴とする請求項１
   〜５いずれか１項記載の自動周波数制御回路。
7. 【請求項７】 上記入力信号が映像信号であり、上記参
   照信号が水平同期信号であることを特徴とする請求項１
   〜６いずれか１項記載の自動周波数制御回路。