JPH07319849A

JPH07319849A - 離散コサイン高速演算器

Info

Publication number: JPH07319849A
Application number: JP6114924A
Authority: JP
Inventors: Motonobu Tonomura; 元伸外村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-27
Filing date: 1994-05-27
Publication date: 1995-12-08
Anticipated expiration: 2020-05-25
Also published as: JP3652717B2

Abstract

(57)【要約】【目的】音声・画像などの圧縮／伸長に使われる離散
コサイン演算器において、高速に実行できる離散コサイ
ン高速演算器を提供することにある。【構成】複数個のデータを並列入力し、それらの一定
シフト量の和／差を前計算し、それらの結果を予め定め
られた桁位置までシフトして複数個の計算を一括後加算
処理してそれら結果を並列出力する。【効果】離散コサイン変換の計算において、定数であ
るコサイン値をあらかじめ正準リコードを利用して非ゼ
ロ係数の個数を削減し、また積和演算されるデータ対を
シフトによって非ゼロ係数部の桁を重ね合わせて加減算
する前計算、およびそれら結果を定められた桁位置にシ
フト入力して後加算して複数計算の一括処理をして加算
器の数を削減するため少ないゲート段数で離散コサイン
計算を実現できるので、高速な離散コサイン演算器を提
供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムの演算
器に係り、特にマルチメディア処理分野において、複数
個の定数関数値を利用した積和計算をし、データの圧縮
／伸長を高速処理するのに好適な離散コサイン高速演算
器に関する。

【０００２】

【従来の技術】音声・画像処理などによく使われている
離散フーリエ変換（ＤＦＴ）およびその各種変形である
離散コサイン変換（ＤＣＴ）などは、複数個の三角関数
値を利用しており、それらとデータとの積和計算が主体
である。一般に、乗算の方が加減算に比べて計算コスト
が高いために、複数個の三角関数値間の関係（倍／半角
公式など）を巧みに利用して乗算回数を少なくした高速
計算アルゴリズムが従来いくつか考案されている。これ
らについては、日経エレクトロニクス１９９０．１０．
１５，Ｎｏ．５１１，１１５〜１４２ページにおいてま
とめられている。複数個の三角関数値は定数としてメモ
リに格納して利用している場合が多い。特に、桁数が比
較的少ないので、データと三角関数値の積の全結果をメ
モリに格納しておく方法も使われている。また、座標回
転の原理を利用したＣＯＲＤＩＣ法や関数近似式で計算
する方法で、直接、各三角関数値を計算する方法も知ら
れているので利用することができる。

【０００３】

【発明が解決しようとする課題】複数個の三角関数値を
定数としてメモリに格納しておいて利用する、あるいは
ＣＯＲＤＩＣ法などで直接計算する従来方法は、乗算回
数を巧妙なアルゴリズムで削減しても、ある一定のかな
りの乗算を必要とする。しかも、それらの乗算に対して
各乗算器を設けることは現実的ではなく、逐次的に利用
することになる。これが高速演算を妨げる原因になって
いる。また、乗算器は任意の値の入力を仮定しているの
で、２進入力データのある桁の値がゼロであってもその
桁に関する部分積が無駄に計算されてしまっている。デ
ータと三角関数値の積の全結果をメモリに格納して利用
する方法も、設計が容易であるが、メモリ容量が大き
く、チップサイズが大きくなる。

【０００４】

【課題を解決するための手段】本発明では、各三角関数
値が定数であることから、それらの２進数展開した数の
非ゼロ係数の個数が最少に近くなるように、あらかじめ
｛−１，０，＋１｝の冗長２進数表現にリコードおよび
シフトし、各桁ごとに非ゼロ係数値の対を最適グループ
化し、対応するデータ対を係数の符号に応じて加減算
し、さらにそれらの結果を定められた位置に桁合わせシ
フトして加算器群に入力することによって部分積を求
め、各部分積を総和することで無駄なく構成し、コンパ
クトかつ高速に動作する離散コサイン高速演算器を提供
することにある。

【０００５】

【作用】定数の非ゼロ係数の個数を少なくして、また各
桁ごとに非ゼロ係数値の対をグループ化して加算を最適
共通化するため、加算器の総個数が減少するとともに、
総ゲート段数も減少する。

【０００６】

【実施例】８点の離散コサイン変換（以下ＤＣＴと略
称）について説明する。ＤＣＴの式は、入力データをｘ
_k、計算データをＸ_nとすると、

【０００７】

【数１】

【０００８】によって表される。また、逆ＤＣＴ（以下
ＩＤＣＴと略称）の式は、

【０００９】

【数２】

【００１０】によって表される。ただし、

【００１１】

【数３】

【００１２】である。g(i)=cos(πi/16)とおけば、数式
（１）は図２に示すように行列表現できる。また、数式
（２）は図２の行と列を転置したもので表現できる。

【００１３】今、ＤＣＴの計算を実現する前に、まず次
のような積和式

【００１４】

【数４】

【００１５】を考える。ここで、

【００１６】

【数５】

【００１７】とすると、

【００１８】

【数６】

【００１９】である。ただし、ａ_k,i∈｛−１，０，
１｝とする。もし、相異なるｋとｊについて、ａ_k,i＝
｜ａ_j,i｜＝１なる係数の対ａ_k,iとａ_j,iが存在するな
らば、

【００２０】

【数７】

【００２１】となる。さらに、相異なるｉとｍについ
て、ａ_k,i＝｜ａ_j,m｜＝１なる係数の対ａ_k,iとａ_j,mが
存在するならば、

【００２２】

【数８】

【００２３】となる。ｘ_k・ａ_k＋ｘ_j・ａ_jの積和につい
て、もし、数式（７）または（８）を満たす係数の対が
復数個存在するならば、数式（７）によって示される原
理に従って、あらかじめｘ_kとｘ_jの和と差、あるいは数
式（８）によって示される原理に従って、一方を２のｎ
乗（ｎ＝ｍ−ｉ桁シフト）したものとの和と差を計算
し、これらを上記条件を満たす桁位置まで各々シフトし
て互いに加算することによって部分積和の計算回数を削
減することができる。

【００２４】さらに、ｉ個の非ゼロ係数を２個にまで削
減することができる正準リコードと呼ばれている

【００２５】

【数９】

【００２６】なる関係を適当に使用することによって数
のシフト操作を行い、数式（７）または（８）を満たす
係数の対を増加させることができる。

【００２７】これら原理を適用して、ＤＣＴの部分積和
計算量を削減する方法を以下に説明する。まず、７個の
コサイン定数ｇ（ｉ）の１６桁までの２進数展開値を図
３に示す。あわせて正準リコード値も示しておく（リコ
ードによって非ゼロ係数の個数は５９から４２にな
る）。ただし、−１は１の上に横棒をつけて表現する。
さらに、ｇ（４）は２の平方根倍すれば１と簡単になる
ので、ｇ（ｉ）の２の平方根倍の値も示しておく（非ゼ
ロ係数の個数は４６から４３になる）。このように、も
とのコサイン定数に適当な定数を掛けることによって、
リコード後の非ゼロ係数の個数が増減することから、ど
こかに最適解が存在することが予想できる。もちろん、
仮定する桁数にも依存する。ここでは、シフト操作によ
って容易に桁合わせできることから逆ＤＣＴの計算も考
えると（逆ＤＣＴでは、掛けた定数で逆に割ることにな
る）、ｇ（ｉ）とその２の平方根倍のどちらかしか意味
がないことを指摘しておくが、もし、ＤＣＴあるいは逆
ＤＣＴのどちらか一方の計算しか利用しない場合はこの
かぎりではない。本実施例では、主として２の平方根倍
をした場合を仮定して説明する。

【００２８】ＤＣＴの計算では、図２に示すように、ｇ
（２ｋ＋１）が奇数行に出現し、ｇ（２ｋ）が偶数行に
出現し、グループ化されている。また、各ｇ（ｋ）につ
いて互いに異符号で２つの列ｉとｊに出現しているの
で、ｘ_iとｘ_jの差、ｕ_k＝ｘ_i−ｘ_jをあらかじめ計算し
ておく。そして、例えば、１行目について、ｕ₁＝ｘ₀−
ｘ₇、ｕ₃＝ｘ₁−ｘ₆、ｕ₅＝ｘ₂−ｘ₅、ｕ₇＝ｘ₃−ｘ₄と
すると、総和：ｕ₁・ｇ（１）＋ｕ₃・ｇ（３）＋ｕ₅・
ｇ（５）＋ｕ₇・ｇ（７）＝１．０１１０００１１００
０１ｕ₁＋１．００１０１１０１００００ｕ₃＋０．１１
００１００１００１０ｕ₅＋０．０１０００１１０１０
１０ｕ₇（小数点以下１２桁目までで丸めた）の計算
は、図４に示すように、まず、ｕ₁＋ｕ₃、ｕ₁−ｕ₃、ｕ
₅＋ｕ₇を前加算し、続いて、それら結果およびｕ₁、
ｕ₃、ｕ₅、ｕ₇が単独出現する桁位置へシフト入力し、
一括して後加算する。次に、２行目について、ｕ₂＝
（ｘ₀＋ｘ₇）−（ｘ₃＋ｘ₄）、ｕ₆＝（ｘ₁＋ｘ₆）−
（ｘ₂＋ｘ₅）とすると、総和：ｕ₂・ｇ（２）＋ｕ₆・ｇ
（６）＝１．０１００１１１０１０００ｕ₂＋０．１０
００１０１０１００１ｕ₆の計算は、図４に示すよう
に、まず、ｕ₂とｕ₆を計算し、ｕ₂＋ｕ₆を前加算し、続
いて、それら結果およびｕ₂、ｕ₆が単独出現する桁位置
へシフト入力し、一括して後加算する。さらに、０行目
または４行目について、ｕ₄＝（ｘ₀＋ｘ₇）＋（ｘ₃＋ｘ
₄）、ｕ₄’＝−（ｘ₁＋ｘ₆）−（ｘ₂＋ｘ₅）とすると、
まず、ｕ₄とｕ₄’を計算し、総和：（ｕ₄＋ｕ₄’）・ｇ
（４）＝ｕ₄＋ｕ₄’の計算をすればよい。残りの、３、
６と５、７行目についても、それぞれ１行目と２行目と
ほぼ同じ構成で加算できる。そこで、図５に示すよう
に、セレクタｓ１、ｓ３、ｓ５、ｓ７、ｓ２、ｓ３、ｓ
４、ｓ４’を設ければ、加算部のハードウェアは共通化
でき、奇数行と偶数行について各行が逐一計算される。
もちろん加算部のハードウェアを共通化しないでこれら
を並列化することもできる。すなわち、図２に示す行列
表現の各行の総和を並列に計算するために、各々の加算
ハードウェアを独立に設ける。

【００２９】図５において、加算器１２０〜１２６，２
２０〜２４１の種類については全加算器、桁上げ伝播の
ない加算器など適当に選べばよいが、特に、高速化を狙
うならば、桁上げ伝播のない加算器を選ぶべきである。
その場合には、総和した結果を通常の２進数表現に変換
する部分２１０，２１１が必要である。また、桁上げ伝
播のない加算器についても、桁上げ保存型と冗長２進型
があるが、どちらを選択してもかまわない。本実施例で
は、冗長２進加算器特有の性質を利用した回路構成法に
ついて説明する。桁上げ伝播のない加算器は各桁が同じ
回路で構成されていることから、任意の１桁分について
考えればよい。まず、ｕ_k＝ｘ_i−ｘ_j１００〜１０３の
各桁の計算回路は、０−０＝０、０−１＝−１、１−０
＝＋１、１−１＝０であるから、加算回路を使わなくて
も、図６に示す簡単なゲート回路によって構成できる。
ｕ_k＝ｘ_i＋ｘ_j１０４〜１０７の各桁の計算回路も、ｕ_k
＝ｘ_i＋ｘ_j＝ｘ_i−（−ｘ_j）と考えればよい。−ｘ_jは
２の補数表現によって、ｘ_jの反転＋１によって得られ
る。ｘ_jの反転はｘ_jの上に横棒をつけて示す。そして、
２段目以降の加算は、｛＋１，０，−１｝の冗長２進数
表現であるから、各桁の冗長２進加算回路には、図７に
示す回路を使用する。冗長２進数表現で得られる総和結
果は通常の２進数に変換される。この変換回路２１０，
２１１は、冗長２進数が、正と負の２進数に分解できる
ことから、減算器で容易に構成できる。この減算器に
は、加算器における桁上げ先見回路に相当する桁借りを
先見する専用回路を付加してもよい。

【００３０】次に、ＩＤＣＴの計算について説明する。
ＩＤＣＴは図２に示すように、ＤＣＴの行列表現の行と
列を転置したものである。ＩＤＣＴとＤＣＴとの相違
は、ＤＣＴではｇ（ｋ）の出現が奇数と偶数のｋについ
て分かれたが、ＩＤＣＴではすべてのｋについてｇ
（ｋ）が現れることである。しかし、ｇ（１），ｇ
（３），ｇ（５），ｇ（７）が０列目に出現するが、７
列目にこれらとは異符号のものが出現する。ｇ（４），
ｇ（２），ｇ（４），ｇ（６）は０列目と７列目に同符
号で出現する。また、ｇ（３），−ｇ（７），−ｇ
（１），−ｇ（５）が１列目に出現し、６列目にこれら
とは異符号のものが出現する。ｇ（４），ｇ（６），−
ｇ（４），−ｇ（２）が１列目と６列目に同符号で出現
する。ｇ（５），−ｇ（１），ｇ（７），ｇ（３）が２
列目に出現し、５列目にこれらとは異符号のものが出現
する。ｇ（４），−ｇ（６），−ｇ（４），ｇ（２）が
２列目と５列目に同符号で出現する。そして、ｇ
（７），−ｇ（５），ｇ（３），−ｇ（１）が３列目に
出現し、４列目にこれらとは異符号のものが出現する。
ｇ（４），−ｇ（２），ｇ（４），−ｇ（６）が３列目
と４列目に同符号で出現する。従って、奇数ｋのｇ
（ｋ）に関してグループ化した総和について、前列目と
後列目とでは異符号のかたちで加算することで、同時に
２列分のＩＤＣＴ結果を得ることができる。これら回路
２４０，２４１とそれらのセレクタおよび入力データ１
１０〜１１７のセレクタを図５に追加することでＤＣＴ
／ＩＤＣＴ回路のハードウェアを共通化することができ
る。

【００３１】以上説明してきた図５のＤＣＴ／ＩＤＣＴ
ブロック図を図２の各行についての計算ごとに並列化し
てまとめると、図１に示す本発明の離散コサイン高速演
算器の構成図が得られる。すなわち、８個の元データ／
計算データが同時に入力され、まず前加算部１０におい
て、入力データそれ自体の和および／あるいは差（コサ
イン定数値のリコードによって求められる），それら入
力データの定数倍の和および／または差（コサイン定数
値の桁シフトによって求められる）を予め計算する。次
に、後加算部２０において、前加算部１０の結果を定め
られた位置に桁合わせシフトして加算器群に入力するこ
とによって部分積を計算し、各部分積を総和することで
８個の出力データ（計算データ／元データ）が同時に得
られる。従来の乗算器ベースのものでは、１２回の乗算
（１１×１２＝１３２回の加算）と２９回の加算が必要
だったので、合計１６１個の加算器が必要であった。ま
た、加算１回を１段と数える段数では、加算１４段であ
った。本発明方式によれば、合計１１６（＝２９×４）
個の加算器が必要で、加算５段である。したがって、従
来の約２／３の加算器で約３倍の速度が達成できるとい
う効果がある。

【００３２】今まで説明してきたＤＣＴ／ＩＤＣＴは、
１次元のものでこれらは主として音声などの圧縮／伸長
に利用される。（ｘ，ｙ）座標をもつ２次元の画像など
の圧縮／伸長に利用するためには、図８の上部に示すよ
うに２つの１次元の要素ｘ方向走査とｙ方向走査に分解
する。すなわち、まずｘ方向に走査する第１の１次元要
素の結果をＲＡＭ（ランダム・アクセス・メモリ）に一
旦格納し、これらの行と列の役割を転置し、ｙ方向に走
査する第２の１次元要素に入力して計算する。結果とし
て２次元のものが得られる。従来のこのような方式に対
して、以下では１次元の要素に分解することなく、直接
２次元で計算する本発明方式を説明する。ここでは、説
明が複雑になるのを避けるため、２次元の４×４点で説
明する。８×８点には容易に拡張できる。２次元では、
ｃｏｓα・ｃｏｓβの定数計算が必要で、もし、ｃｏｓ
αとｃｏｓβの定数値を別々に求めておいたものを利用
するならば、乗算が必要になるが、４×４点では図９に
示すように、あらかじめ６個の組み合せについて掛け合
わされた定数値を求めておけばこれら定数同士の乗算が
不要になる。さらに、２つの１次元の要素に分解する従
来方式で必要なＲＡＭへの格納動作も不要になり高速化
が実現できる。ｆ（ｉ）＝ｃｏｓ（πｉ／８）とおく。
２次元４×４点のＤＣＴ／ＩＤＣＴの行列は、図１０／
１１に示すようになる。ただし、ここではシフトできる
係数項は説明上本質的でないので省略した。

【００３３】図１０の２次元ＤＣＴの式から、図１２に
示すように（浮動小数点以下１６桁）、加算の対を（ｆ
（１）ｆ（２），ｆ（２）ｆ（３））と（ｆ（１）ｆ
（１），ｆ（３）ｆ（３）），そして単独加算をｆ
（１）ｆ（３）とｆ（２）ｆ（２）とすればよいことが
わかり、１次元のときと同様に前加算１０の対が選ば
れ、対応する桁位置へシフト入力され、後加算２０で一
括計算される。２次元の４×４点ＤＣＴのブロック図を
まとめると、図１３に示すようになる。ここでは、すべ
てのデータが並列に計算されることを想定している。し
たがって、４×４＝１６個のデータｘ_ijはすでにバッフ
ァ・メモリまたはレジスタに格納されている。ｘ_ij−ｘ
_kl６０の計算は、回路６００のゲート（１桁分）によっ
て加算器なしに行われる。ｘ_ij＋ｘ_kl６１の計算は、回
路６１０のゲート（１桁分）によって加算器なしに行わ
れる。ただし、ｘ_ij−（−ｘ_kl）によって求める。それ
以降の加算に使う加算器５０，５１などは冗長２進加算
器で、その１桁分の回路は図７に示すものである。加算
器群の加算タイプは３種類７０，７１，７２に分かれて
いて、合計１６ブロックある。２次元の４×４点ＩＤＣ
Ｔの式は図１１に示すとおりなので、１次元のときと類
似の方法でＤＣＴのハードウェアと共有できる。本発明
方式によれば、２次元を２つの１次元に分解する必要が
ないので、転置用ＲＡＭに一旦格納する必要がなくなり
計算が一気に行われ高速化されるという効果がある。た
だし、必要な加算器の数は１次元に分解する場合に比べ
て３倍程度になる。

【００３４】図１４に本発明のＤＣＴ／ＩＤＣＴ高速演
算器を使ったチップ・システム３００の例を示す。画像
はフレーム・メモリ、レジスタなどの並列アクセス可能
なバッファ・メモリ部３２０に格納される。ＤＣＴ／Ｉ
ＤＣＴ部３１０は、バッファ・メモリ部３２０より、演
算に必要な８×８＝６４個のすべてのデータを同時に取
りだし、演算結果を量子化部３３０に出力し、可変長符
号部３４０で圧縮され、伝送路に送られるかあるいは記
憶媒体に格納される（３５０）。逆に、伝送路／記憶媒
体からシステム３００に入力された圧縮データは可変長
復号部３４０で伸長され、逆量子化部３３０で元の計算
データに復元され、ＩＤＣＴ３１０で逆変換計算され、
元の画像データに復元され、バッファ・メモリ３２０を
介して、画像表示される。

【００３５】本発明は、離散コサイン変換ばかりでな
く、三角関数一般に拡張することができるので、離散フ
ーリエ変換およびその系統（ハートレイ変換、ウェーブ
レット変換など）にも応用することができる。また、三
角関数を使った一般の変換、例えば、ハフ変換、ラドン
変換などにも応用できる。さらに、三角関数を一般の周
期関数にも拡張することができる。そして、一方が定数
の積和演算にも拡張することができる。次元を２次元か
ら３次元以上に、離散化点数を８点から増加させること
もできる。本発明のシフト操作はあらかじめ定められた
ものとして固定化しているが、これらをシフタで構成す
れば、可変構造になり、応用範囲が拡大される。加算器
が大量に使用されるが、これらの任意の１桁分は基本回
路として規則的な繰返し構造を有するので設計規模の拡
大は容易である。

【００３６】

【発明の効果】本発明によれば、ゲート段数が大幅に削
減され、ＤＣＴ／ＩＤＣＴの計算が高速化されるという
効果がある。また、ＤＣＴ／ＩＤＣＴのハードウェアを
ほぼ共通化していることと、この高速化を（速度）×
（面積）＝（一定）になるように基本部分を繰返して使
用すれば、チップ面積小を実現できる。

【図面の簡単な説明】

【図１】本発明の離散コサイン高速演算器の構成図。

【図２】ＤＣＴ／ＩＤＣＴ計算の行列表現。

【図３】７個のコサイン定数の２進数数展開値とその値
を正準リコードしたもの、およびそれらを２の平方根倍
したもの。

【図４】前加算のために、あらかじめ加減算する変数対
の組み合せおよび後加算のために、シフト入力する位置
を示す図。

【図５】本発明の１次元ＤＣＴ／ＩＤＣＴを計算する回
路。

【図６】ｘ_i−ｘ_jを加算器でなく簡単なゲートで実現す
る１桁分の回路。

【図７】本発明で使用する冗長２進加算器の１桁分の回
路。

【図８】２次元ＤＣＴ／ＩＤＣＴを１次元に分解して実
現する方法および直接２次元で実現する方法の説明図。

【図９】２次元４×４点のｃｏｓα×ｃｏｓβ値の２進
数展開値とそれらのリコード値の表。

【図１０】２次元４×４点ＤＣＴの行列表現。

【図１１】２次元４×４点ＩＤＣＴの行列表現。

【図１２】２次元４×４点ＤＣＴ／ＩＤＣＴを１次元分
解なしに直接計算する方法：前加算のために、あらかじ
め加減算する変数対の組み合せおよび後加算のために、
シフト入力する位置を示す図。

【図１３】２次元４×４点ＤＣＴを１次元分解なしに直
接計算する本発明の回路構成図。

【図１４】本発明のＤＣＴ／ＩＤＣＴ高速演算器を組み
込んだチップ構成図。

【符号の説明】

１０…前加算ブロック，２０…後加算ブロック，１００
〜１０７…ＤＣＴ入力直後の単純加算ゲート回路，１１
０〜１１７…ＩＤＣＴ入力部，１２０〜１２６，２２０
〜２４１…冗長２進加算器，２１０，２１１…冗長２進
から通常の２進へ変換する回路。

Claims

【特許請求の範囲】

【請求項１】複数の変数又は該複数の変数の定数倍の和
及び又は差を計算する複数の第１の計算手段と、該複数
の第１の計算手段の出力をそれぞれに予め定められた桁
数だけシフトして複数の計算を一括加算処理する処理手
段を有することを特徴とする離散コサイン高速演算器。
【請求項２】複数の変数それ自体、それら変数の定数倍
の和及び又は差を予め計算し、それらの結果を、複数個
の定数同士が掛け合わされた定数結果を直接使用し予め
定められた桁数だけシフトして複数の計算を一括加算処
理する手段を有することを特徴とする離散コサイン高速
演算器。
【請求項３】ｎ点離散コサイン変換の式において、順変
換の場合にはｎ−１＝ｉ＋ｊとなるようなｉとｊについ
て、ｉ列とｊ列の和と差をデータ入力直後に計算したも
のと、逆変換の場合にはデータそのものとを選択する手
段、およびそれら以降の計算を奇数行と偶数行にグルー
プ分けし、結果の出力変換直前に偶数行と奇数行のグル
ープの結果の和と差を計算したものとそのままの結果と
を選択する手段を設けて、順変換と逆変換のハードウェ
アを共通化したことを特徴とする特許請求項１または２
に記載の離散コサイン高速演算器。
【請求項４】入力初段の加算は減算となるように変換
し、１−１＝０、１−０＝１、０−１＝−１、０−０＝
０となるゲート回路を直接設けて、それ以降の加算には
冗長２進加算器を設けたことを特徴とする特許請求項１
または２に記載の離散コサイン高速演算器。
【請求項５】定数にあらかじめ適当な係数を掛けてリコ
ード後の非ゼロ係数の数をもとの定数よりも少なくなる
ように決定して回路を構成したことを特徴とする特許請
求項１または２に記載の離散コサイン高速演算器。
【請求項６】音声／画像／コードなどのマルチメディア
情報を入出力する部分とそれらデータをバッファリング
するメモリを設け、該バッファメモリを介して並列入出
力を行い特許請求項１または２に記載の離散コサイン高
速演算器で演算を行うことを特徴とするデータ処理シス
テムあるいはプロセッサ。
【請求項７】特許請求項６に記載のデータ処理をリアル
タイムに実行し、実記憶容量よりも２〜３桁以上大きく
みせることができることを特徴とするデータ記憶システ
ム。