JPH07319765A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07319765A JPH07319765A JP11115694A JP11115694A JPH07319765A JP H07319765 A JPH07319765 A JP H07319765A JP 11115694 A JP11115694 A JP 11115694A JP 11115694 A JP11115694 A JP 11115694A JP H07319765 A JPH07319765 A JP H07319765A
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】チップ固有のチップアドレスデータを不揮発的
に内蔵でき、共通バスに接続された複数個のうちの一部
をチップ外部からのチップアドレス入力に応じて選択し
得るＩＣを提供する。 【構成】チップ固有のチップアドレスに応じた不揮発的
な回路特性あるいは配線を有し、動作電源供給状態でチ
ップアドレスデータを出力するチップアドレスデータ決
定部２１と、チップ外部から入力するチップアドレスデ
ータをラッチするチップアドレスデータラッチ回路２２
と、このチップアドレスデータラッチ回路にラッチされ
たチップアドレスデータと前記チップアドレスデータ決
定部から出力するチップアドレスデータとを比較し、一
致判定時に自己のチップをアクティブ状態に制御するた
めの内部チップ選択信号を生成するチップ選択制御回路
２３とを具備することを特徴とする。
に内蔵でき、共通バスに接続された複数個のうちの一部
をチップ外部からのチップアドレス入力に応じて選択し
得るＩＣを提供する。 【構成】チップ固有のチップアドレスに応じた不揮発的
な回路特性あるいは配線を有し、動作電源供給状態でチ
ップアドレスデータを出力するチップアドレスデータ決
定部２１と、チップ外部から入力するチップアドレスデ
ータをラッチするチップアドレスデータラッチ回路２２
と、このチップアドレスデータラッチ回路にラッチされ
たチップアドレスデータと前記チップアドレスデータ決
定部から出力するチップアドレスデータとを比較し、一
致判定時に自己のチップをアクティブ状態に制御するた
めの内部チップ選択信号を生成するチップ選択制御回路
２３とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリなどの集
積回路（ＩＣ）に係り、特にチップ外部から与えられる
チップアドレスと予め割り当てられているチップ固有の
チップアドレスとが一致することによりチップが選択さ
れるＩＣにおけるチップアドレス内蔵手段に関する。
積回路（ＩＣ）に係り、特にチップ外部から与えられる
チップアドレスと予め割り当てられているチップ固有の
チップアドレスとが一致することによりチップが選択さ
れるＩＣにおけるチップアドレス内蔵手段に関する。
【０００２】
【従来の技術】従来、複数の半導体メモリを使用するマ
イクロコンピュータ（マイコン）などのデータ処理シス
テムにおいては、複数のメモリチップのうちの一部を選
択する必要がある場合には図７あるいは図８に示すよう
なシステム構成を採用している。
イクロコンピュータ（マイコン）などのデータ処理シス
テムにおいては、複数のメモリチップのうちの一部を選
択する必要がある場合には図７あるいは図８に示すよう
なシステム構成を採用している。
【０００３】図７に示すマイコンシステムにおいて、７
０は例えば４ビット幅の入出力バス（Ｉ／Ｏ）バスであ
り、データバスとアドレスバスとを共用している。７１
１〜７１５は複数のメモリチップであり、それぞれ前記
Ｉ／Ｏバス１０に共通に接続される４ビットのＩ／Ｏ端
子のほかに、読み出し制御用のリードイネーブル信号／
ＲＥが入力する制御入力端子、書込み制御用のライトイ
ネーブル信号／ＷＥが入力する制御入力端子、レジスタ
選択アドレス信号ＲＡ０〜ＲＡ２が入力する複数の制御
入力端子、チップ選択用のチップイネーブル信号／ＣＥ
１〜／ＣＥ５のうちの１つが入力するチップ選択端子な
どを有する。７０１〜７０５は上記チップイネーブル信
号ＣＥ１〜ＣＥ５を供給するためのチップ選択信号配線
である。
０は例えば４ビット幅の入出力バス（Ｉ／Ｏ）バスであ
り、データバスとアドレスバスとを共用している。７１
１〜７１５は複数のメモリチップであり、それぞれ前記
Ｉ／Ｏバス１０に共通に接続される４ビットのＩ／Ｏ端
子のほかに、読み出し制御用のリードイネーブル信号／
ＲＥが入力する制御入力端子、書込み制御用のライトイ
ネーブル信号／ＷＥが入力する制御入力端子、レジスタ
選択アドレス信号ＲＡ０〜ＲＡ２が入力する複数の制御
入力端子、チップ選択用のチップイネーブル信号／ＣＥ
１〜／ＣＥ５のうちの１つが入力するチップ選択端子な
どを有する。７０１〜７０５は上記チップイネーブル信
号ＣＥ１〜ＣＥ５を供給するためのチップ選択信号配線
である。
【０００４】図８に示すマイコンシステム中のメモリチ
ップ８１１〜８１５は、図７中に示したメモリチップと
比べて、各チップ選択端子に同一のチップイネーブル信
号／ＣＥが入力する点と、例えば３ビットのチップアド
レスを割り当てるための電位（電源電位あるいは接地電
位）がチップ外部から与えられる３個のチップアドレス
設定端子Ｓ０〜Ｓ２を有する点が異なる。
ップ８１１〜８１５は、図７中に示したメモリチップと
比べて、各チップ選択端子に同一のチップイネーブル信
号／ＣＥが入力する点と、例えば３ビットのチップアド
レスを割り当てるための電位（電源電位あるいは接地電
位）がチップ外部から与えられる３個のチップアドレス
設定端子Ｓ０〜Ｓ２を有する点が異なる。
【０００５】このメモリチップ８１１〜８１５は、チッ
プアドレス設定端子Ｓ０〜Ｓ２にそれぞれ与えられた電
位の組み合わせによりチップ固有のチップアドレスが割
り当てられ、このチップ固有のチップアドレスとチップ
外部から与えられるチップアドレスとが一致した場合に
チップが選択される。
プアドレス設定端子Ｓ０〜Ｓ２にそれぞれ与えられた電
位の組み合わせによりチップ固有のチップアドレスが割
り当てられ、このチップ固有のチップアドレスとチップ
外部から与えられるチップアドレスとが一致した場合に
チップが選択される。
【０００６】しかし、図７に示した構成のマイコンシス
テムは、共通バス７０に接続された複数個のメモリチッ
プと同数のチップ選択信号配線７０１〜７０５を必要と
するので、複数のメモリチップを例えば印刷配線基板上
に実装する場合にシステムの占有面積が増大する。
テムは、共通バス７０に接続された複数個のメモリチッ
プと同数のチップ選択信号配線７０１〜７０５を必要と
するので、複数のメモリチップを例えば印刷配線基板上
に実装する場合にシステムの占有面積が増大する。
【０００７】また、図８中に示した構成のメモリチップ
８１１〜８１５は、複数個のチップアドレス設定端子Ｓ
０〜Ｓ２を必要とし、チップ上のパッド数が増大するの
で、チップ面積が増大し、チップコストが増大する。
８１１〜８１５は、複数個のチップアドレス設定端子Ｓ
０〜Ｓ２を必要とし、チップ上のパッド数が増大するの
で、チップ面積が増大し、チップコストが増大する。
【０００８】
【発明が解決しようとする課題】上記したように従来の
ＩＣは、チップ数と同数のチップ選択信号配線を必要と
し、または、チップ自身にチップアドレス割り当て用の
複数個のチップアドレス設定端子を必要とするので、シ
ステムの占有面積、チップ面積やチップコストが増大す
るという問題があった。
ＩＣは、チップ数と同数のチップ選択信号配線を必要と
し、または、チップ自身にチップアドレス割り当て用の
複数個のチップアドレス設定端子を必要とするので、シ
ステムの占有面積、チップ面積やチップコストが増大す
るという問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、チップ数と同数のチップ選択信号配線を必要
とせず、チップ自身にチップアドレス割り当て用の複数
個のチップアドレス設定端子を必要とすることなく、チ
ップアドレスデータを不揮発的に内蔵でき、チップ固有
のチップアドレスを簡単に割り当てることが可能にな
り、共通バスに接続された複数個のうちの一部をチップ
外部からのチップアドレス入力に応じて選択し得る半導
体集積回路を提供することを目的とする。
たもので、チップ数と同数のチップ選択信号配線を必要
とせず、チップ自身にチップアドレス割り当て用の複数
個のチップアドレス設定端子を必要とすることなく、チ
ップアドレスデータを不揮発的に内蔵でき、チップ固有
のチップアドレスを簡単に割り当てることが可能にな
り、共通バスに接続された複数個のうちの一部をチップ
外部からのチップアドレス入力に応じて選択し得る半導
体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、チップ固有のチップアドレスに応じた不揮発的な回
路特性あるいは配線を有し、動作電源供給状態でチップ
アドレスデータを出力するチップアドレスデータ決定部
と、チップ外部から入力するチップアドレスデータをラ
ッチするチップアドレスデータラッチ回路と、このチッ
プアドレスデータラッチ回路にラッチされたチップアド
レスデータと前記チップアドレスデータ決定部から出力
するチップアドレスデータとを比較し、一致判定時に自
己のチップをアクティブ状態に制御するためのチップ選
択信号を生成するチップ選択制御回路とを具備すること
を特徴とする。
は、チップ固有のチップアドレスに応じた不揮発的な回
路特性あるいは配線を有し、動作電源供給状態でチップ
アドレスデータを出力するチップアドレスデータ決定部
と、チップ外部から入力するチップアドレスデータをラ
ッチするチップアドレスデータラッチ回路と、このチッ
プアドレスデータラッチ回路にラッチされたチップアド
レスデータと前記チップアドレスデータ決定部から出力
するチップアドレスデータとを比較し、一致判定時に自
己のチップをアクティブ状態に制御するためのチップ選
択信号を生成するチップ選択制御回路とを具備すること
を特徴とする。
【００１１】
【作用】チップ固有のチップアドレスデータを不揮発的
に内蔵するので、共通バスに接続された複数個のうちの
一部をチップ外部からのチップアドレス入力に応じて選
択することが可能になる。これにより、チップ数と同数
のチップ選択信号配線を必要とせず、チップ自身にチッ
プアドレス割り当て用の複数個のチップアドレス設定端
子を必要としないので、システムの占有面積、チップ面
積やチップコストの増大を殆んど伴わないで済む。
に内蔵するので、共通バスに接続された複数個のうちの
一部をチップ外部からのチップアドレス入力に応じて選
択することが可能になる。これにより、チップ数と同数
のチップ選択信号配線を必要とせず、チップ自身にチッ
プアドレス割り当て用の複数個のチップアドレス設定端
子を必要としないので、システムの占有面積、チップ面
積やチップコストの増大を殆んど伴わないで済む。
【００１２】しかも、チャネル・イオン注入プロセスと
か配線パターンプロセス時にチップアドレスデータを決
定することにより、従来のマスクＲＯＭの製造工程と比
較してＰＥＰ数が増加することはない。
か配線パターンプロセス時にチップアドレスデータを決
定することにより、従来のマスクＲＯＭの製造工程と比
較してＰＥＰ数が増加することはない。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るマスク
ＲＯＭのチップを複数個用いたマイコンシステムの一部
を示しており、図１中のマスクＲＯＭの一部を図２に示
している。
に説明する。図１は、本発明の第１実施例に係るマスク
ＲＯＭのチップを複数個用いたマイコンシステムの一部
を示しており、図１中のマスクＲＯＭの一部を図２に示
している。
【００１４】図１に示すマイコンシステムにおいて、１
０は例えば８ビット幅の入出力バス（Ｉ／Ｏ）バスであ
り、データバスとアドレスバスとを共用している。１１
１〜１１５は複数のメモリチップであり、前記Ｉ／Ｏバ
ス１０に共通に接続される８個のＩ／Ｏ端子（図２中、
１２１〜１２８）のほかに、読み出し制御用のリードイ
ネーブル信号／ＲＥが入力する制御入力端子、書込み制
御用のライトイネーブル信号／ＷＥが入力する制御入力
端子、レジスタ選択アドレス信号ＲＡ０〜ＲＡ２が入力
する複数の制御入力端子と、チップ選択用のチップイネ
ーブル信号／ＣＥが入力する１個のチップ選択端子など
を有する。
０は例えば８ビット幅の入出力バス（Ｉ／Ｏ）バスであ
り、データバスとアドレスバスとを共用している。１１
１〜１１５は複数のメモリチップであり、前記Ｉ／Ｏバ
ス１０に共通に接続される８個のＩ／Ｏ端子（図２中、
１２１〜１２８）のほかに、読み出し制御用のリードイ
ネーブル信号／ＲＥが入力する制御入力端子、書込み制
御用のライトイネーブル信号／ＷＥが入力する制御入力
端子、レジスタ選択アドレス信号ＲＡ０〜ＲＡ２が入力
する複数の制御入力端子と、チップ選択用のチップイネ
ーブル信号／ＣＥが入力する１個のチップ選択端子など
を有する。
【００１５】上記メモリチップ１１１〜１１５は、それ
ぞれ例えば図２に示すように、メモリ回路２０と、チッ
プアドレスデータ決定部２１と、チップアドレスデータ
ラッチ回路２２と、チップ選択制御回路２３と、アドレ
スカウンタ回路２４、アドレスラッチ制御回路２５など
を有する。
ぞれ例えば図２に示すように、メモリ回路２０と、チッ
プアドレスデータ決定部２１と、チップアドレスデータ
ラッチ回路２２と、チップ選択制御回路２３と、アドレ
スカウンタ回路２４、アドレスラッチ制御回路２５など
を有する。
【００１６】即ち、上記メモリ回路２０は、チャネル・
イオン注入によりデータが決定されるＭＯＳトランジス
タからなるメモリセルが配列されてなるセルアレイメモ
リセルアレイなどを有する。前記チップアドレスデータ
決定部２１は、チップ固有のチップアドレスに応じた不
揮発的な回路特性あるいは配線を有し、動作電源供給状
態でチップアドレスデータを出力するものである。
イオン注入によりデータが決定されるＭＯＳトランジス
タからなるメモリセルが配列されてなるセルアレイメモ
リセルアレイなどを有する。前記チップアドレスデータ
決定部２１は、チップ固有のチップアドレスに応じた不
揮発的な回路特性あるいは配線を有し、動作電源供給状
態でチップアドレスデータを出力するものである。
【００１７】前記チップアドレスデータラッチ回路２２
は、前記Ｉ／Ｏバス１０からＩ／Ｏ端子１２１〜１２８
およびＩ／Ｏバッファ回路２６１〜２６８を経て入力す
る８ビットのチップアドレスデータをラッチするもので
あり、８個のＤ型フリップフロップ回路Ｆ／Ｆからな
る。
は、前記Ｉ／Ｏバス１０からＩ／Ｏ端子１２１〜１２８
およびＩ／Ｏバッファ回路２６１〜２６８を経て入力す
る８ビットのチップアドレスデータをラッチするもので
あり、８個のＤ型フリップフロップ回路Ｆ／Ｆからな
る。
【００１８】前記チップ選択制御回路２３は、前記チッ
プアドレスデータ決定部２１から出力するチップアドレ
スデータと上記チップアドレスデータラッチ回路２２に
ラッチされたチップアドレスデータとを比較し、一致判
定時に自己のチップをアクティブ状態に制御するための
内部チップ選択信号ＣＥｉを生成するものであり、８ビ
ットの一致回路からなる。
プアドレスデータ決定部２１から出力するチップアドレ
スデータと上記チップアドレスデータラッチ回路２２に
ラッチされたチップアドレスデータとを比較し、一致判
定時に自己のチップをアクティブ状態に制御するための
内部チップ選択信号ＣＥｉを生成するものであり、８ビ
ットの一致回路からなる。
【００１９】前記アドレスカウンタ回路２４は、前記Ｉ
／Ｏバス１０から前記Ｉ／Ｏ端子１２１〜１２８および
Ｉ／Ｏバッファ回路２６１〜２６８を経て２回に分けて
入力するそれぞれ８ビットのメモリセルアドレスデータ
を別々にラッチする２組のアドレスデータラッチ回路２
７１、２７２（合計１６個のＤ型フリップフロップ回
路）がカスケード接続されてなり、チップ内部から供給
されるインクリメント用のクロックパルス信号を受けて
カウント値をインクリメントするものである。
／Ｏバス１０から前記Ｉ／Ｏ端子１２１〜１２８および
Ｉ／Ｏバッファ回路２６１〜２６８を経て２回に分けて
入力するそれぞれ８ビットのメモリセルアドレスデータ
を別々にラッチする２組のアドレスデータラッチ回路２
７１、２７２（合計１６個のＤ型フリップフロップ回
路）がカスケード接続されてなり、チップ内部から供給
されるインクリメント用のクロックパルス信号を受けて
カウント値をインクリメントするものである。
【００２０】前記アドレスラッチ制御回路２５は、チッ
プ外部から入力するレジスタ選択アドレス信号ＲＡ０〜
ＲＡ２をデコードし、前記アドレスカウンタ回路２４の
２組のアドレスデータラッチ回路２７１、２７２用のラ
ッチパルス信号ＡＩＮＰ１、ＡＩＮＰ２およびチップア
ドレスデータラッチ回路２２用のラッチパルス信号ＡＩ
ＮＰ３を生成するものである。
プ外部から入力するレジスタ選択アドレス信号ＲＡ０〜
ＲＡ２をデコードし、前記アドレスカウンタ回路２４の
２組のアドレスデータラッチ回路２７１、２７２用のラ
ッチパルス信号ＡＩＮＰ１、ＡＩＮＰ２およびチップア
ドレスデータラッチ回路２２用のラッチパルス信号ＡＩ
ＮＰ３を生成するものである。
【００２１】図３は、図２中のチップアドレスデータ決
定部２１の一例を示す回路図である。 このチップアド
レスデータ決定部は、前記チップアドレスデータのビッ
ト数と同数形成され、チップ固有のチップアドレスに応
じた不揮発的な回路特性を有するように設定された複数
のフリップフロップ回路３１ｉ（ｉ＝１〜８）と、この
複数のフリップフロップ回路の各出力をそれぞれ反転さ
せて取り出す複数のインバータ回路３２ｉ（ｉ＝１〜
８）とからなる。上記各フリップフロップ回路３１ｉの
負荷用ＰＭＯＳトランジスタＰ０、Ｐ１のいずれか一方
は、前記メモリセルのデータを決定するチャネル・イオ
ン注入と同一工程のチャネル・イオン注入により閾値が
決定され、上記ＰＭＯＳトランジスタＰ０、Ｐ１のどち
らにイオン注入されたかに応じて動作電源供給状態でデ
ータ“０”または“１”を出力する。
定部２１の一例を示す回路図である。 このチップアド
レスデータ決定部は、前記チップアドレスデータのビッ
ト数と同数形成され、チップ固有のチップアドレスに応
じた不揮発的な回路特性を有するように設定された複数
のフリップフロップ回路３１ｉ（ｉ＝１〜８）と、この
複数のフリップフロップ回路の各出力をそれぞれ反転さ
せて取り出す複数のインバータ回路３２ｉ（ｉ＝１〜
８）とからなる。上記各フリップフロップ回路３１ｉの
負荷用ＰＭＯＳトランジスタＰ０、Ｐ１のいずれか一方
は、前記メモリセルのデータを決定するチャネル・イオ
ン注入と同一工程のチャネル・イオン注入により閾値が
決定され、上記ＰＭＯＳトランジスタＰ０、Ｐ１のどち
らにイオン注入されたかに応じて動作電源供給状態でデ
ータ“０”または“１”を出力する。
【００２２】図４は、図２中のチップ選択制御回路２３
の一例を示す回路図である。このチップ選択制御回路
は、前記チップアドレスデータ決定部２１から出力する
チップアドレスデータと前記チップアドレスデータラッ
チ回路２２にラッチされたチップアドレスデータとの各
対応するビット同士が入力する８個の排他的オアゲート
４１１〜４１８と、この８個の排他的オアゲートの各出
力が入力するノアゲート４２とからなる。
の一例を示す回路図である。このチップ選択制御回路
は、前記チップアドレスデータ決定部２１から出力する
チップアドレスデータと前記チップアドレスデータラッ
チ回路２２にラッチされたチップアドレスデータとの各
対応するビット同士が入力する８個の排他的オアゲート
４１１〜４１８と、この８個の排他的オアゲートの各出
力が入力するノアゲート４２とからなる。
【００２３】図１に示した構成のマイコンシステムによ
れば、チップイネーブル信号／ＣＥがアクティブ状態の
時、チップアドレスデータ決定部２１から出力するチッ
プアドレスデータとチップアドレスデータラッチ回路２
２にラッチされたチップアドレスデータとが一致した特
定のメモリチップにおいては、チップ選択制御回路２３
から出力する内部チップ選択信号ＣＥｉがアクティブに
なり、チップ選択が行われる。
れば、チップイネーブル信号／ＣＥがアクティブ状態の
時、チップアドレスデータ決定部２１から出力するチッ
プアドレスデータとチップアドレスデータラッチ回路２
２にラッチされたチップアドレスデータとが一致した特
定のメモリチップにおいては、チップ選択制御回路２３
から出力する内部チップ選択信号ＣＥｉがアクティブに
なり、チップ選択が行われる。
【００２４】即ち、上記第１実施例のマスクＲＯＭによ
れば、チップ固有のチップアドレスデータを不揮発的に
内蔵するので、共通バス１０に接続された複数個のチッ
プ１１１〜１１５のうちの一部をチップ外部からのチッ
プアドレス入力に応じて選択することが可能になる。
れば、チップ固有のチップアドレスデータを不揮発的に
内蔵するので、共通バス１０に接続された複数個のチッ
プ１１１〜１１５のうちの一部をチップ外部からのチッ
プアドレス入力に応じて選択することが可能になる。
【００２５】これにより、チップ数と同数のチップ選択
信号配線を必要とせず、チップ自身にチップアドレス割
り当て用の複数個のチップアドレス設定端子を必要とし
ないので、システムの占有面積、チップ面積やチップコ
ストの増大を殆んど伴わないで済む。
信号配線を必要とせず、チップ自身にチップアドレス割
り当て用の複数個のチップアドレス設定端子を必要とし
ないので、システムの占有面積、チップ面積やチップコ
ストの増大を殆んど伴わないで済む。
【００２６】しかも、チャネル・イオン注入プロセス時
にチップアドレスデータを決定することが可能になり、
従来のマスクＲＯＭの製造工程と比較してＰＥＰ数が増
加することはない。
にチップアドレスデータを決定することが可能になり、
従来のマスクＲＯＭの製造工程と比較してＰＥＰ数が増
加することはない。
【００２７】図５は、図３のチップアドレスデータ決定
部２１の変形例を示す回路図である。このチップアドレ
スデータ決定部２１ａは、チップアドレスデータのビッ
ト数と同数の複数のノードＮ１〜Ｎ８と、この各ノード
と電源電位（Ｖcc）ノードまたは接地電位（Ｖss）ノー
ドとの間でチップ固有のチップアドレスに応じて形成さ
れた配線５０１〜５０８とを有する。即ち、上記各ノー
ドＮ１〜Ｎ８は、例えばアルミニウム配線プロセス時に
電源ノードまたは接地ノードに選択的に接続されてお
り、動作電源供給状態でデータ“１”または“０”を出
力する。
部２１の変形例を示す回路図である。このチップアドレ
スデータ決定部２１ａは、チップアドレスデータのビッ
ト数と同数の複数のノードＮ１〜Ｎ８と、この各ノード
と電源電位（Ｖcc）ノードまたは接地電位（Ｖss）ノー
ドとの間でチップ固有のチップアドレスに応じて形成さ
れた配線５０１〜５０８とを有する。即ち、上記各ノー
ドＮ１〜Ｎ８は、例えばアルミニウム配線プロセス時に
電源ノードまたは接地ノードに選択的に接続されてお
り、動作電源供給状態でデータ“１”または“０”を出
力する。
【００２８】このようなチップアドレスデータ決定部に
よれば、配線パターンプロセス時にチップアドレスデー
タを決定することが可能になり、従来のマスクＲＯＭの
製造工程と比較してＰＥＰ数が増加することはない。
よれば、配線パターンプロセス時にチップアドレスデー
タを決定することが可能になり、従来のマスクＲＯＭの
製造工程と比較してＰＥＰ数が増加することはない。
【００２９】図６は、本発明の第２実施例に係るマスク
ＲＯＭの一部を示している。このマスクＲＯＭは、前記
第１実施例のマスクＲＯＭと比べて、チップアドレスデ
ータラッチ回路２２が省略され、チップ選択制御回路２
３はチップ外部から入力するチップアドレスデータとチ
ップアドレスデータ決定部２１から出力するチップアド
レスデータとを比較するように変更され、一致判定時に
自己のチップをアクティブ状態に制御するためのチップ
選択信号ＣＥｉを生成し、このチップ選択制御回路２３
から出力するチップ選択信号ＣＥｉをラッチするチップ
選択信号ラッチ回路６１が付加されている点が異なる。
ＲＯＭの一部を示している。このマスクＲＯＭは、前記
第１実施例のマスクＲＯＭと比べて、チップアドレスデ
ータラッチ回路２２が省略され、チップ選択制御回路２
３はチップ外部から入力するチップアドレスデータとチ
ップアドレスデータ決定部２１から出力するチップアド
レスデータとを比較するように変更され、一致判定時に
自己のチップをアクティブ状態に制御するためのチップ
選択信号ＣＥｉを生成し、このチップ選択制御回路２３
から出力するチップ選択信号ＣＥｉをラッチするチップ
選択信号ラッチ回路６１が付加されている点が異なる。
【００３０】上記第２実施例のマスクＲＯＭによれば、
第１実施例のマスクＲＯＭではチップアドレスデータラ
ッチ回路２２としてチップアドレスデータのビット数と
同数のラッチ回路が必要であるのに比べて、チップ選択
信号ラッチ回路６１が１ビット分でよく、ラッチ回路の
使用数が減少する。
第１実施例のマスクＲＯＭではチップアドレスデータラ
ッチ回路２２としてチップアドレスデータのビット数と
同数のラッチ回路が必要であるのに比べて、チップ選択
信号ラッチ回路６１が１ビット分でよく、ラッチ回路の
使用数が減少する。
【００３１】
【発明の効果】上述したように本発明のＩＣによれば、
チップ数と同数のチップ選択信号配線を必要とせず、チ
ップ自身にチップアドレス割り当て用の複数個のチップ
アドレス設定端子を必要とすることなく、チップ固有の
チップアドレスを不揮発的に内蔵できる。従って、共通
バスに接続された複数個のうちの一部をチップ外部から
のチップアドレス入力に応じて選択することが可能にな
る。
チップ数と同数のチップ選択信号配線を必要とせず、チ
ップ自身にチップアドレス割り当て用の複数個のチップ
アドレス設定端子を必要とすることなく、チップ固有の
チップアドレスを不揮発的に内蔵できる。従って、共通
バスに接続された複数個のうちの一部をチップ外部から
のチップアドレス入力に応じて選択することが可能にな
る。
【図１】本発明の第１実施例に係るマスクＲＯＭのチッ
プを複数個用いたマイコンシステムの一部を示すブロッ
ク図。
プを複数個用いたマイコンシステムの一部を示すブロッ
ク図。
【図２】図１中のマスクＲＯＭの一部を示すブロック
図。
図。
【図３】図２中のチップアドレスデータ決定部の一例を
示す回路図。
示す回路図。
【図４】図２中のチップ選択制御回路の一例を示す回路
図。
図。
【図５】図２のチップアドレスデータ決定部の変形例を
示す回路図。
示す回路図。
【図６】本発明の第２実施例に係るマスクＲＯＭの一部
を示すブロック図。
を示すブロック図。
【図７】従来のマイコンシステムの一例の一部を示すブ
ロック図。
ロック図。
【図８】従来のマイコンシステムの他の例の一部を示す
ブロック図。
ブロック図。
１０…Ｉ／Ｏバス、１１１〜１１５…メモリチップ、１
２１〜１２８…Ｉ／Ｏ端子、２０…メモリ回路、２１…
チップアドレスデータ決定部、２２…チップアドレスデ
ータラッチ回路、２３…チップ選択制御回路、２４…ア
ドレスカウンタ回路、２５…アドレスラッチ制御回路、
２６１〜２６８…Ｉ／Ｏバッファ回路、３１ｉ…フリッ
プフロップ回路、Ｐ０、Ｐ１…負荷用ＰＭＯＳトランジ
スタ。
２１〜１２８…Ｉ／Ｏ端子、２０…メモリ回路、２１…
チップアドレスデータ決定部、２２…チップアドレスデ
ータラッチ回路、２３…チップ選択制御回路、２４…ア
ドレスカウンタ回路、２５…アドレスラッチ制御回路、
２６１〜２６８…Ｉ／Ｏバッファ回路、３１ｉ…フリッ
プフロップ回路、Ｐ０、Ｐ１…負荷用ＰＭＯＳトランジ
スタ。
Claims (4)
- 【請求項１】 チップ固有のチップアドレスに応じた不
揮発的な回路特性あるいは配線を有し、動作電源供給状
態でチップアドレスデータを出力するチップアドレスデ
ータ決定部と、 チップ外部から入力するチップアドレスデータをラッチ
するチップアドレスデータラッチ回路と、 このチップアドレスデータラッチ回路にラッチされたチ
ップアドレスデータと前記チップアドレスデータ決定部
から出力するチップアドレスデータとを比較し、一致判
定時に自己のチップをアクティブ状態に制御するための
内部チップ選択信号を生成するチップ選択制御回路とを
具備することを特徴とする半導体集積回路。 - 【請求項２】 チップ固有のチップアドレスに応じた不
揮発的な回路特性あるいは配線を有し、動作電源供給状
態でチップアドレスデータを出力するチップアドレスデ
ータ決定部と、 チップ外部から入力するチップアドレスデータと前記チ
ップアドレスデータ決定部から出力するチップアドレス
データとを比較し、一致判定時に自己のチップをアクテ
ィブ状態に制御するための内部チップ選択信号を生成す
るチップ選択制御回路と、 このチップ選択制御回路から出力する内部チップ選択信
号をラッチするチップ選択信号ラッチ回路とを具備する
ことを特徴とする半導体集積回路。 - 【請求項３】 請求項１または２記載の半導体集積回路
において、さらに、 チャネル・イオン注入によりデータが決定されるＭＯＳ
トランジスタからなるメモリセルのアレイを有し、 前記チップアドレスデータ決定部は、前記チップアドレ
スデータのビット数と同数形成され、前記メモリセルの
データを決定するチャネル・イオン注入と同一工程のチ
ャネル・イオン注入により閾値が決定される負荷用ＭＯ
Ｓトランジスタを有し、動作電源供給状態でデータ
“１”または“０”を出力する複数のフリップフロップ
回路を有することを特徴とする半導体集積回路。 - 【請求項４】 請求項１または２記載の半導体集積回路
において、 前記チップアドレスデータ決定部は、前記チップアドレ
スデータのビット数と同数の複数のノードと、この各ノ
ードと電源ノードまたは接地ノードとの間でチップ固有
のチップアドレスに応じて形成された配線とを有する。 上記各フリップフロップ回路は、前記メモリセルのデー
タを決定するチャネル・イオン注入と同一工程のチャネ
ル・イオン注入により閾値が決定される負荷用ＭＯＳト
ランジスタを有し、動作電源供給状態でデータ“１”ま
たは“０”を出力することを特徴とする半導体集積回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115694A JP2914870B2 (ja) | 1994-05-25 | 1994-05-25 | 半導体集積回路 |
| US08/448,852 US5548559A (en) | 1994-05-25 | 1995-05-24 | Semiconductor integrated circuit |
| CN95105813A CN1037720C (zh) | 1994-05-25 | 1995-05-25 | 半导体集成电路 |
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| TW084105387A TW306990B (ja) | 1994-05-25 | 1995-05-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115694A JP2914870B2 (ja) | 1994-05-25 | 1994-05-25 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH07319765A true JPH07319765A (ja) | 1995-12-08 |
| JP2914870B2 JP2914870B2 (ja) | 1999-07-05 |
Family
ID=14553900
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
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-
1994
- 1994-05-25 JP JP11115694A patent/JP2914870B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-24 US US08/448,852 patent/US5548559A/en not_active Expired - Lifetime
- 1995-05-25 CN CN95105813A patent/CN1037720C/zh not_active Expired - Fee Related
- 1995-05-25 KR KR1019950013717A patent/KR0169285B1/ko not_active IP Right Cessation
- 1995-05-27 TW TW084105387A patent/TW306990B/zh not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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| US5548559A (en) | 1996-08-20 |
| JP2914870B2 (ja) | 1999-07-05 |
| CN1115106A (zh) | 1996-01-17 |
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