JPH0731729B2 - パタ−ン検査用画像処理装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、被検査パターンと基準パターンとの一致度
を検査するパターン検査用画像処理装置に関する。

（従来の技術） 従来、この種の画像処理装置では、基準パターンは第７
図に示すように制御プロセッサ11に接続された大容量補
助記憶装置12に格納されていた。補助記憶装置12内の基
準パターンは、制御プロセッサ11の制御により主メモリ
13に転送され、しかる後に制御バス14を介して画像処理
部15内の画像メモリ18に転送される。一方被検査パター
ンはITVカメラ19−１または19−２により入力され、画
像処理部15内のITVコントローラ（ITVカメラコントロー
ラ）16の制御により画像バス20を介して画像メモリ18に
転送される。しかして画像処理部15内の画像プロセッサ
17は、画像メモリ18に転送された基準パターンと被検査
パターンとの比較処理を行ない両パターンの一致度を調
べるパターン検査を行なう。

しかし、第７図に示す従来の画像処理装置では、補助記
憶装置12から画像メモリ18への基準パターン転送が複雑
な経路を辿って行なわれるため高速転送が困難であっ
た。また基準パターンの高速転送が困難なことから、画
像バス20を複数本の画像データバスを用いて構成したと
しても画像処理部15でのパイプライン処理を実現するこ
とは難しかった。

（発明が解決しようとする問題点） 上記したように従来のパターン検査用画像処理装置で
は、複雑な経路を辿って基準パターン転送が行なわれる
ため高速転送が困難であり、パイプライン処理の適用が
難しいという問題があった。

この発明は上記事情に鑑みてなされたものでその目的
は、基準パターンの転送が高速で行なえ、しかもパイプ
ライン処理が適用でき、もってパターン検査の高速化が
図れるパターン検査用画像処理装置を提供することにあ
る。

［発明の構成］ （問題点を解決するための手段と作用） この発明では、ｎ×ｍ画素から成るｐ種の基準パターン
を有する基準パターン組を複数種格納する補助記憶装置
と、この補助記憶装置から転送される基準パターン組を
格納する複数の画像メモリとが設けられる。補助記憶装
置において、上記各基準パターン組のｐ種の基準パター
ンは、各組毎に用意されたｎ×ｍワードのワードデータ
の所定位置に同一画素位置の画素データ同士を単位とし
て分散して格納される。補助記憶装置からの基準パター
ン組の転送は、複数本の画像データバスのうち画像入力
手段による被検査パターンの転送に供されない画像デー
タバスの１つを介し、転送先画像メモリを一定順序で切
替えながらワード単位で行なわれる。このため、主メモ
リ、制御バスを介して基準パターン転送を行なう従来方
式に比べ高速転送が可能となる。しかも、各ワードデー
タにはｐ種の基準パターンの同一画素位置の画素データ
が含まれているため、ｐ種の基準パターンの同時転送が
可能となる。画像入力手段により入力された被検査パタ
ーンは画像メモリの１つに格納されている基準パターン
組内の該当基準パターンと比較され一致度が検査され
る。

（実施例） 第１図はこの発明の一実施例に係るパターン検査用画像
処理装置のブロック構成図である。同図において、21は
装置全体を制御する制御プロセッサ、22は主メモリ、23
は被検査パターンの基準となる基準パターンを格納する
補助記憶装置である。24−1,24−２はITVカメラ、25はI
TVカメラ24−1,24−２から入力される画像を処理する画
像処理部である。画像処理部25は、ITVカメラ24−1,24
−２からの画像入力を制御するITVコントローラ（ITVカ
メラインタフェース）26−1,26−２と、８ビットの濃淡
画像メモリ27−１〜27−５と、画像プロセッサ28−１〜
28−４と、補助記憶装置23の入出力制御を行なうバルク
コントローラ29とを有している。この実施例において、
画像プロセッサ28−１はノイズ除去のためのフィルタリ
ング（FLT）処理に用いられ、画像プロセッサ28−２は
濃淡画像データ（ここでは被検査パターンの各画素デー
タ）の２値化処理に用いられる。また画像プロセッサ28
−３は論理演算処理に用いられ、画像プロセッサ28−４
はヒストグラム（HST）演算処理に用いられる。ITVコン
トローラ26−1,26−２、画像メモリ27−１〜27−５、画
像プロセッサ28−１〜28−４およびバルクコントローラ
29は、制御バス31を介して制御プロセッサ21に接続され
ると共に、８ビットの画像データバス32−１〜32−４を
有する画像バス33により相互接続されている。またITV
コントローラ26−1,26−２はITVカメラ24−1,24−２と
接続され、バルクコントローラ29は補助記憶装置23と接
続されている。

次に補助記憶装置23に格納される基準パターンについて
説明する。この実施例では、LSI（集積回路）チップを
パターン検査の対象としている。このLSIチップのサイ
ズはITVカメラ24−1,24−２の視野（ここでは512×512
画素分）より大きいため、LSIチップを512×512画素の
サイズで2s等分してパターン検査するようにしている。
そして、LSIチップの各分割領域毎に512×512画素から
成る基準パターンを用意している。この基準パターン
は、第２図に示すように、LSIチップの該当分割領域の
設計上のパターンに一致する第１基準パターンＡと、こ
の第１基準パターンＡの反転パターンである第２基準パ
ターンＢの対から成る。なお第２図では、便宜上18×18
画素から成る基準パターンA,Bとして示されている。

さて、この実施例では、第１基準パターンＡと第２基準
パターンＢから成る2s個の基準パターンは２個単位で組
を成して扱われる。この基準パターンの組（１組）を補
助記憶装置23に格納するのに、組単位で割当てられる51
2×512ワードのワードデータ（１ワードは８ビット）が
用いられる。今、基準パターンの組（１組）の一方の基
準パターン対を第１基準パターンA1,第２基準パターンB
1、他方を第１基準パターンA2,第２基準パターンB2と
し、基準パターンA1,B1の各画素位置のビットデータ
（画素データ）をa1,b1、基準パターンA2,B2の各画素位
置のビットデータ（画素データ）をa2,b2とすると、基
準パターンの組は、512×512ワードのワードデータの所
定位置に同一画素位置の画素データ同士を単位として分
散して配置される。第３図は、a1,b1,a2,b2のワードデ
ータ内配置状態を示したもので、a1はビット４に、b1は
ビット５に、a2はビット６に、そしてb2はビット７に配
置される。

第４図は画像メモリ27−１〜27−５の構成を示す。図に
示すように、画像メモリ27−ｉ（ｉ＝１〜５）は、８枚
のビットプレーン40−０〜40−７から成る。ビットプレ
ーン40−０は、画像メモリ27−ｉの８ビット記憶データ
のビット０を指定し、ビットプレーン40−７は、同じく
ビット７を指定する。

次に、この発明の一実施例の動作を、第５図（ａ）乃至
第５図（ｄ）のデータ転送経路説明図と第６図（ａ）並
びに第６図（ｂ）の論理演算説明図とを参照して説明す
る。

まずパターン検査処理のために、制御プロセッサ21によ
り画像処理部25に対するセットアップ動作が制御バス31
を介して行なわれる。これにより第１サイクルでは、第
５図（ａ）に示すように、ITVコントローラ26−１およ
び画像メモリ27−１が画像バス33の画像データバス32−
１に電気的に接続され、ITVコントローラ26−２および
画像メモリ27−２が画像バス33の画像データバス32−１
に電気的に接続される。また画像メモリ27−５およびバ
ルクコントローラ29が画像バス33の画像データバス32−
４に電気的に接続される。この状態において、ITVカメ
ラ24−1,24−２により例えば半導体ウエハ上の任意LSI
チップにおいて所定の位置関係にある２つの分割領域の
多値画像、即ち512×512画素から成る被検査パターン
（８ビット／画素）が入力される。ITVカメラ24−1,24
−２からの被検査パターンは、ITVコントローラ26−1,2
6−２、画像データバス32−2,32−１を介して１画素単
位で順次画像メモリ27−1,27−２に転送され、同画像メ
モリ27−1,27−２に同時に格納される。このようにし
て、ITVカメラ24−１からの被検査パターンは画像メモ
リ27−１に格納され、ITVカメラ24−２からの被検査パ
ターンは画像メモリ27−２に格納される。

一方、上記２つの被検査パターン入力と平行して、これ
ら被検査パターンの次の入力対象となる２つの被検査パ
ターンの基準となる基準パターンの組（が設定されてい
る512×512ワードのワードデータ）を補助記憶装置23か
ら例えば１ワード単位で読出す動作がバルクコントロー
ラ29の制御により行なわれる。補助記憶装置23からのワ
ードデータは、バルクコントローラ29、画像バス33の画
像データバス32−４を介して画像メモリ27−4,27−５の
うちの例えば画像メモリ27−５に転送され、同メモリ27
−５に格納される。この際、第１基準パターンA1,A2の
ビットデータa1,a2は画像メモリ27−５のビットプレー
ン40−4,40−６の該当画素位置に格納され、第２基準パ
ターンB1,B2のビットデータb1,b2は画像メモリ27−５の
ビットプレーン40−5,40−７の該当画素位置に格納され
る。この実施例において、１組の基準パターン転送は５
サイクルで完了するようになっており、上記した補助記
憶装置23から画像メモリ27−５への基準パターン転送動
作は後続の第２乃至第５サイクルにおいても続けられ
る。なお、第１サイクルで入力された上記２つの被検査
パターンの基準となる基準パターンの組は、第１サイク
ルに先行する５サイクルの期間に画像メモリ27−４に入
力されている。

次の第２サイクルでは、第５図（ｂ）に示すように、画
像メモリ27−１が画像データバス32−１に、画像プロセ
ッサ28−１が画像データバス32−1,32−２に、画像プロ
セッサ28−２が画像データバス32−2,32−３に、そして
画像メモリ27−３が画像データバス32−３に、それぞれ
電気的に接続される。また画像メモリ27−５およびバル
クコントローラ29の状態は、第１サイクルの場合と変わ
らない。第２サイクルにおいては、画像メモリ27−１に
格納された被検査パターンが１画素単位で読出される。
画像メモリ27−１から読出された被検査パターンは、画
像データバス32−１を介して１画素単位で画像プロセッ
サ28−１に転送され、同画像プロセッサ28−１によりフ
ィルタリング（FLT）処理が施される。画像プロセッサ2
8−１によりフィルタリング処理が施された被検査パタ
ーンは、画像データバス32−２を介して１画素単位で画
像プロセッサ28−２に転送され、同画像プロセッサ28−
２により２値化される。画像プロセッサ28−２により２
値化された被検査パターンは、画像データバス32−３を
介して１画素単位で画像メモリ27−３に転送され、同画
像メモリ27−３に格納される。以上の画像メモリ27−１
から画像プロセッサ28−１への転送、画像プロセッサ28
−１から画像プロセッサ28−２への転送、および画像プ
ロセッサ28−２から画像メモリ27−３への転送は、パイ
プライン方式で行なわれる。

次の第３サイクルでは、第５図（ｃ）に示すように、画
像メモリ27−３が画像データバス32−１に、画像プロセ
ッサ28−３が画像データバス32−１〜32−３に、画像プ
ロセッサ28−４が画像データバス32−３に、そして画像
メモリ27−４が画像データバス32−２に、それぞれ電気
的に接続される。また画像メモリ27−５およびバルクコ
ントローラ29の状態は、第１サイクルの場合と変わらな
い。第３サイクルにおいては、画像メモリ27−３に格納
された２値化被検査パターンが、画像データバス32−１
を介して１画素単位で画像プロセッサ28−３に転送され
る。また画像メモリ27−４に既に格納されている基準パ
ターンの組が、画像データバス32−２を介して１画素単
位で画像プロセッサ28−３に転送される。この転送動作
は、上記の被検査パターン転送と並行して行なわれる。

画像プロセッサ28−３は、画像メモリ27−３からの被検
査パターンと画像メモリ27−４からの基準パターン組の
うちの上記被検査パターンに対応する基準パターン（こ
こでは第１基準パターンA1,第２基準パターンB1）との
間で画素単位で論理演算、例えば第６図（ａ），（ｂ）
に示すように論理積（AND）演算を行なう。この論理積
演算結果は、“0"であればオール“0"、“1"であればオ
ール“1"の濃淡画像データとして画像データバス32−３
経由で画像プロセッサ28−４に転送される。画像プロセ
ッサ28−４は、画像プロセッサ28−３からの論理積演算
結果のヒストグラム（即ちオール“0"となる画素数とオ
ール“1"となる画素数）をとる。以上の画像メモリ27−
3,27−４から画像プロセッサ28−３への転送および画像
プロセッサ28−３から画像プロセッサ28−４への転送
は、パイプライン方式で行なわれる。

第１基準パターンA1（Ａ）と被検査パターンとの画素単
位の論理積結果のヒストグラムは、基準より小さくなる
被検査パターンを検出するのに用いられる。これは、被
検査パターンが基準に一致するか基準より大きい場合に
は、上記の論理積結果が“1"となる画素数は第１基準パ
ターンA1のそれに一致し、基準より小さい場合には小さ
くなる程“1"画素数が減少することから明らかである。
同様に第２基準パターンB1（Ｂ）と被検査パターンとの
画素単位の論理積結果のヒストグラムは、基準より大き
くなる被検査パターンを検出するのに用いられる。これ
は、被検査パターンが基準に一致するか基準より小さい
場合には、上記の論理積結果が“1"となる画素数は０と
なり、基準より大きい場合には大きくなる程“1"画素数
が増加することから明らかである。

次の第４サイクルにおける画像処理装置の状態は、第５
図（ｄ）に示すように、画像メモリ27−２が画像データ
バス32−１に電気的に接続される点を除き、第５図
（ｂ）に示す第２サイクルの状態と同様である。これに
より第４サイクルでは、画像メモリ27−２に格納された
被検査パターンを対象として、第２サイクルにおける画
像メモリ27−１内の被検査パターンの場合と同様の処理
が行なわれる。そして、次の第５サイクルの画像処理装
置の状態は、第５図（ｃ）の状態と同様となり、第４サ
イクルにおいて２値化された画像メモリ27−３内の被検
査パターンと画像メモリ27−４に格納されている基準パ
ターン組の残り（ここでは第１基準パターンA2,第２基
準パターンB2）との画素単位の論理積演算と、論理積演
算結果のヒストグラムをとる処理がパイプライン方式で
行なわれる。

一方、制御プロセッサ21は、第３サイクルにおいて画像
プロセッサ28−４により求められたヒストグラムの内容
を制御バス31を介して入力して基準パターンとの一致度
をチェックし、上記の原理に従って許容サイズより小さ
い（細い）か大きい（太い）かを判定する。

第６乃至第10サイクルにおいては、ITVカメラ24−1,24
−２から新たに入力される被検査パターンの検査が、第
１乃至第５サイクルにおいて画像メモリ27−５に格納さ
れた基準パターンを用いて第１乃至第５サイクルと同様
に行なわれる。

なお、前記実施例では、１ワード中に２個の基準パター
ン（のビットデータ）を持たせている場合について説明
したが、１ワードが８ビットの場合であれば最大４個の
基準パターンを持たせることが可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。

補助記憶装置から画像メモリへの基準パターン転送
が画像バス経由で直接行なえるため、転送時間の短縮が
図れる。

１ワード中に複数の基準パターン（のビットデー
タ）を持たせているので、複数の基準パターンが１度に
転送でき、効率のよい基準パターン転送が行なえる。

上記，によりパイプライン処理の適用が可能と
なり、パターン検査の高速化が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るパターン検査用画像
処理装置のブロック構成図、第２図は基準パターン例を
示す図、第３図はワードデータ内基準パターンビット配
置例を示す図、第４図は画像メモリの構成を示す図、第
５図（ａ）乃至第５図（ｄ）はパターン検査処理の各サ
イクル毎のデータ転送経路を説明する図、第６図（ａ）
および第６図（ｂ）は基準パターンと被検査パターンと
の間の論理演算を説明する図、第７図は従来例を示すブ
ロック構成図である。 21……制御プロセッサ、23……補助記憶装置、24−1,24
−２……ITVカメラ、25……画像処理部、26−1,26−２
……ITVコントローラ、27−１〜27−５……画像メモ
リ、28−１〜28−４……画像プロセッサ、29……バルク
コントローラ、31……制御バス、32−１〜32−４……画
像データバス、33……画像バス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大谷 章夫 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 角谷 清夫 東京都府中市東芝町１番地 株式会社東芝 府中工場内

Claims (1)

【特許請求の範囲】
1. 【請求項１】ｎ×ｍ画素から成る基準パターンをｐ種有
   する基準パターン組が複数種格納される補助記憶装置で
   あって、上記各基準パターン組毎にｎ×ｍワード分の領
   域がそれぞれ用意されており、その領域に、その領域に
   対応する上記基準パターン組を構成する上記ｐ種の基準
   パターンが、同一画素位置の画素データ同士を所定の並
   びで１ワード内に収めることで、合計ｎ×ｍワードのデ
   ータとして格納される補助記憶装置と、 上記基準パターン組を格納するための複数の画像メモリ
   と、 複数本の画像データバスと、 上記補助記憶装置から上記複数の画像メモリの１つへ上
   記複数本の画像データバスの１つを介して上記複数種の
   基準パターン組の１つをワード単位で転送する動作を、
   １基準パターン組転送終了毎に転送先の上記画像メモリ
   を一定順序で切替えて行なう基準パターン転送手段と、 ｎ×ｍ画素から成る被検査パターンを上記複数本の画像
   データバスのうち上記基準パターン組の転送に供されな
   い画像データバスを介して入力する画像入力手段と、 この画像入力手段により入力される被検査パターンと上
   記複数の画像メモリの１つに格納されている上記基準パ
   ターン組内の該当基準パターンとの一致度を検査するパ
   ターン検査手段とを具備することを特徴とするパターン
   検査用画像処理装置。