JPH0731482B2 - Image display device - Google Patents

Image display device

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JPH0731482B2
JPH0731482B2 JP5535785A JP5535785A JPH0731482B2 JP H0731482 B2 JPH0731482 B2 JP H0731482B2 JP 5535785 A JP5535785 A JP 5535785A JP 5535785 A JP5535785 A JP 5535785A JP H0731482 B2 JPH0731482 B2 JP H0731482B2
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JP
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Grant
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timing
screen
signal
display
liquid crystal
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JP5535785A
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JPS61213897A (en )
Inventor
章二 岩崎
Original Assignee
三洋電機株式会社
鳥取三洋電機株式会社
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Description

【発明の詳細な説明】 イ) 本発明は液晶テレビに好適な画像表示装置に関する。 DETAILED DESCRIPTION OF THE INVENTION a) The present invention relates to an image display device suitable to a liquid crystal television.

ロ) 従来の技術 従来液晶表示装置を上下2分割し、分割したおのおのに対して画素情報を入力し表示するものとして特開昭58− B) conventional techniques conventional liquid crystal display device vertically into two portions, and enter the pixel information on the divided respective Sho as an indication 58-
83892号公報、特開昭58−193588号公報、特開昭59−281 83,892 JP, JP-A-58-193588, JP-Sho 59-281
92号公報、特開昭59−176985号公報等があり、いずれもテレビ画像等に利用できるものである。 92 JP, there are JP 59-176985 Patent Publication, both those that are available to the television image or the like. ところが液晶表示器の画素数が多くなればなる程、液晶表示器の応答性のみならず駆動素子を含めた応答性の悪さが表面化し、 But as it sounds The more the number of pixels of the liquid crystal display, the response of the poor including the drive element not only the response of the liquid crystal display device is surfaced,
例えば所定の速度でかつシリアルデータとして送られてくるテレビの映像信号等であれば、これを直接駆動素子に送ると粗くてかつ画面にゆらぎのある画像になりやすい。 For example, if the TV video signal or the like sent as the predetermined speed a and serial data, prone to image with fluctuations in the rough and screen Sending directly in the drive element. そこで画面メモリを用いて受け取った映像信号を一時蓄え、書込タイミングのすきまをねらって読出すことによりメモリの書込速度と読出速度を変えたり、2画面分の画面メモリを有して交互に書込用と読出用に利用したり、規則的に映像信号を取捨選択して駆動素子に送っていた。 Therefore temporarily stored video signal received by using the screen memory, by reading aimed at the clearance of the write timing changing the writing speed and reading speed of the memory, alternating with a screen memory of two screens or use for writing and reading, were sent to the driving device by sift regularly video signal. しかしこれらの方法は複雑なタイミング制御手段や大容量メモリを必要としたり、画像品質(特に表示の粗さ)を劣悪化させたりするので好ましくない。 However undesirable These methods or the need for complicated timing control means and a mass memory, so or to poor the image quality (particularly the display of the roughness). さらにこれらの画面表示装置において、行数は走査線数によってほぼ定まるが列数は液晶表示器又はそのドライバに依存し2画素程度の粗さから900画素を超えるCRTなみの表示まで行えるが、特定の液晶表示器においてのみの設計となり、例えば画素数を多くしたらメモリ容量を増やすのみでなく映像信号の取扱そのものを変えるなどしなくてはならず、応用性に欠けていた。 Further in these image display devices, the number of columns is substantially determined number by the number of scanning lines line performed until the display of the CRT comparable over 900 pixel liquid crystal display or dependent on two pixels about a roughness that driver, certain It becomes only the design in the liquid crystal display device of, for example, without such changing the handling itself of the video signal not only increase the memory capacity Once the number of pixels should not, lacked applicability.

ハ) 発明が解決しようとする問題点 本発明は上述の点を改良するためになされたもので、比較的簡単な構成からなり、画像品質がよく、液晶表示器の変更に対応しやすい画像表示装置を提供するものである。 C) INVENTION AND SUMMARY Problems The present invention has been made in order to improve the points described above, relatively simple made structure, the image quality is good, the corresponding likely image display changes of the liquid crystal display there is provided an apparatus.

ニ) 問題点を解決するための手段 本発明は1画面分の画面メモリと、画面メモリの書込と読出しを交互に行うためのクロック発生手段とを有し、 Means the present invention for solving the two) problem has a screen memory for one screen, and a clock generating means for alternately performing writing and reading of the screen memory,
有効表示領域を示す表示タイミングよりクロック発生手段の整数クロック数分遅延したタイミングを用いて画面メモリの書込−上画面読出−書込−下画面読出を1サイクルとする制御を行なわしめるタイミング手段ならびに制御手段を具備したものである。 Effective display writing screen memory using a timing delayed integer number of clocks of the clock generating means from display timing indicating a region - on the screen read - write - and timing means occupies perform control to lower screen reading one cycle it is obtained by having a control means.

ホ) 作 用 これにより列数の変更があっても画面メモリの容量とクロック発生手段の発振周波数を変更するだけで対応でき、かつ液晶表示器側への転送速度は遅くでき、画像品質はすぐれている。 Even if this by changing the number of columns for e) work can respond only by changing the oscillation frequency of the capacity of the screen memory and clock generating means, and can slow transfer rate to the liquid crystal display side, the image quality is excellent ing.

ヘ) 実施例 第1図は本発明実施例の画像表示装置のブロック図で、 F) Example Figure 1 is a block diagram of an image display device of the present invention embodiment,
第2図はその要部のタイミングチャートである。 Figure 2 is a timing chart of the main portion thereof.

第1図において、(1)はツイストネマティック型の液晶表示器で、その電極はマトリクス配置され、画面(又は電極群)は独立して駆動できる上下に2分割されており、各々256×256ドット(画面全体で512×256ドット) In Figure 1, (1) in the twisted nematic liquid crystal display device, its electrodes are arranged in a matrix, screen (or electrode group) is divided into two parts in the vertical that can be driven independently, each 256 × 256 dots (512 × 256 dots across the screen)
の画素を有している。 And a pixel. (2)は液晶表示器(1)のドライバで、日立製作所製HD44100H等からなり、上画面用、 (2) the driver of the liquid crystal display (1), made by Hitachi Ltd. HD44100H etc., for the upper screen,
下画面用独立にシリアル転送してくる画信号を受けて、 In response to the image signal that comes to serial transfer independently for the lower screen,
タイミングをとり、バイアスを与え、液晶表示器(1) Timed, giving a bias, a liquid crystal display (1)
を駆動する。 To drive.

(3)(3)は液晶表示器(1)のドット(画素)に対応した画素情報を1画面分記憶できる画面メモリで、81 (3) (3) is a screen memory that can one screen storing pixel information corresponding to the dot (pixel) of the liquid crystal display (1), 81
92バイト(65536ビット)スタティック駆動のランダムアクセスメモリ2個(131072ビット相当)により構成されている。 Is composed of 92 bytes (65536 bits) random access memory two static drive (131072-bit equivalent). 尚説明を簡単にするため1ドットあたりのデータは1ビット(白又は黒の2値化情報)を例にとっているがこれに限られるものではない。 Note data per dot for the sake of simplicity is not intended but taking 1 bit (binarized information white or black) as an example is not limited thereto. (4)(5)は第1、第2のアドレスカウンタで、いずれもセレクタ(6 (4) (5) The first, the second address counter, both the selectors (6
a)(6b)(例えばマルチプレクサ集積回路、製品番号7 a) (6b) (e.g. a multiplexer integrated circuit, Part Number 7
4HC244など)を介して画面メモリ(3)(3)のアドレス指定を行うものである。 4HC244 and performs addressing of the screen memory (3) (3) via a). そして第1のアドレスカウンタ(4)は書込時にセレクタ(6a)を通じて1番地ずつ歩進した出力を、また上画面読出時に、その下位1ビットを無視して、セレクタ(6b)(6a)を介し、上記書込時の歩進の1/2の速度の歩進した出力をするが、これら第1、第2のアドレスカウンタ(4)(5)の番地指定は後述する。 The first address counter (4) has an output and incremented by one address through selectors (6a) at the time of writing, and when the upper screen read, ignores the low-order bit, the selector (6b) (6a) through, although the output was incremented of half the speed of the stepping during the writing, the address designation of first, second address counter (4) (5) will be described later. (7)(7)は第1、第2のアドレスカウンタ(4)(5)にスタートアドレスを与えるプリセット手段である。 (7) (7) is a preset means for providing a first, second address counter (4) (5) to the start address. 今画面メモリ(3)(3)のアドレスが The address of the now screen memory (3) (3)
16進数表示(10進数と対応させた表示は、0,1〜9は0,1 Hexadecimal display (display that is associated with the decimal number is 0,1~9 0,1
〜9、10〜15がA〜F)で、0000番地〜1FFF番地(上画面用)と2000番地〜3FFF番地(下画面用)であれば、プリセット手段(7)(7)はそれぞれ0000と2000が設定又は記憶されている。 ~9,10~15 in the to F), 0000 addresses ~1FFF address (for upper screen) if address 2000 ~3FFF address (for lower screen), the preset means (7) (7) respectively 0000 2000 has been set or stored.

(8)はチューナ、中間周波数増巾器等を含み映像信号をシリアル出力する画像処理回路であるが、ビデオ、パーソナルコンピュータ、磁気画像ファイル装置等からビデオ信号を受けるバッファ等のみで構成してもよい。 (8) tuner, but a video signal comprising an intermediate frequency increase width, etc. is an image processing circuit for serial output, video, personal computer, be composed of only the buffer or the like for receiving the video signal from the magnetic image file apparatus such good.
(9)は画像処理回路(8)から画像制御信号をうけて、基本となるタイミング信号と、装置全体が円滑に働くようにする制御信号を発生させるタイミング手段で、 (9) receives the image control signal from the image processing circuit (8), a timing signal serving as a base, at a timing means for generating a control signal to make the entire apparatus smoothly works,
クロック発生手段(10)を具備している。 It is provided with a clock generating means (10). このクロック発生手段(10)の出力であるクロック(CL)は後述するように1クロック内で画面メモリ(3)(3)の書込と読出を交互に行うためのものである。 Which is the output clock of the clock generator (10) (CL) is for alternately performing writing and reading of the screen memory (3) (3) within one clock, as described later. そしてタイミング手段(9)が画像処理回路(8)から受ける画像制御信号は、垂直帰線信号(V)と水平帰線信号(H)および順次送られてくる画素情報の有効表示領域を示す表示タイミングを与える表示信号(D)である。 The image control signal timing means (9) receives from the image processing circuit (8), a display indicating an effective display region of the vertical blanking signal (V) and the horizontal retrace signal (H) and sequentially sent the incoming pixel information a display signal supplied to the timing (D). タイミング手段(9)は垂直帰線信号(V)後の表示信号(D)によってイニシャル信号(IS)を出力し、クロック発生手段(10)のクロックエッジを表示信号(D)に同期させ、 Timing means (9) outputs an initial signal (IS) by the display signal after a vertical retrace signal (V) (D), to synchronize the clock edge of the clock generating means (10) to the display signal (D),
表示信号(D)より1クロック分遅延した第1のタイミング信号(D 1 )、表示信号(D)より3クロック分遅延した第2のタイミング信号(D 2 )を出力する。 First timing signal delayed by one clock from the display signal (D) (D 1), and outputs a second timing signal 3 delayed clocks from the display signal (D) (D 2).

(11a)(11b)は第1、第2のタイミング信号(D 1 (11a) (11b) first, second timing signal (D 1)
(D 2 )を受けてクロック(CL)に応じた制御信号を出力するゲート手段で、ゲート手段(11a)は画面メモリ(3)(3)の書込モード(W)読出しモード(R)のメモリモードを指定するモード信号(R/W)および第1、第2アドレスカウンタ(4)(5)のカウントアップタイミングの歩進信号(CA 1 )(CA 2 )等を出力するものである(12a)(12b)はその1/2周波数を得るため適宜設けられたトグルフリップフロップ等からなるゲートである。 (D 2) at the gate means for outputting a control signal according to the clock (CL) receives the gate means (11a) the screen memory (3) (3) write mode (W) read mode (R) mode signal for designating the memory mode (R / W) and the first, in which the second address counter (4) (5) counts up timing stepping signal of (CA 1) (CA 2) outputs and the like ( 12a) (12b) is a gate comprising a toggle flip-flop or the like provided as appropriate for obtaining the 1/2 frequency. 一方ゲート手段(11b)は画像メモリ(3) While the gate means (11b) is an image memory (3)
(3)から読出した映像信号を液晶表示器(1)のドライバ(2)に転送するための転送タイミング(CT)等を出力するものである。 (3) read out an image signal from and outputs the liquid crystal display device (1) transfer timing for transferring a driver (2) of the (CT) and the like. 尚(13)は画像処理回路(8)からシリアル転送されてくる映像信号を8ビット分ずつシリアルパラレル変換する変換器で、入力段に同期型シュミットバッファを有しアナログ信号に対しては2値化する能力をもち、ゲート(14)によりシリアルパラレル変換するタイミング信号を与えられる。 Note (13) is a converter for serial-parallel conversion of the video signal which are serially transferred from the image processing circuit (8) by eight bits minutes, 2 value to an analog signal having a synchronous Schmitt buffer input stage It has the ability to reduction, given timing signal to the serial-parallel conversion by a gate (14). (15)(15)はパラレル変換された映像信号をシリアル変換する逆変換器、(16)(17)は映像信号のタイミングをとるためのラッチ回路である。 (15) (15) inverse converter for serial conversion of the video signal is converted to parallel, (16) (17) is a latch circuit for timing of the video signal. ここに、セレクタ(6a)(6b)、ゲート手段(11a)(11b)、ゲート(12a)(12b)、逆変換器(15)(15)、ラッチ回路(16)(17)は画面メモリ(3)(3)の書込読出し動作を制御する制御手段(18)を構成し、その中でもゲート手段(11b)と逆変換器(15)(15)は画面メモリ(3)(3)から読出した映像信号を液晶表示器側へ転送する液晶制御手段(1 Here, the selector (6a) (6b), the gate means (11a) (11b), the gate (12a) (12b), an inverse transformer (15) (15), the latch circuit (16) (17) the screen memory ( 3) (3) constitute a control means for controlling the write read operation (18) of reading the inverter and gate means (11b) among them (15) (15) the screen memory (3) (3) liquid crystal controlling means for transferring the video signal to the liquid crystal display side (1
9)を構成している。 Constitute a 9).

上述の構成において第2図を参照しながら動作を説明する。 The operation will be described with reference to FIG. 2 in the above-described configuration. まず画像処理回路(8)は、受信した電波又は送られてきたビデオ信号から垂直帰線信号(V)と水平帰線信号(H)と、有効画素情報の含まれる範囲を示す表示信号(D)をタイミング手段(9)に出力し、表示信号(D)のある間アナログの映像信号を変換器(13)に出力する。 The image processing circuit (8) First, the display signal indicating that the received radio wave or sent vertical blanking signal from the video signal has been (V) and the horizontal retrace signal (H), the range containing the effective pixel information (D ) and outputs the timing means (9), and outputs a video signal between the analog with a display signal (D) to the transducer (13). この映像信号は変換器(13)において2値化され乍らゲート(14)のタイミングに同期して8ビット分ずつのパラレル信号に変換され、ラッチ回路(16)に蓄えられ、モード信号(R/W)の書込タイミングによって出力される。 The video signal is converted into parallel signals of eight bits minutes in synchronism with the timing of the binarized notwithstanding et gate (14) in the transducer (13), stored in the latch circuit (16), the mode signal (R output by timing of writing / W). また垂直帰線信号(V)後の表示信号(D)によってタイミング手段(9)はイニシャル信号(IS)を出力し、それによって第1、第2のアドレスカウンタ(4)(5)はプリセット手段(7)(7)の内容をとり込む。 The vertical blanking signal (V) display signal after (D) by the timing means (9) outputs an initial signal (IS), whereby the first, second address counter (4) (5) is preset device (7) Komu take the contents of the (7).

さて画面メモリ(3)(3)はモード信号(R/W)のレベルによって書込モード(W)読出モード(R)のメモリモードが指定され、前述の如くクロック発生手段(1 Well screen memory (3) (3) is the memory mode is specified write mode by the level of the mode signal (R / W) (W) read mode (R), as described above clock generating means (1
0)のクロック(CL)により交互にメモリモードが切換られるがそれはタイミング手段(9)とゲート手段(11 0) Memory mode is switched alternately by the clock (CL) of It's timing means (9) and gate means (11
a)により表示信号(D)から1クロックおくれた第1 The was delayed first clock from the display signal (D) by a) 1
のタイミング信号(D 1 )によりスタートされる。 It is started by the timing signal (D 1). この1 This 1
クロックおくれるのはその間に変換器(13)が変換処理を終了できるためであるが、本発明の特徴である書込− While the late clock is for transducers therebetween (13) can be finished the conversion process, the writing is a feature of the present invention -
上画面読出−書込−下画面読出のサイクルをスムースにするため、および列方向の画素数に影響されないようにするためである。 On the screen read - write - in order to smooth the cycle of lower screen reading, and in order to prevent being affected by the column number of the pixel.

即ち、本願においては1画面分書込みが終ると1画面分の読出も終了している(後述)が、1水平走査内に何ドット分の画素情報を取出すかは上述のクロック(CL)がいくつのパルスを送ったかに1対1に対応する。 That is also finished reading one screen when one screen write is completed in the present application (described later) is taken out pixel information of what dots in one horizontal scanning or the above-mentioned clock (CL) number one-to-one correspondence to or sent a pulse. 従って水平帰線信号(H)のパルス巾が64μsec、表示信号(D)のパルス巾40μsecとすると、水平方向にnドット(この例ではn=256)あれば(40/n)μsecのクロック(CL)を用いればよい。 Thus the pulse width of the horizontal blanking signal (H) is 64Myusec, when the pulse width 40μsec display signal (D), if n dots in the horizontal direction (n = 256 in this example) (40 / n) .mu.sec clock ( CL) may be used.

このようなクロック(CL)により、書込むべき、あるいは読出すべき画面メモリ(3)(3)の番地は第1、第2のアドレスカウンタ(4)(5)によって選択的に与えられる。 Such clock (CL), to be written, or the address is the first screen memory to be read (3) (3), is selectively provided by the second address counter (4) (5). 第1のアドレスカウンタ(4)はゲート手段(11a)により読出モード(R)のたびに歩進され、書込モード(W)の時セレクタ(6a)を通じて出力が導かれるので、その指定番地は「0000」番地にはじまり書込モード(W)のたびに1番地ずつ歩進される。 First address counter (4) is incremented each time the read mode (R) by the gate means (11a), the output through the selector (6a) when the write mode (W) is guided, the designated address is is incremented by one address each time of the writing mode begins to "0000" address (W). そして読出モード(W)の1回おきにセレクタ(6b)(6a)を通じて出力されるが最下位ビットが無視されるので、書込/読出モードの半分の速度で読出番地は歩進される。 And since it is output once every other read mode (W) through the selector (6b) (6a) least significant bits are ignored, read addresses at half the speed of read / write mode is incremented. 一方第2のアドレスカウンタ(5)はゲート手段(11 While the second address counter (5) a gate means (11
a)、ゲート(12b)により書込モード(W)の半分の周期で書込モード(W)中に歩進され、読出モード(R) a), a gate (by 12b) is incremented during a write mode (W) at half the period of the write mode (W), read mode (R)
の1回おきにセレクタ(6b)(6a)を通じて出力が画面メモリ(3)に導かれる。 Outputted through the selector (6b) (6a) every other one is led to the screen memory (3).

第1フレームを例にとると、第1のアドレスカウンタ(4)に「0000」第2のアドレスカウンタ(5)に「20 Taking the first frame as an example, "20 to the first address counter (4) to" 0000 "second address counter (5)
00」が蓄えられた後、第1のタイミング信号(D 1 )によってモード信号(R/W)が出はじめ、最初のタイミング(t 1 )において書込モード(モード信号「H」)が指定される。 After 00 "is stored, the first timing signal (D 1) by the mode signal (R / W) is started out, write mode (mode signal" H ") at the first timing (t 1) is designated that. これによりラッチ回路(16)から映像信号は画像メモリ(3)(3)に送られるが、この時の番地指定は第1のアドレスカウンタ(4)により「0000」番地である。 While this the image signal from the latch circuit (16) is sent to the image memory (3) (3), the address specified at this time is "0000" address by the first address counter (4). 次のタイミング(t 2 )においてはクロック(CL) Next timing clock at (t 2) (CL)
により読出モード(モード信号「L」)となり、「000 By the read mode (mode signal "L"), and "000
0」番地の内容が読出されてラッチ回路(17)に蓄えられる。 0 "the contents of the address is read and stored in the latch circuit (17). さらに次のタイミング(t 3 )において再び書込モード(W)になっているが第1のアドレスカウンタ(4)は歩進されているので、映像信号は画面メモリ(3)(3)の「0001」番地に記憶される。 Furthermore, since the next timing (t 3) has again become the write mode (W) in the first address counter (4) is incremented, the video signal is screen memory (3) (3) " 0001 "is stored in the address.

第4のタイミング(t 4 )において、読出モード(R)となった画面メモリ(3)(3)は第2のアドレスカウ(5)の出力がセレクタ(6b)(6a)を経て導かれるので「2000」番地が番地指定される。 In the fourth timing (t 4), the output of the screen memory is a read mode (R) (3) (3) a second address Cow (5) is guided through a selector (6b) (6a) "2000" address is specified address. (電源を入れた直後はこの番地に映像信号は記憶されていないが、通常は1 (While video signal to the address immediately after the power is turned on not stored, usually 1
画面前の映像が記憶されている。 Screen before the image is stored. )この「2000」番地の内容は逆変換器(15)に送られるが、この時より第2のタイミング信号(D 2 )によりゲート手段(11b)が動作しはじめるので逆変換器(15)はパラレル−シリアル変換をし、次に変換器(15)にトリガ信号が与えられるまでに転送を終ればよい。 ) While contents of the "2000" address is sent to the inverse transformer (15), inverter since the gate means (11b) starts operating by the second timing signal from the time the (D 2) (15) is parallel - to serial conversion, then converter (15) may After completion of the transfer until the trigger signal is given. 従ってモード信号(R/W)の2 2 Accordingly mode signal (R / W)
倍の周波数の転送タイミング信号(CT)が与えられる。 Times the frequency transfer timing signal (CT) is given.
またこの時同時にラッチ回路(17)も出力を許せば「00 The "00 permitting at the same time output latch circuit (17) is also at this time
00」番地の内容と「2000」番地の内容が同時にシリアル信号に変換されドライバ(2)に転送される。 00 "contents of the content and the" 2000 "address of the address is transferred to the driver is converted into a serial signal (2) at the same time.

以下同様にして、書込と読出が交互に行なわれるが、書込は「0000」番地をスタートとして1番地ずつ順次行なわれ、読出は「0000」番地からはじまる上画面用画素情報と「2000」番地からはじまる下画面用画素情報とが交互に読出され、ドライバ(2)への転送は下画面用画素情報が読出される時上下画面同時に、しかし独立して行なわれる。 In the same manner, although writing and reading are alternately performed, writing the "0000" address is one address sequentially performed as a start, read the "0000" on the screen pixel information starting from the address "2000" and lower screen pixel information starting from the address are read out alternately, transfer to the driver (2) is performed vertically screen simultaneously, but independently when the pixel information for the lower screen is read.

従って第1画面の書込が終了(最後の番地は3FFF番地) Thus writing of the first screen is completed (the last address is 3FFF address)
する直前のタイミングで上側画面の映像信号(番地は1F 1F video signal (address of the upper screen at a timing immediately before the
FF)を読出し、直後のタイミングで下側画面の映像信号(番地は3FFF)を読出すことになる。 FF) reads the video signal (address of the lower screen at the timing immediately after will be read 3FFF). 即ち1画面分の書込時間と読出時間とが等しくなり、読出しにおいては上画面については現在書込中の画面の映像信号を、下画面分については1画面前の映像信号を読出す事になる。 That 1 is a screen of the writing time and reading time is equal, a video signal of a screen in the current writing for the upper screen in reading, to be read out one screen before the video signals to the lower screen Become.

これによりドライバ(2)への画信号の入力は、画面メモリ(3)(3)への書込速度の1/2の速度(即ち変換器(13)のシリアルクロック周波数=逆変換器(15) Thus the input of the image signal to the driver (2), a screen memory (3) Serial clock = inverter of half the speed of the writing speed to (3) (or transducer (13) (15 )
(15)のシリアルクロック周波数×2)となり、かつ上下各々の画面において映像信号の連続性が保たれる(映像信号はシリアルデータなので第n−1画面後半と第n Serial clock × 2) becomes and (video signal continuity is maintained of the video signal in the vertical each screen (n-1) th screen late since serial data and the n (15)
画面前半は連続している)ので、第n画面の表示においては、第i行タイミングで上第i行目に第n画面データ、下第i行目に第n−1画面データというように、上画面で第n画面データを、下画面で第n−1画面データを表示しているものの、一つ前の下画面データと次の上画面データとの表示はごく短い連続した時間内のデータであり、しかも実用的には上画面の最終行表示のときは下画面の最終行を表示し、その次の行タイミングでは下画面の第1行が第n画面データで表示されることになるので、観察者に表示が歪んでいるかのような違和感を与えることはない。 Since the screen half is continuous), in the display of the n screen, the n-screen data to the i-th row above in the i-th row timing, so that the n-1 screen data to the i-th row below, the n-th screen data on the screen, but is displaying the first n-1 screen data under the screen, the display of the previous lower screen data and the next on the screen data very short successive data in time and a, yet practical displays the last line of the lower screen when the last line displayed on the screen, so that the first row of the lower screen is displayed at the n-th screen data in the next line timing because, it does not give a sense of discomfort, such as if it is distorted display to the viewer.

以上の説明において、変換器(14)にAD変換器が含まれているならば1画素あたり2ビット(4階調)、4ビット(8階調)、8ビット(16階調)等の映像情報として全く同様の手順で階調表示ができる。 In the above description, the 2-bit (4 gray level) per pixel if contains AD converter transformer (14), 4 bits (8 tones), a video, such as 8-bit (16 gray level) It may gradation display by exactly the same procedure as information. さらに、階調のかわりに色信号とするか、又は色信号に対応して3画面分の画面メモリを有し各色毎に同じ手順を踏めばカラー表示も行う事ができる。 Further, the color signal in place of the tone or color display can also be performed if step on the same procedure for each color has a screen memory 3 screens in response to the color signals.

また、画素情報の有効表示領域を示す表示タイミングとしての表示信号(D)は、垂直帰線信号(V)をもとに無効にすべき水平帰線信号(H)を計数したのちに形成してもよいが、ブランキング信号を利用すると簡単であり、かつパーソナルコンピュータをはじめとするデジタル処理した画素情報を直接出力する機器ではディスプレイタイミング信号を同様に出力するからこれを直接的に利用すればよい。 The display signal as a display timing indicating an effective display area of ​​the pixel information (D) forms a vertical blanking signal (V) in After counting the horizontal blanking signal should be disabled based on (H) may be, but is easy utilizing blanking signal, and a device for outputting the digital processed pixel information, including personal computer directly if directly using this because outputs a display timing signal similarly good. 但し、ブランキング信号やディスプレイタイミング信号はしばしばタイミングずれを生じており、本来の画像の中心が液晶表示器(1)の画面の中央に一致しないことが多い。 However, the blanking signal and a display timing signal often has occurred a timing shift, often the center of the original image does not match the center of the screen of the liquid crystal display (1). この場合、本発明においてはメモリや転送のタイミングの基準を表示信号(D)においているので、その表示信号(D)をずらせばよい。 In this case, since at the display the reference timing of the memory and the transfer signal (D) in the present invention, may be shifted to the display signal (D). 第3図はその時の要部ブロック図で、画像処理回路(8) Figure 3 is a schematic block diagram at that time, the image processing circuit (8)
とタイミング手段(9)との間の表示信号線に遅延信号をつくるカウンタ(20)を直列接続し、ブランキング信号(B)(又はディスプレイタイミング信号)からjクロック遅れた出力をもって表示信号(D′)とすればよい。 And a counter (20) to create a delayed signal to the display signal lines between the timing means (9) connected in series, a blanking signal (B) (or display timing signal) from the j clock delayed output with a display signal (D ')And it is sufficient. このjは実際上は0乃至8の間で有用である。 The j is practically useful in between 0-8.

ト) 発明の効果 以上の如く本発明は、表示信号の立場からみて上下に2 G) As described above, according to the present invention, the vertical as viewed from the standpoint of display signals 2
分割されたドットマトリクス表示器を、画素数と等しい記憶容量の画面メモリを用いて駆動するとき、メモリの利用方法として1サイクルが書込、上画面読出、書込、 The divided dot matrix display, when driving using the screen memory equal storage capacity and the number of pixels, one cycle write a usage of memory, the upper screen read, write,
下画面読出となるようにするとともにそのメモリを利用するタイミングは有効表示領域を示す表示タイミングから書込読出クロック分遅延させたタイミング信号に基づくものであるから、画面メモリの容量もその周辺回路も比較的少なく、そのメモリの書込速度の半分の速度で表示用情報転送が行えるから画像がちらつかず、かつ画面の水平方向の粗密にただちに対応できるから汎用性にも富んでいる。 Since the timing of use of the memory as well as to the lower screen readout it is based on the timing signal obtained by delaying the write and read clocks from the display timing indicating an effective display area, the capacity of the screen memory nor its peripheral circuits relatively small, it is rich in versatility because the display information transferred at half the speed of writing speed of the memory image is not flickering because performed, and immediately it corresponds to the horizontal direction of the density of the screen.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明実施例の画像表示装置のブロック図、第2図はその要部のタイミングチャート、第3図は本発明の他の実施例の要部ブロック図である。 Block diagram of Figure 1 is the image display apparatus of the present invention embodiment, Fig. 2 a timing chart of the main portion, FIG. 3 is a schematic block diagram of another embodiment of the present invention. (1)……液晶表示器、(2)……ドライバ、(3) (1) ... liquid crystal display device, (2) ... driver, (3)
(3)……画面メモリ、(4)(5)……アドレスカウンタ、(6a)(6b)……セレクタ、(7)(7)……プリセット手段、(8)……画像処理回路、(9)……タイミング手段、(10)……クロック発生手段、(11a) (3) ... screen memory, (4) (5) ... address counter, (6a) (6b) ...... selector (7) (7) .... preset device, (8) ... image processing circuit, ( 9) ... timing means, (10) .... clock generating means, (11a)
(11b)……ゲート手段、(12a)(12b)……ゲート、 (11b) ...... gate means, (12a) (12b) ...... gate,
(13)……変換器、(14)……ゲート、(15)(15)… (13) ... converter, (14) .... gates, (15) (15) ...
…逆変換器、(16)(17)……ラッチ回路、(18)…… ... inverter, (16) (17) ... latch circuit, (18) ....
制御手段、(19)……液晶制御手段。 Control means, (19) ...... liquid crystal control means.

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】上下に2分割されたドットマトリクスからなる液晶表示器と、液晶表示器のドットに対応した画素情報を1画面分記憶できる画面メモリと、画面メモリの書込と読出しとを交互に行うためのクロック発生手段と、順次送られてくる画素情報の有効表示領域を示す表示タイミングよりクロック発生手段の整数クロック数分遅延したタイミングを発生させるタイミング手段と、表示タイミングより遅延したタイミングにより画面メモリの書込読出し動作を制御する制御手段とを具備した事を特徴とする画像表示装置。 And 1. A liquid crystal display comprising two split dot matrix vertically, and the screen memory the pixel information corresponding to dots of the liquid crystal display device capable of storing one screen, the screen memory and writing and reading alternately a clock generating means for performing the, timing means for generating a timing delayed integer number of clocks of the clock generating means from display timing indicating an effective display area of ​​the pixel information sequentially sent, a timing delayed from the display timing an image display device comprising it has a control means for controlling the writing reading operation of the screen memory.
  2. 【請求項2】前記タイミング手段は表示タイミングより整数クロック数分遅延した第1のタイミング信号と、第1のタイミング信号よりさらに整数クロック数分遅延した第2のタイミング信号を発生させ、前記制御手段は第1のタイミング信号により画面メモリの書込読出し動作を制御し、さらに第2のタイミング信号により画面メモリから読み出した画素情報の液晶表示器側への転送を行う液晶制御手段を具備した事を特徴とする前記特許請求の範囲第1項記載の画像表示装置。 Wherein said timing means comprises a first timing signal delayed integer number of clocks from the display timing, to generate a second timing signal which is delayed further integer number of clocks from the first timing signal, said control means that is provided with the liquid crystal control unit for transferring to the liquid crystal display side of the pixel information read out from the first controls the writing reading operation of the screen memory by the timing signal, further the screen memory by a second timing signal the image display device of the range described first term of the appended claims, wherein.
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