JP2622950B2 - Image display device - Google Patents

Image display device

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JP2622950B2
JP2622950B2 JP1403885A JP1403885A JP2622950B2 JP 2622950 B2 JP2622950 B2 JP 2622950B2 JP 1403885 A JP1403885 A JP 1403885A JP 1403885 A JP1403885 A JP 1403885A JP 2622950 B2 JP2622950 B2 JP 2622950B2
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JP1403885A
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JPS61173296A (en )
Inventor
章二 岩崎
Original Assignee
三洋電機株式会社
鳥取三洋電機 株式会社
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Description

【発明の詳細な説明】 イ) 産業上の利用分野 本発明は液晶テレビに好適なサイクルスチール表示方式を原型とする画像表示装置に関する。 DETAILED DESCRIPTION OF THE INVENTION i) INDUSTRIAL FIELD The present invention relates to an image display device according to prototype a suitable cycle steal display method in a liquid crystal television.

ロ) 従来の技術 従来液晶表示器を上下2分割し、分解したおのおのに対して画素情報を入力し表示するものとして特開昭58− B) conventional techniques conventional liquid crystal display device vertically divided into two parts, Sho as an indication to enter the pixel information for each decomposed 58-
83892号、特開昭58−193588号、特開昭59−28192号等があり、いずれもテレビ画像等に利用できるものである。 No. 83892, JP 58-193588, there is JP-59-28192, etc., all those available to the television image or the like.
これらの画像表示装置は専ら液晶表示器の応答性に起因する駆動上の時分割の負担を軽減するために行なわれている。 These image display devices is exclusively carried out in order to reduce the burden of time-division on the drive due to the response of the liquid crystal display device. ところが液晶表示器の画素数が多くなればなる程、液晶表示器の応答性のみならず駆動素子を含めた応答性の悪さが表面化し、例えば所定の速度でかつシリアルデータとして送られてくるテレビの映像信号等であれば、これを直接駆動素子に送ると粗くてかつ画面にゆらぎのある画像(追従不能のためのビットおち発生)になりやすい。 But as it sounds The more the number of pixels of the liquid crystal display device, responsive poor including the drive element not only the response of the liquid crystal display device is surfaced, for example, a predetermined speed a and television sent as serial data If the video signal or the like, prone to image with fluctuations (bits fall occurs for non follow) the rough and screen sending directly in the drive element. そこで画面メモリを用いて受け取った映像信号を一時蓄え、メモリの書込速度と読出速度を変えたり、2画面分の画面メモリを有して交互に書込用と読出用に利用したり、規則的に映像信号を取捨選択して駆動素子に送っていた。 Therefore temporarily stored video signal received by using the screen memory, changing the writing speed and reading speed of the memory, or utilized for write and read alternately with a screen memory of two screens, rules to sift through the video signal has been sent to the driving element basis. しかしこれらの方法は大容量メモリを要したり画像品質(特に表示の粗さ)を劣悪化させたりするので好ましくない。 However, these methods are not preferred because or to poor the image quality or requires a large-capacity memory (particularly the display of the roughness).

ハ) 発明が解決しようとする問題点 本発明は上述の点を考慮してなされたもので、1画面分の画面メモリですむ高表示品質の画像表示装置を提供するものである。 C) INVENTION AND SUMMARY Problems The present invention has been made in view of the above, there is provided an image display device with high display quality requires only one screen of the screen memory.

ニ) 問題点を解決するための手段 本発明は画面メモリの書込、上画面分読出、書込、下画面分読出を1サイクルとし、これを複数サイクル繰り返して1画面分の表示を行うもので、特に、書込手段の書込タイミングの間に読出のためのタイミングが設定され、かつ、上側の画面に対応する画素情報と下側の画面に対応する画素情報を所定数の画素情報単位に交互に上画面用メモリと下画面用メモリから複数回読出すことによって1画面分の画素情報を液晶表示器に送る構成とした読出手段を備えることを特徴とする。 D) means present invention for solving the problem of the screen memory write, and the upper screen read, write, and 1 cycle under screen reading, performs display of one screen by this repeating multiple cycles in, in particular, set the timing for reading during the write timing of the write means, and the pixel information corresponding to the pixel information and the lower screen corresponding to the upper side of the screen a predetermined number of pixel information units characterized in that it comprises a reading means which is configured to send to the liquid crystal display pixel information for one screen by issuing multiple Kaidoku from memory and lower screen memory for the upper screen alternately.

ホ) 作用 これにより画面メモリの書込速度の半分の速度で表示データを転送でき、画面メモリは1画面分の容量でよく、1画面分の書込時間で1画面分の読出を行えるから画質をよくできる。 E) acts This allows transferring display data at half the rate of writing speed of the screen memory, screen memory may be a capacity of one screen, because allows the reading of one screen at the writing time for one screen image quality It can be better.

ヘ) 実施例 第1図は本発明実施例の画像表示装置のブロック図、 F) Example Figure 1 is a block diagram of an image display device of the present invention embodiment,
第2図はその要部のタイミングチャートであり、以下白黒で階調表示のない画素数512×256ドットの表示を行う場合を例にとって説明するが、これに限られるものではない。 Figure 2 is a timing chart of the main part, but will be described as an example the case of performing the monochrome display of gradation display without the pixel number 512 × 256 dots or less, it is not limited thereto. 第1図において、(1)はツイストネマティック型の液晶表示器でその電極はマトリクス配置され、画面(又は電極群)は独立して駆動できる上下に2分割されており、各々256×256ドット(画面全体で512×256ドット)の画素を有している。 In Figure 1, (1) is twisted nematic type that electrode in the liquid crystal display device of a matrix arrangement, the screen (or electrode group) is divided into two parts in the vertical that can be driven independently, each 256 × 256 dots ( the entire screen has the pixels of 512 × 256 dots). (2)は液晶表示器(1)のドライバで、日立製作所製HD44100H等からなり、シリアル転送されてくる画信号(映像信号の画素情報)を受けてタイミングをとり、バイアスを与え液晶表示器を駆動する。 (2) the driver of the liquid crystal display (1), made by Hitachi Ltd. HD44100H like, timed receives the image signal which is serially transferred (pixel information of the video signal), a liquid crystal display device giving a bias to drive.

(3)は液晶表示器(1)のドット(画素)に対応した画素情報を1画面分記憶できる画面メモリで、8192ビット(65536ビット)スタティック駆動のランダムアクセスメモリ2個、即ち、上画面用メモリ(3a)と下画面用メモリ(3b)により構成されている。 (3) the screen memory that can one screen storing pixel information corresponding to the dot (pixel) of the liquid crystal display (1), two random access memory 8192 bits (65536 bits) static driving, i.e., for the upper screen is constituted by a memory (3a) and the lower screen memory (3b). 尚1ドットあたりのデータは1ビット(白又は黒の情報)として取り扱っている。 Note data per dot is treated as one bit (white or black information).

(4)は書込アドレスカウンタ、(5a)(5b)は読出アドレスカウンタで、セレクタ(6a)(6b)を介していずれも画面メモリ(3)のアドレス指定を行うものである。 (4) the write address counter, (5a) (5b) in the read address counter, and performs addressing selector (6a) both through (6b) screen memory (3). (7)はアドレスカウンタ(4)(5a)(5b)にスタートアドレスの番地を入力するための3連のレジスタである。 (7) is a triple register for inputting an address of the start address in the address counter (4) (5a) (5b). 画面メモリ(3)の上画面用メモリ(3a)に割り当てられた番地が0000番地〜1FFF番地(16進数表示、 Screen memory (3) the address assigned to the screen memory (3a) on the 0000 address ~1FFF address (in hexadecimal notation,
10進数との対応は0〜9が0〜9、10〜15がA〜F) Support 0-9 is 0~9,10~15 is A~F the decimal)
で、下画面用のメモリ(3b)に割り当てられた番地が20 In, the address assigned to the memory (3b) for the lower screen 20
00番地〜3FFF番地であれば、レジスタ(7)には書込アドレスカウンタ(4)用に「0000」、上画面用メモリ(3a)に対応する読出アドレスカウンタ(5a)用に「00 If address 00 ~3FFF address register (7) to the write address counter (4) for the "0000", "00 for read address counter (5a) corresponding to the memory for the upper screen (3a)
00」、下画面用メモリ(3b)に対応する(5b)用に「20 00 "," 20 for the corresponding to the memory (3b) for the lower screen (5b)
00」が記憶されている。 00 "it is stored.

(8)は画像処理回路で、チューナ、中間周波増巾等を含み白黒の映像信号をシリアル出力するものであるが、ビデオ等からビデオ信号を受けるバッファ等で構成してもよい。 (8) in the image processing circuit, a tuner, but a black-and-white video signal comprising an intermediate frequency increase width and the like is to serially output, it may be constituted by a buffer or the like for receiving the video signal from a video or the like. (11)は映像信号を8ビット分ずつシリアルパラレル変換するSP変換器、(12)(12)はパラレルの映像信号をシリアル変換するPS変換器、(13)(13) (11) SP converter for serial-parallel conversion of the video signal by 8 bits minutes, (12) (12) PS converter for serial converts the parallel video signal, (13) (13)
は映像信号のタイミングをとるためのラッチ回路である。 Denotes a latch circuit for timing of the video signal.

また、(9)は上述した全ての回路が円滑に働くよう監視し制御するタイミング制御回路で、特に画像処理回路(8)からは垂直帰線信号(V)と水平帰線信号(H)を受け、また画面メモリ(3)には読出書込タイミング信号(R/W)を出力し、アドレスカウンタ(4) Furthermore, the (9) all circuits in a timing control circuit that monitors controlled to smoothly work, particularly from the image processing circuit (8) vertical retrace signal (V) and the horizontal retrace signal as described above is (H) receiving and outputting the read write timing signal (R / W) on the screen memory (3), the address counter (4)
(5a)(5b)にはデータ転送線およびカウントアップ信号(ACD0)(ACD1)(ACD2)をそれぞれ出力している。 (5a) (5b) The outputs each of the data transfer line and the count-up signal (acd0) a (ACD1) (ACD2).
尚、セレクタ(6a)はこのR/W信号を受けて出力すべくアドレス信号の切換を行い、セレクタ(6b)はトグルフリップフロップ(14)によって得られたR/W信号の1/2周波数の信号で読出アドレスカウンタ(5a)(5b)の選択切換を行う。 The selector (6a) performs switching of the address signal to be output receives the R / W signal, the selector (6b) is 1/2 the frequency of the obtained R / W signal by the toggle flip-flop (14) performing selective switching of the read address counter (5a) (5b) in the signal.

上述の構成において第2図を参照しながら動作を説明する。 The operation will be described with reference to FIG. 2 in the above-described configuration. まず画像処理回路(8)は、受信した電波又は送られてきたビデオ信号から垂直帰線信号(V)と水平帰線信号(H)を送り出し、水平帰線信号(H)を受けてタイミング制御回路(9)から出力される表示信号(D)のある間、映像信号を出力する。 First, the image processing circuit (8) sends out a vertical blanking signal (V) and the horizontal retrace signal (H) from the received radio waves or sent coming video signals, timing control receives the horizontal blanking signal (H) while a display signal (D) outputted from the circuit (9) outputs the video signal. この映像信号は1走査中256ドット相当の白黒の画信号であるがSP変換器(11)で8ビット分ずつのパラレル信号に変換されラッチ回路(13)に蓄えられR/W信号の書込タイミングに間にあうよう出力される。 Writing of the video signal is stored in 1 is a picture signal of black and white 256 dots equivalent during scanning but is converted into parallel signals by 8 bits minutes SP converter (11) latch circuit (13) R / W signal It is output in time for timing. また垂直帰線信号(V)に基づいてレジスタ(7)の内容はアドレスカウンタ(4) The contents of the register (7) on the basis of the vertical blanking signal (V) the address counter (4)
(5a)(5b)にそれぞれ転送される。 (5a) each of which is transferred to (5b).

さて、画面メモリ(3)はタイミング制御回路(9) Now, the screen memory (3) is a timing control circuit (9)
の内部にある2相のクロック信号φ1φ2によって制御され、クロック信号φ1により書込状態と記憶内容の読出状態が交互に切換えられる。 Of which is controlled by 2-phase clock signals φ1φ2 located inside, read the state of memory contents and write state is alternately switched by the clock signal .phi.1. そして書込むべき画面メモリ(3)の番地(「0000」〜「3FFF」)は、書込アドレスカウンタ(4)によって、また、読出すべき画面メモリ(3)の内の上画面に対応した番地(「0000」〜 Address and address of writing to the screen memory (3) ( "0000" - "3FFF") is the write address counter (4), also corresponding to the upper screen of the screen memory to be read (3) ( "0000" -
「1FFF」)は、読出アドレスカウンタ(5a)によって、 "1FFF") is, by the read address counter (5a),
読出すべき画面メモリ(3)の内の下画面に対応した番地(「2000」〜「3FFF」)は、読出アドレスカウンタ(5b)によって選択的に与えられるが、そのアドレスカウンタ(4)(5a)(5b)はクロック信号φ2に同期して歩進される。 Address corresponding to the lower screen of the screen memory to be read (3) ( "2000" - "3FFF") is selectively provided by the read address counter (5b), the address counter (4) (5a ) (5b) is incremented in synchronization with the clock signal .phi.2.

第1フレームを例にとり、第2図を参照して説明すると、垂直帰線信号(V)によって書込アドレスカウンタ(4)の内容は「0000」、読出アドレスカウンタ(5a) A first frame as an example, with reference to FIG. 2, the contents of the write address counter (4) by a vertical retrace signal (V) is "0000", the read address counter (5a)
(5b)にそれぞれ「0000」、「2000」が蓄えられた時点からスタートする。 Respectively (5b) "0000", to start from the point at which "2000" has been stored.

最初のタイミング(t1)においてR/W信号は書込状態として「L」レベルを出力し、ラッチ(13)から映像信号は画面メモリ(3)に送られるが、その時セレクタ(6a)を通じて書込アドレスカウンタ(4)の内容が出力されて番地指定されるから「0000」番地、即ち画面メモリ(3)の上画面用メモリ(3a)に映像信号は記憶される。 R / W signal is at the first timing (t1) outputs "L" level as the write state, the video signal from the latch (13) is sent to the screen memory (3), write that time through a selector (6a) address counter (4) "0000" address from the contents is outputted is specified address, that the video signal on a screen memory (3a) on the screen memory (3) is stored.

次のタイミング(t2)においてR/W信号は読出状態として「H」レベルを出力し、この時の番地は読出アドレスカウンタ(5a)の内容に基づき「0000」番地、即ち、 R / W signal at the next timing (t2) outputs "H" level as a read state, "0000" address based on the content of the address at this time read address counter (5a), i.e.,
この場合は先ほどタイミング(t1)で上画面用の画面メモリ(3a)に書込記憶されたばかりの記憶内容が読出されラッチ(13)に蓄えられる。 In this case, stored in the latch memory contents has just been written stored in the screen memory (3a) for the upper screen in the previous time (t1) is read (13). そしてこのタイミング中にACD0の立下りにより、次の書込先を示す書込アドレスカウンタ(4)は1歩進して「0001」となる。 And the fall of ACD0 during this time, the write address counter (4) that indicates the next write destination by one increment is "0001".

さらに次のタイミング(t3)では再び書込状態となって「0001」番地、即ち、画面メモリ(3)の上画面用メモリ(3a)に映像信号が記憶される。 Furthermore, "0001" again a write state in the next timing (t3) address, i.e., a video signal is stored in the screen memory on the screen memory (3) (3a).

上記タイミング(t3)に続くタイミング(t4)においては、R/W信号は読出状態として「H」レベルを出力する。 At the timing (t4) following the above timing (t3), R / W signal outputs "H" level as a read state. ここで読出しは、読出アドレスカウンタ(5b)の内容に基づいて番地指定がなされるから「2000」番地、即ち、下画面用メモリ(3b)の内容が出力される。 Here read the address "2000" from the address designation is performed based on the contents of the read address counter (5b), that is, output the contents of memory for the lower screen (3b). 尚、第1フレームのこの時点においては、上記のように画面メモリ(3)への書込みが「0001」番地までしか終わっていないので、この「2000」番地には映像信号は入っていないが、第2フレーム以降は、その直前のフレームによって書込まれた映像信号が記憶されるので、その内容が出力されることになる。 Note that in this point in the first frame, the writing to the screen memory (3) as described above does not end only to "0001" address, the video signal is in the "2000" address is not included, the second and subsequent frames, since the video signal written by the immediately preceding frame is stored, so that the contents are output. そしてこの状態で下画面用メモリ(3b)から読出された映像信号と、先にタイミング(t2)において上画面用メモリ(3a)から読出されてタイミングをとるためにラッチ回路(13)に蓄えられた映像信号は共にそれぞれPS変換器(12)(12)に送られ上画信号と下画信号としてドライバ(2)に入力され表示される。 The video signal read from the lower screen memory (3b) in this state, stored in latch circuit (13) for taking are read timing from the memory for the upper screen (3a) at the timing (t2) before video signals are displayed is input as an upper image signal and Shitaga signal to the driver (2) is sent to both the respective PS converter (12) (12).

タイミング(t5)以降も上記タイミング(t1)〜(t Also the timing timing (t5) or later (t1) ~ (t
4)と同様にして、書込と読出が交互に行われるが、書込は「0000」番地をスタートして1番地ずつ歩進して行われ、読出は「0000」番地からはじまる上画面用データと「2000」番地からはじまる下画面用データとが交互に読出される。 4) In the same manner, although writing and reading are alternately performed, the writing is performed incremented by one address and start address "0000", for on the screen read operation starting from "0000" address and the lower screen for data starting from the data and "2000" address is read out alternately.

即ち、画面メモリ(3)への書込は、上記のように、 That is, writing to the screen memory (3), as described above,
書込アドレスカウンタ(4)によって指定される番地によって行われ、第2図に示すようにこの書込アドレスカウンタ(4)の内容は「0000」番地から順次1ずつ歩進されるので、書込アドレスカウンタ(4)の内容が上画面用メモリ(3a)に割り当てられた「1FFF」番地まで歩進されるまでは、画面メモリ(3)の上画面用のメモリ(3a)に映像信号が順次記憶されることになる。 Made by the address designated by the write address counter (4), the contents of the write address counter, as shown in FIG. 2 (4) is incremented one by one from the "0000" address, write until the contents of the address counter (4) is incremented to "1FFF" address assigned to the memory for the upper screen (3a), a video signal is sequentially memory (3a) on the screen of the screen memory (3) It becomes stored as it. そして、書込アドレスカウンタ(4)の内容が「1FFF」番地から1つ歩進されて「2000」番地になると、それ以降は下画面用メモリ(3b)に割り当てられた番地となり、書込アドレスカウンタ(4)の内容が下画面用メモリ(3 When the content of the write address counter (4) is one increment from "1FFF" address becomes "2000" address, thereafter becomes addresses assigned to the memory (3b) for the lower screen, write address counter (4) of the contents of the memory for the lower screen (3
b)に割り当てられた「3FFF」番地まで歩進されるまでは、画面メモリ(3)の下画面用メモリ(3b)に映像信号が順次記憶されることになる。 Assigned to b) until the incremented to "3FFF" address would video signal in the memory (3b) for the lower screen of the screen memory (3) are sequentially stored. 1画面分の書込が終了すると、上記のように次の垂直帰線信号(V)によって書込アドレスカウンタ(4)の内容は「0000」になり次のフレームが始まることになる。 When writing of one screen is completed, the contents of the write address counter (4) by the next vertical retrace signal (V) as described above will be begin is the next frame to "0000".

また、画面メモリ(3)からの読出は、上記のように、書込タイミング(t1),(t3),(t5)・・・の間に設定されたタイミング(t2),(t4)・・・に基づき、読出アドレスカウンタ(5a),(5b)によって指定される番地によって行われる。 Further, the reading from the screen memory (3), as described above, the write timing (t1), (t3), (t5) set timing during · · · (t2), (t4) · · based on-read address counter (5a), it is performed by the address specified by (5b). そして第2図に示すように、「0000」からはじまる上画面用メモリ(3a)用の読出アドレスカウンタ(5a)は、(t5),(t9)・・・のタイミングで1ずつ「1FFF」まで歩進され、「2000」からはじまる下画面用メモリ(3b)用の読出アドレスカウンタ(5b)は、(t7),(t11)・・・のタイミングで1ずつ「3FFF」まで歩進される。 Then, as shown in FIG. 2, the read address counter for the memory for on the screen starting from the "0000" (3a) (5a) until (t5), one at the timing (t9) · · · "1FFF" is incremented, the read address counter for the memory for the lower screen starting from "2000" (3b) (5b) is, (t7), is incremented to "3FFF" one by one at the timing of (t11) ···. しかも、この読出アドレスカウンタ(5a),(5b)の歩進は交互に行われるから、読出アドレスカウンタ(5a)(5b)の歩進速度は書込アドレスカウンタ(4)の半分になる。 Moreover, the read address counter (5a), incrementing the since performed alternately stepping speed of the read address counter (5a) (5b) is half of the write address counter (4) of the (5b). 例えば「000 For example, "000
0」からはじまる書込アドレスカウンタ(4)の内容が「2000」のとき、同じく「0000」からはじまる読出アドレスカウンタ(5a)の内容はその半分の「1000」となり、「2000」からはじまる読出アドレスカウンタ(5b) When the content of the write address counter (4) starting from 0 "is" 2000 ", also the contents of the read address counter (5a) starting from the" 0000 "is read address starting from" 1000 "and" 2000 "in half counter (5b)
の内容は「3000」となる。 Content is "3000" of.

従って第1画面の書込みが終了(最後の番地は3FFF番地)する直前のタイミングで第1画面の上側画面の映像信号(番地は1FFF)を読出し、直後のタイミングで下側画面の映像信号(番地は3FFF)を読出すことになる。 Thus read video signal (address is 1FFF) of the first screen above the screen at the timing immediately before the first screen of the writing is completed (the last address is 3FFF address), video signal (address of the lower screen at the timing immediately after will be read 3FFF) it is. 即ち1画面分の書込時間と読出時間とが等しくなり、読出しにおいては上画面分については現在書込中の画面の映像信号を、下画面分については1画面前の映像信号を読出すことになる。 That becomes equal to the one screen writing time and reading time, the video signal of a screen in the current writing for the upper screen, reading one screen before the video signals to the lower screen in reading become.

そしてドライバ(2)への画信号の入力は、(上述の例ではラッチ13によって上下でタイミングをあわせたが別々のタイミングでもよい)画面メモリ(3)への書込速度の1/2の速度(即ちSP変換器(11)のシリアルクロック周波数=PS変換器(12)のシリアルクロック周波数×2)となり、かつ、上下各々の画面において映像信号の連続性が保たれる(映像信号はシリアルデータなので、第n−1画面後半と第n画面前半は連続している) The input of the image signal to the driver (2) is 1/2 the speed of the writing speed to the (upper and lower has been timed at or at different times by the latch 13 in the above example) screen memory (3) (i.e. the serial clock frequency × 2 of SP converter (11) serial clock = PS converter (12)) and and the continuity of the video signal is kept on the screen of the upper and lower, respectively (video signal serial data so, the (n-1) th screen the second half of the n-th screen first half is continuous)
ので、第n画面の表示においては、第i行タイミングで上第i行目に第n画面データ、下第i行目に第n−1画面データというように、上画面で第n画面データを、下画面で第n−1画面データを表示しているものの、一つ前の下画面データと次の上画面データとの表示はごく短く連続した時間内のデータであり、しかも実用的には上画面最終行表示のときは下画面の最終行を表示し、その次の行タイミングでは下画面の第1行が第n画面データで表示されることになるので、観察者に表示が歪んでいるかのような違和感を与えることはない。 Since, in the display of the n screen, the n-screen data to the i-th row above in the i-th row timing, so that the n-1 screen data to the i-th row down, the n-th picture data on the screen although displaying a first n-1 screen data under the screen, the display of the previous lower screen data and the next on the screen data is data very short in consecutive time, yet in practical use when the upper screen last line displayed displays the last line of the lower screen, so that so that the first row of the lower screen is displayed at the n-th screen data in the next line timing, distorted display to the viewer It does not give a sense of discomfort, such as a dolphin.

以上の説明において、1画素を1ビット(白又は黒の情報)として取り扱い8ビット単位に書込、読出する場合を示し、書込、読出における所定数の画素情報は8画素を単位とした場合を示している。 In the above description, write handling 8 bit units one pixel as 1-bit (white or black information), shows the case of reading, writing, when the 8 pixels as the unit is a pixel information of a predetermined number of read the shows. 尚、画像処理回路(8)にAD変換器が含まれているならば1画素あたり2 The image processing circuit (8) if contains AD converter 1 pixel per 2
ビット(4階調)、4ビット(8階調)、8ビット(16 Bit (4 tones), 4 bits (8 tones), 8-bit (16
階調)等の映像情報とし全く同様の手順で階調表示ができ、この場合、4画素、2画素、1画素等の所定数の画素情報単位に書込、読出が行われる。 Gradation) or the like as image information can gradation display by exactly the same procedure, in this case, four pixels, two pixels, writing, and reading is performed in a predetermined number of pixel information units such as 1 pixel. さらに階調のかわりに色信号とするか、又は色信号に対応して3画面分の画面メモリを有し各色毎に同じ手順を踏めばカラー表示も行うことができる。 Furthermore either the color signals in place of the tone, or color display can also be performed if step on the same procedure for each color has a screen memory 3 screens in response to the color signals.

ト) 発明の効果 以上の如く本発明は、表示信号の立場からみて上下に2分割されたドットマトリックス表示器を、1画面分の画面メモリの利用タイミングとして、書込、上画面読出、書込、下画面読出を1サイクルとして繰返し、その読出した信号で駆動するものであるから、画面メモリの容量が比較的少なくてすみ、また、上下の各画面においては、画面メモリへの書込速度の半分の速度で画面メモリから読出した画素情報の転送が行えるから表示時間が2倍となって画面がちらつかないとともに、1画面分の書込時間で1画面分読出すことができ、しかも映像信号の連続性が保たれるので画質が良い表示装置を提供することができる。 G) The present invention as described above the effect of the invention, the two divided dot matrix display in the vertical as viewed from the perspective of the display signals, as the usage time of the screen memory for one screen, write, upper screen read, write , repeated lower screen read as one cycle, since it is intended to drive in its read-out signal, corner with a relatively small capacity of the screen memory, and in the upper and lower of each screen, the writing speed to the screen memory together with the display time from the transfer can be performed in half the speed in the read pixel information from the screen memory is not flickering screen is twice, can issue one screen read by the write time of one screen, yet the video signal because continuity is maintained can provide better image quality display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明実施例の画像表示装置のブロック図、第2図はその要部タイミングチャート、第3図はメモリの書込/読出タイミングを示す説明図である。 Block diagram of Figure 1 is the image display apparatus of the present invention embodiment, Fig. 2 an essential part thereof timing chart, FIG. 3 is an explanatory diagram showing the write / read timing of the memory. (1)……液晶表示器、(2)……ドライバ、(3)… (1) ... a liquid crystal display device, (2) ... the driver, (3) ...
…画面メモリ、(4)……(書込)アドレスカウンタ、 ... screen memory, (4) (write) address counter,
(5a)(5b)……(読出)アドレスカウンタ、(6a) (5a) (5b) ...... (read) address counter, (6a)
(6b)……セレクタ、(7)……レジスタ、(8)…… (6b) ...... selector, (7) ... register, (8) ...
画像処理回路、(9)……タイミング制御回路。 An image processing circuit, (9) ... timing control circuit.

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】上下に2分割されたドットマトリクスからなる液晶表示器と、液晶表示器のドットに対応した画素情報を1画面分記憶するための上画面用メモリと下画面用メモリを有する画面メモリと、順次送られてくる映像信号を画素順に所定数の画素情報単位に上画面用メモリと下画面用メモリからなる前記画面メモリに一画面分順次記憶する書込手段と、上側の画面と下側の画面の両方の表示に用いる画面情報を所定数の画素情報単位に画面メモリから順次読出す読出手段とを具備し、前記書込手段の書込タイミングと前記読出手段の読出のためのタイミングが交互に設定され、かつ、該読出手段は、上側の画面に対応する画素情報と下側の画面に対応する画素情報を所定数の画素情報単位に交互に上画面用メモリと下画面用メモリから 1. A screen comprising a bisected liquid crystal display comprising a dot matrix vertically, the screen memory and the lower screen memory on for one frame store pixel information corresponding to the dot of the liquid crystal display a memory, a writing means for one screen are sequentially stored in the screen memory composed of memory and the lower screen memory for the upper screen image signal sequentially sent to a predetermined number of pixel information units pixel order, and the upper screen screen information used to display both the lower screen, and a sequential reading reading means from the screen memory to a predetermined number of pixel information units, for reading the read means and write timing of said write means set alternately timing and said read out means, for the upper screen memory and lower screen pixel information alternately in a predetermined number of pixel information unit corresponding to the pixel information and the lower screen corresponding to the upper side of the screen from memory 数回読出すことによって1画面分の画素情報を液晶表示器に送る構成としたことを特徴とする画像表示装置。 The image display apparatus characterized by the pixel information for one screen by issuing several Kaidoku was configured to send the liquid crystal display device.
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