JPH0854601A - Active matrix type liquid crystal display device - Google Patents

Active matrix type liquid crystal display device

Info

Publication number
JPH0854601A
JPH0854601A JP18941394A JP18941394A JPH0854601A JP H0854601 A JPH0854601 A JP H0854601A JP 18941394 A JP18941394 A JP 18941394A JP 18941394 A JP18941394 A JP 18941394A JP H0854601 A JPH0854601 A JP H0854601A
Authority
JP
Japan
Prior art keywords
liquid crystal
crystal display
display device
crystal panel
active matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP18941394A
Other languages
Japanese (ja)
Inventor
Tsutomu Kai
勉 甲斐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP18941394A priority Critical patent/JPH0854601A/en
Publication of JPH0854601A publication Critical patent/JPH0854601A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Liquid Crystal Display Device Control (AREA)

Abstract

PURPOSE:To provide a liquid crystal display device capable of displaying even video signals mutually different in the number of pixels. CONSTITUTION:In the active matrix type liquid crystal display device provided with an active matrix liquid crystal display panel 1, a data driver 2 driving the data lines of the liquid crystal display panel 1 and a gate driver 3 driving the scan lines of the liquid crystal display panel 1, when the video signal of the number of pixels different from the number of pixels of the liquid crystal display panel 1 in the horizontal or vertical direction is inputted, and a part where no video is displayed occurs on the display surface of the liquid crystal display panel 1, a prescribed voltage is supplied to the pixel in the part where no video of the liquid crystal display panel 1 is displayed in the non-video signal period of the video signal.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はアクティブマトリクス型
液晶に関し、特に表示できる液晶パネルの画面より小さ
い表示データを表示する場合に、液晶パネルの1画素に
対して映像信号の1データを表示し、且つ全液晶画素を
駆動する液晶表示装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal, and particularly when displaying display data smaller than the screen of a liquid crystal panel that can be displayed, one data of a video signal is displayed for one pixel of the liquid crystal panel. The present invention also relates to a liquid crystal display device that drives all liquid crystal pixels.

【0002】[0002]

【従来の技術】図11はアクティブマトリクス型液晶表
示装置の基本構成を示す図であり、図12はアクティブ
マトリクス型液晶パネルの構成例を示す図であり、図1
3はデータドライバの構成を示すブロック図であり、図
14はゲートドライバの構成を示すブロック図である。
2. Description of the Related Art FIG. 11 is a diagram showing a basic configuration of an active matrix type liquid crystal display device, and FIG. 12 is a diagram showing a configuration example of an active matrix type liquid crystal panel.
3 is a block diagram showing the configuration of the data driver, and FIG. 14 is a block diagram showing the configuration of the gate driver.

【0003】アクティブマトリクス型液晶表示装置は、
アクティブマトリクス型液晶パネル1と、データドライ
バ2と、ゲートドライバ3を有する。アクティブマトリ
クス型液晶パネル1は、図12に示すように、マトリク
ス状に配置された液晶セルC11、…、Cxyと、デー
タドライバ2から延びるデータラインと、ゲートドライ
バ3から延びるスキャンラインと、各液晶セルと対応す
るデータラインを接続するように配置され、対応するゲ
ートがスキャンラインに接続された薄膜トランジスタT
FT11、…、TFTxyとを有する。スキャンライン
には走査パルスが順次印加され、この走査パルスに応じ
て各行の薄膜トランジスタが順次オン状態になる。デー
タドライバ2からは、各行の薄膜トランジスタがオン状
態になるのに応じて、表示データに対応する電圧がデー
タラインに出力される。従って、走査パルスに応じて表
示データに対応する電圧がその行の液晶セルに印加され
る。走査パルスが次の行に印加されると、その行の薄膜
トランジスタはオフ状態になり、すべての行に走査パル
スが印加されて再び走査パルスが印加されるまではその
行の薄膜トランジスタはオフ状態のままであるから、液
晶に印加された電圧はその時まで維持される。このよう
にしてすべての行の液晶に表示データに対応した電圧が
印加されると1画面の表示が終了する。この1画面の表
示サイクルを通常フレームと称する。また、垂直方向の
すべての行を表示するという意味から、1垂直表示期間
と称する場合もある。
The active matrix type liquid crystal display device is
It has an active matrix type liquid crystal panel 1, a data driver 2, and a gate driver 3. As shown in FIG. 12, the active matrix type liquid crystal panel 1 includes liquid crystal cells C11, ..., Cxy arranged in a matrix, data lines extending from the data driver 2, scan lines extending from the gate driver 3, and each liquid crystal. A thin film transistor T arranged to connect a cell and a corresponding data line and having a corresponding gate connected to a scan line
FT11, ..., TFTxy. Scan pulses are sequentially applied to the scan lines, and the thin film transistors in each row are sequentially turned on in response to the scan pulses. The data driver 2 outputs a voltage corresponding to display data to the data line in response to the thin film transistor in each row being turned on. Therefore, the voltage corresponding to the display data is applied to the liquid crystal cell in that row according to the scan pulse. When a scan pulse is applied to the next row, the thin film transistors in that row are turned off, and the thin film transistors in that row remain off until the scan pulse is applied to all rows and the scan pulse is applied again. Therefore, the voltage applied to the liquid crystal is maintained until that time. In this way, when the voltage corresponding to the display data is applied to the liquid crystals of all the rows, the display of one screen is completed. This one-screen display cycle is called a normal frame. Further, it may be referred to as one vertical display period in the sense that all the rows in the vertical direction are displayed.

【0004】アクティブマトリクス型液晶表示装置に
は、CRT(Cathode Ray Tube)に供給されるのと類似の
映像信号が供給される。そのような映像信号が供給され
た場合に、上記のような表示を可能にするため、データ
ドライバ2は、図13に示すように、シフトレジスタ2
1と、レベルシフタ22と、サンプル・アンド・ホール
ド回路23と、出力バッファ24とを有している。シフ
トレジスタ21には、1表示ドットに対応したクロック
信号GCLKが入力されると共に、水平同期信号HSY
NCが入力され、水平同期信号に対応して発生する水平
パルスがクロック信号GCLKに応じて順次シフトす
る。データドライバ2には映像信号が供給され、順次シ
フトする水平パルスによってサンプル・アンド・ホール
ド回路23にラッチされる。このようにしてサンプル・
アンド・ホールド回路23には、1水平ライン分のデー
タが保持される。この1水平ライン分のデータは出力バ
ッファ24に取り込まれ、対応する電圧が1水平表示画
素数分同時にデータラインに出力される。
A video signal similar to that supplied to a CRT (Cathode Ray Tube) is supplied to the active matrix type liquid crystal display device. In order to enable the above display when such a video signal is supplied, the data driver 2 has the shift register 2 as shown in FIG.
1, a level shifter 22, a sample and hold circuit 23, and an output buffer 24. A clock signal GCLK corresponding to one display dot is input to the shift register 21, and a horizontal synchronizing signal HSY is input.
NC is input and horizontal pulses generated corresponding to the horizontal synchronizing signal are sequentially shifted according to the clock signal GCLK. A video signal is supplied to the data driver 2 and is latched in the sample-and-hold circuit 23 by a horizontal pulse that is sequentially shifted. In this way the sample
The AND / hold circuit 23 holds data for one horizontal line. The data for one horizontal line is taken into the output buffer 24, and the corresponding voltage is simultaneously output to the data line for one horizontal display pixel number.

【0005】ゲートドライバ3は、図14に示すよう
に、シフトレジスタ31と、レベルシフタ32と、出力
バッファ33とを有する。シフトレジスタ31には垂直
同期信号VSYNCと水平同期信号HSYNCが入力さ
れ、垂直同期信号に応じて発生する走査パルスが水平同
期信号に応じて順次シフトする。シフトレジスタ31の
出力する順次シフトする走査パルスはレベルシフタ32
を介して出力バッファ33に入力される。出力バッファ
33からは、出力イネーブル信号OEに応じてスキャン
ラインに順次シフトする走査パルスが出力される。
As shown in FIG. 14, the gate driver 3 has a shift register 31, a level shifter 32, and an output buffer 33. The vertical synchronizing signal VSYNC and the horizontal synchronizing signal HSYNC are input to the shift register 31, and the scanning pulse generated according to the vertical synchronizing signal is sequentially shifted according to the horizontal synchronizing signal. The sequentially shifted scanning pulse output from the shift register 31 is the level shifter 32.
Is input to the output buffer 33 via. The output buffer 33 outputs a scan pulse that is sequentially shifted to a scan line according to the output enable signal OE.

【0006】現在、コンピュータ等の表示装置としては
CRTが広く使用されているが、小型で低消費電力な表
示装置としてアクティブマトリクス型液晶表示装置の使
用が増加している。現在の標準的な映像信号640×4
00ドットの表示を行うが、より高精細度の表示が要望
されており、高精細度の表示が行えるCRTやアクティ
ブマトリクス型液晶表示装置が開発されている。現在の
ところ高精細度用表示装置としては標準的な表示画素数
が定まっておらず、表示画素数の異なる複数種類の表示
装置が開発されている。通常、表示装置はコンピュータ
に対応して選択されるため、コンピュータの出力する映
像信号の画素数と表示装置の画素数は1対1に対応して
いる。しかし、コンピュータを変えても表示装置は共通
に汎用的に使用できることが要望されており、表示装置
は映像信号の全モードを表示できることが望ましい。
At present, CRTs are widely used as display devices for computers and the like, but the use of active matrix type liquid crystal display devices is increasing as compact and low power consumption display devices. Current standard video signal 640x4
Although 00 dots are displayed, higher definition display is desired, and CRTs and active matrix type liquid crystal display devices capable of high definition display have been developed. At present, a standard number of display pixels has not been determined as a display device for high definition, and a plurality of types of display devices having different display pixels have been developed. Normally, since the display device is selected corresponding to the computer, the number of pixels of the video signal output from the computer and the number of pixels of the display device have a one-to-one correspondence. However, even if the computer is changed, it is desired that the display device can be used commonly and universally, and it is desirable that the display device can display all modes of the video signal.

【0007】縦と横の表示画素数の比が整数倍に場合に
は、映像信号の画素数が大きい場合には映像信号を間引
いたり、表示画素数が大きい場合には複数画素に同じデ
ータを表示したり、複数画素の平均値を表示することに
より容易に対応できる。しかし、縦と横の表示画素数の
比が整数倍でない時にはこのような手法では表示を行え
ない。
When the ratio of the number of display pixels in the vertical and horizontal directions is an integral multiple, the video signal is thinned out when the number of pixels of the video signal is large, or the same data is applied to a plurality of pixels when the number of display pixels is large. This can be easily handled by displaying or displaying the average value of a plurality of pixels. However, when the ratio of the number of display pixels in the vertical and horizontal directions is not an integral multiple, display cannot be performed by such a method.

【0008】そこで、例えば、映像信号の画素数が大き
い場合には、映像信号の一部の画素のみを表示する。こ
の場合はCRTも液晶表示装置も同様である。従って、
この場合には映像の一部が表示されないことになるが、
表示は行える。これに対して、映像信号の画素数が表示
装置の画素数より小さい場合には、CRTであればその
まま映像信号を供給することにより、表示は行えるよう
になっている。CRTでは映像信号の供給されない部分
は黒表示されることになるため、映像信号が表示される
以外の部分は黒くなる。このように、画面の映像が表示
されない部分は黒表示されることが表示の見やすさとい
う点からは望ましい。但し、黒表示の替わりに白表示し
てもよく、特に白黒を反転した表示モードの場合には、
白表示の方が望ましい。また、中間のグレイレベルを表
示するようにしてもよい。
Therefore, for example, when the number of pixels of the video signal is large, only some pixels of the video signal are displayed. In this case, the same applies to the CRT and the liquid crystal display device. Therefore,
In this case, part of the image will not be displayed,
Can be displayed. On the other hand, when the number of pixels of the video signal is smaller than the number of pixels of the display device, the display can be performed by supplying the video signal as it is in the case of a CRT. In the CRT, the portion to which the video signal is not supplied is displayed in black, so the portion other than the display of the video signal is black. As described above, it is desirable that the portion of the screen on which the image is not displayed is displayed in black from the viewpoint of easy viewing. However, white may be displayed instead of black, especially in the case of a display mode in which black and white are reversed.
White display is preferable. Alternatively, an intermediate gray level may be displayed.

【0009】[0009]

【発明が解決しようとする課題】しかし、液晶表示装置
で画面の映像が表示されない部分を黒表示又は白表示す
ることは難しく、何らかの手段が必要であった。液晶パ
ネルでは液晶の焼きつきによる劣化を避けるために、1
画面の表示サイクル(フレームサイクル)毎に正負逆極
性の電圧を交互に印加することが必要であり、黒表示又
は白表示を行う場合も黒表示又は白表示に対応したレベ
ルの正負逆極性の電圧を交互に印加する必要がある。以
下、説明を容易にするために、黒表示を例として説明す
るが、白表示やグレイレベルを表示する場合についても
同様である。液晶表示装置の構造上、水平方向と垂直方
向の画素数が製造時に決定されており、図13及び図1
4で説明したシフトレジスタ21、31のシフト段数も
決められている。そのため、映像信号を入力しただけで
は、黒表示を行う部分に正負逆極性の電圧を交互に印加
することはできない。従って、映像信号の画素数が液晶
表示装置の画素数より小さい場合に、映像が表示される
以外の部分に黒表示を行うためには、液晶表示パネルの
映像が表示されないに部分の画素に、黒表示を行うため
の逆極性の電圧を交互に印加できるようにする必要があ
る。
However, it is difficult to display black or white portions of the screen where the image is not displayed on the liquid crystal display device, and some means is required. In order to avoid deterioration due to image sticking on the liquid crystal panel, 1
It is necessary to alternately apply positive / negative and reverse polarity voltages for each display cycle (frame cycle) of the screen. Even when black display or white display is performed, the voltage of positive / negative reverse polarity at a level corresponding to black display or white display. Must be applied alternately. Hereinafter, in order to facilitate the description, black display will be described as an example, but the same applies to the case of displaying white display or gray level. Due to the structure of the liquid crystal display device, the numbers of pixels in the horizontal and vertical directions are determined at the time of manufacturing.
The number of shift stages of the shift registers 21 and 31 described in Section 4 is also determined. Therefore, it is not possible to alternately apply the voltages of the positive and negative polarities to the portion for displaying black only by inputting the video signal. Therefore, in the case where the number of pixels of the video signal is smaller than the number of pixels of the liquid crystal display device, in order to perform black display on a portion other than the portion where the image is displayed, in the pixel of the portion where the image of the liquid crystal display panel is not displayed, It is necessary to be able to alternately apply voltages of opposite polarities for black display.

【0010】映像信号の画素数が液晶表示装置の画素数
より小さい場合に、映像を液晶表示装置の画面上のどの
位置に表示するかについてはいろいろ考えられる。例え
ば、映像と表示画面の左上の位置を一致させる場合であ
る。他には、例えば、図15に示すように、表示画面の
中央に映像部分を配置する場合である。この方が、視角
の点からもっとも見やすいと考えられるので、以下の説
明においては、図15のような位置に映像を表示するこ
ととして説明を行う。
When the number of pixels of the video signal is smaller than the number of pixels of the liquid crystal display device, various positions can be considered for displaying the image on the screen of the liquid crystal display device. For example, this is a case where the video and the upper left position of the display screen are matched. In another case, for example, as shown in FIG. 15, a video portion is arranged in the center of the display screen. Since it is considered that this is the easiest to see from the viewpoint of the viewing angle, the following description will be made assuming that the image is displayed at the position as shown in FIG.

【0011】いずれにしろ、液晶表示装置を画素数の異
なる映像信号についても表示可能にするためには、映像
信号の画素数が液晶表示装置の画素数より小さい場合に
画面の映像が表示されない部分にも所定のレベルのデー
タを表示することが必要であり、本発明はそのようなこ
とが可能なアクティブマトリクス型液晶表示装置の実現
を目的とする。
In any case, in order for the liquid crystal display device to be able to display video signals having different numbers of pixels, the part where the screen image is not displayed when the number of pixels of the video signal is smaller than the number of pixels of the liquid crystal display device. It is also necessary to display a predetermined level of data, and an object of the present invention is to realize an active matrix type liquid crystal display device capable of doing so.

【0012】[0012]

【課題を解決するための手段】上記目的を達成するた
め、本発明のアクティブマトリクス型液晶表示装置は、
アクティブマトリクス型液晶パネルと、液晶パネルのデ
ータラインを駆動するデータドライバと、液晶パネルの
スキャンラインを駆動するゲートドライバとを備えるア
クティブマトリクス型液晶表示装置において、液晶パネ
ルの水平又は垂直方向の画素数と異なる画素数の映像信
号が入力され、液晶パネルの表示面に映像の表示されな
い部分が生じる時に、液晶パネルの映像の表示されない
部分の画素には、映像信号の非映像信号期間に所定の電
圧が供給されることを特徴とする。
In order to achieve the above object, an active matrix type liquid crystal display device of the present invention comprises:
In an active matrix liquid crystal display device including an active matrix liquid crystal panel, a data driver that drives a data line of the liquid crystal panel, and a gate driver that drives a scan line of the liquid crystal panel, the number of pixels in the horizontal or vertical direction of the liquid crystal panel When a video signal with a different number of pixels is input and a part of the liquid crystal panel where the video is not displayed occurs, the pixels in the part of the liquid crystal panel where the video is not displayed have a predetermined voltage during the non-video signal period of the video signal. Is supplied.

【0013】更に、本発明の第2の態様のアクティブマ
トリクス型液晶表示装置では、データドライバは映像信
号のドットクロック信号に応じてシフトするシフトレジ
スタを備え、映像信号の水平走査期間のドットクロック
数が液晶パネルの水平方向の画素数より小さい場合に、
水平走査期間の非駆動期間に、データドライバのシフト
レジスタにドットクロック信号より高い周波数のクロッ
ク信号を供給することを特徴とする。
Further, in the active matrix type liquid crystal display device according to the second aspect of the present invention, the data driver includes a shift register which shifts according to the dot clock signal of the video signal, and the number of dot clocks in the horizontal scanning period of the video signal. Is smaller than the number of horizontal pixels of the liquid crystal panel,
In the non-driving period of the horizontal scanning period, a clock signal having a frequency higher than that of the dot clock signal is supplied to the shift register of the data driver.

【0014】更に、本発明の第3の態様のアクティブマ
トリクス型液晶表示装置では、ゲートドライバは映像信
号の水平同期信号に応じてシフトするシフトレジスタを
備え、映像信号の垂直走査期間内の水平同期信号数が液
晶パネルの垂直方向の画素数より小さい場合に、映像信
号の垂直帰線期間に、ゲートドライバのシフトレジスタ
に水平同期信号より高い周波数の走査信号を供給するこ
とを特徴とする。
Further, in the active matrix type liquid crystal display device according to the third aspect of the present invention, the gate driver includes a shift register which shifts in accordance with the horizontal synchronizing signal of the video signal, and the horizontal synchronizing in the vertical scanning period of the video signal. When the number of signals is smaller than the number of pixels in the vertical direction of the liquid crystal panel, a scanning signal having a frequency higher than that of the horizontal synchronizing signal is supplied to the shift register of the gate driver during the vertical blanking period of the video signal.

【0015】[0015]

【作用】図1は本発明の原理を説明する図である。図1
に示すように、本発明のアクティブマトリクス型液晶表
示装置では、液晶パネルの水平又は垂直方向の画素数と
異なる画素数の映像信号が入力され、液晶パネルの表示
面に映像の表示されない部分が生じる時に、液晶パネル
の映像の表示されない部分に、黒表示又は白表示、更に
は他の非映像部分に適した表示を行うために必要な電圧
の供給を、映像信号の非映像信号期間を利用して行う。
これにより、映像の表示されない部分にも、非映像部分
に適した表示が行えるようになり、各種のモードの映像
信号に汎用的に使用できるアクティブマトリクス型液晶
表示装置が実現される。
1 is a diagram for explaining the principle of the present invention. FIG.
As shown in FIG. 7, in the active matrix type liquid crystal display device of the present invention, a video signal having a number of pixels different from the number of pixels in the horizontal or vertical direction of the liquid crystal panel is input, and a portion where no image is displayed occurs on the display surface of the liquid crystal panel. In some cases, the non-video signal period of the video signal is used to supply the voltage necessary for black display or white display on the non-video portion of the liquid crystal panel, and further for display suitable for other non-video portions. Do it.
As a result, it becomes possible to perform display suitable for the non-image portion even in the portion where the image is not displayed, and to realize an active matrix type liquid crystal display device which can be generally used for the image signal of various modes.

【0016】非映像信号期間に電圧を供給する必要のあ
る画素が多い場合には、通常の動作速度で駆動したので
は非映像信号期間に必要な画素のすべてに電圧を供給す
ることはできないため、動作速度を上げる。具体的に
は、図1の(1)に示すように、映像信号の水平走査期
間のドットクロック数が液晶パネルの水平方向の画素数
より小さい場合には、水平走査期間の非駆動期間に、デ
ータドライバのシフトレジスタに供給するクロック信号
をドットクロック信号より高い周波数の信号とする。ま
た、映像信号の垂直走査期間内の水平同期信号数が液晶
パネルの垂直方向の画素数より小さい場合には、図1の
(2)に示すように、映像信号の垂直帰線期間に、ゲー
トドライバのシフトレジスタに供給する走査信号を水平
同期信号より高い周波数の信号とする。
When there are many pixels that need to be supplied with voltage during the non-video signal period, driving at a normal operating speed cannot supply the voltage to all of the pixels required during the non-video signal period. , Increase the operation speed. Specifically, as shown in (1) of FIG. 1, when the number of dot clocks in the horizontal scanning period of the video signal is smaller than the number of pixels in the horizontal direction of the liquid crystal panel, in the non-driving period of the horizontal scanning period, The clock signal supplied to the shift register of the data driver has a higher frequency than the dot clock signal. When the number of horizontal synchronizing signals in the vertical scanning period of the video signal is smaller than the number of pixels in the vertical direction of the liquid crystal panel, as shown in (2) of FIG. The scanning signal supplied to the shift register of the driver has a frequency higher than that of the horizontal synchronizing signal.

【0017】[0017]

【実施例】図2は本発明の第1実施例の構成を示すブロ
ック図である。なお、図においては、これまで説明した
図も含めて、同様の機能部分には同一の参照番号を付し
て表し、一部の説明を省略することとする。図2におい
て、参照番号1は水平方向にx、垂直方向にyの画素を
有する液晶パネルであり、2は液晶パネル1のデータラ
インを駆動するデータドライバであり、3は液晶パネル
1のスキャンラインに走査パルスを印加するデータドラ
イバであり、4はデータドライバ2に供給するクロック
信号を発生するデータドライバクロック発生回路であ
り、5はゲートドライバ3に供給する走査クロック信号
を発生するゲートドライバクロック発生回路であり、6
はデータドライバ2の出力を変化させないようにする等
の制御を行うクロック制御回路である。データドライバ
2とゲートドライバ3は、図13及び図14に示したの
と同様の構成を有する。データドライバクロック発生回
路4は、映像データのシフトクロック信号として使用さ
れる第1クロック信号を発生する第1クロック発生回路
41と、第1クロック信号より高い周波数の第2クロッ
ク信号を発生する第2クロック発生回路42と、第1切
り換え信号に応じて第1クロック信号と第2クロック信
号のいずれかを選択して出力する2−1セレクタ43を
有している。ゲートドライバクロック発生回路5は、水
平走査信号に相当する第3クロック信号を発生する第3
クロック発生回路51と、第3クロック信号より高い周
波数の第4クロック信号を発生する第4クロック発生回
路52と、第2切り換え信号に応じて第3クロック信号
と第4クロック信号のいずれかを選択して出力する2−
1セレクタ53を有している。
FIG. 2 is a block diagram showing the configuration of the first embodiment of the present invention. It should be noted that, in the drawings, the same functional portions as those in the drawings described above are denoted by the same reference numerals, and a part of the description will be omitted. In FIG. 2, reference numeral 1 is a liquid crystal panel having pixels of x in the horizontal direction and y in the vertical direction, 2 is a data driver for driving the data lines of the liquid crystal panel 1, and 3 is a scan line of the liquid crystal panel 1. Is a data driver for applying a scan pulse to the data driver, 4 is a data driver clock generation circuit for generating a clock signal to be supplied to the data driver 2, and 5 is a gate driver clock generation for generating a scan clock signal to be supplied to the gate driver 3. Circuit, 6
Is a clock control circuit for performing control such as not changing the output of the data driver 2. The data driver 2 and the gate driver 3 have the same configurations as those shown in FIGS. 13 and 14. The data driver clock generation circuit 4 includes a first clock generation circuit 41 that generates a first clock signal used as a shift clock signal for video data, and a second clock signal that generates a second clock signal having a frequency higher than the first clock signal. It has a clock generation circuit 42 and a 2-1 selector 43 which selects and outputs either the first clock signal or the second clock signal according to the first switching signal. The gate driver clock generation circuit 5 generates a third clock signal corresponding to a horizontal scanning signal.
A clock generation circuit 51, a fourth clock generation circuit 52 that generates a fourth clock signal having a frequency higher than that of the third clock signal, and selects either the third clock signal or the fourth clock signal according to the second switching signal. And output 2-
It has one selector 53.

【0018】図3は、図2に示したデータドライバクロ
ック発生回路4、ゲートドライバクロック発生回路5、
及びクロック制御回路をより詳細に示した図であり、図
4は第1実施例の水平方向の動作タイミングを示す図で
あり、図5は第1実施例の垂直方向の動作タイミングを
示す図であり、図6はクロック制御回路5の動作タイミ
ングを示す図である。
FIG. 3 shows the data driver clock generation circuit 4, the gate driver clock generation circuit 5 shown in FIG.
FIG. 4 is a diagram showing the clock control circuit in more detail, FIG. 4 is a diagram showing horizontal operation timings of the first embodiment, and FIG. 5 is a diagram showing vertical operation timings of the first embodiment. FIG. 6 is a diagram showing the operation timing of the clock control circuit 5.

【0019】PLL回路49は映像信号の水平同期信号
/HSからドットクロック信号の整数倍、具体的には2
倍の周波数の信号を発生する回路であり、PLL回路4
9から出力される高速のクロック信号が第2クロック信
号として使用されるため、PLL回路49が第2クロッ
ク発生回路42に相当すると言える。分周回路44はP
LL回路49の出力する高速のクロック信号を分周し
て、具体的には1/2分周してドットクロック信号と同
じ周波数のクロック信号を発生する回路であり、この回
路の出力するクロック信号が第1クロック信号になるた
め、分周回路44は第1クロック発生回路41に相当す
ると言える。カウンタ45、第1及び第2デコーダ4
6、47、及びJKフリップフロップ(FF)48は第
1切り換え信号を生成する部分である。カウンタ45が
PLL回路49の出力する第2クロック信号をカウント
し、そのカウント値が映像信号の表示データを出力する
期間に等しくなったことを第1デコーダ46が検出する
と、JK−FF48が2−1セレクタ43をPLL回路
49の出力する第2クロック信号を出力するように切り
換える。カウンタ45はリセットされ、同様に第2クロ
ック信号をカウントし、そのカウント値が非映像信号期
間に一致したことを第2デコーダ47が検出すると、J
K−FF48が2−1セレクタ43を分周回路44が出
力する第1クロック信号を出力するように切り換える。
従って、第1切り換え信号は図4に示すように、映像信
号の表示信号の出力期間は「高(H)」に、それ以外の
期間は「低(L)」になる。第1切り換え信号が「H」
の期間は、データドライバ2に第1クロック信号が供給
され、通常の映像表示と同様の動作が行われる。第1切
り換え信号が「L」の期間は、データドライバ2に第2
クロック信号が供給され、通常より高速にシフトパルス
がシフトされる。第1切り換え信号が「L」の期間に
は、データドライバ2には非映像部分の画素に印加する
ための電圧、すなわち黒表示を行うのであれば黒表示に
対応する正負逆極性の電圧が交互に供給される。
The PLL circuit 49 is an integral multiple of the horizontal sync signal / HS of the video signal to the dot clock signal, specifically, 2
It is a circuit that generates a signal with a doubled frequency, and the PLL circuit 4
Since the high-speed clock signal output from 9 is used as the second clock signal, it can be said that the PLL circuit 49 corresponds to the second clock generation circuit 42. The frequency dividing circuit 44 is P
This is a circuit that divides the high-speed clock signal output from the LL circuit 49, specifically, divides it by two to generate a clock signal having the same frequency as the dot clock signal. The clock signal output from this circuit Can be said to correspond to the first clock generation circuit 41, since is the first clock signal. Counter 45, first and second decoder 4
Reference numerals 6, 47 and JK flip-flop (FF) 48 are portions that generate the first switching signal. When the counter 45 counts the second clock signal output from the PLL circuit 49 and the first decoder 46 detects that the count value is equal to the period during which the display data of the video signal is output, the JK-FF 48 outputs 2- The 1 selector 43 is switched to output the second clock signal output from the PLL circuit 49. The counter 45 is reset, similarly counts the second clock signal, and when the second decoder 47 detects that the count value matches the non-video signal period, J
The K-FF 48 switches the 2-1 selector 43 to output the first clock signal output from the frequency dividing circuit 44.
Therefore, as shown in FIG. 4, the first switching signal is "high (H)" during the output period of the display signal of the video signal, and "low (L)" during the other periods. The first switching signal is "H"
During the period (1), the first clock signal is supplied to the data driver 2, and the same operation as in normal video display is performed. While the first switching signal is "L", the data driver 2
The clock signal is supplied, and the shift pulse is shifted faster than usual. During the period when the first switching signal is "L", the voltage applied to the pixels of the non-image portion, that is, the voltage of the positive / negative reverse polarity corresponding to the black display is alternately applied to the data driver 2 when the black display is performed. Is supplied to.

【0020】垂直方向については、第3クロック信号と
して水平同期信号/HSがそのまま利用される。倍周回
路54は水平同期信号/HSから整数倍の周波数の第4
クロック信号を生成する回路であり、倍周回路54は第
4クロック発生回路52に相当すると言える。カウンタ
55、第3及び第4デコーダ56、57、及びJKフリ
ップフロップ(FF)58は第1切り換え信号を生成す
る部分である。カウンタ55が水平同期信号/HSをカ
ウントし、そのカウント値が映像信号の垂直方向の行の
値に等しくなったことを第3デコーダ56が検出する
と、JK−FF58が2−1セレクタ53を倍周回路5
4の出力する第4クロック信号を出力するように切り換
える。カウンタ55はリセットされ、同様に水平同期信
号/HSをカウントし、そのカウント値が垂直帰線期間
に一致したことを第4デコーダ57が検出すると、JK
−FF58が2−1セレクタ53を水平同期信号/HS
を出力するように切り換える。従って、第2切り換え信
号は図5に示すように、映像信号の垂直方向の表示信号
の出力期間は「高(H)」に、垂直帰線期間は「低
(L)」になる。第2切り換え信号が「H」の期間は、
ゲートドライバ3に第3クロック信号が供給され、通常
の映像表示と同様の動作が行われる。第2切り換え信号
が「L」の期間は、ゲートドライバ2に第4クロック信
号が供給され、通常より高速にシフトパルスがシフトさ
れる。図5に示した映像信号の表示信号部分は、実際に
は図4に示したような映像信号が連続した信号である。
In the vertical direction, the horizontal synchronizing signal / HS is used as it is as the third clock signal. The frequency multiplication circuit 54 uses the horizontal synchronization signal / HS to output the fourth frequency of an integer multiple.
It can be said that the frequency dividing circuit 54 is a circuit for generating a clock signal and corresponds to the fourth clock generating circuit 52. The counter 55, the third and fourth decoders 56 and 57, and the JK flip-flop (FF) 58 are parts that generate the first switching signal. When the counter 55 counts the horizontal synchronizing signal / HS and the third decoder 56 detects that the count value becomes equal to the value of the vertical row of the video signal, the JK-FF 58 doubles the 2-1 selector 53. Circuit 5
It is switched so as to output the fourth clock signal output by the signal No. 4. The counter 55 is reset, counts the horizontal synchronizing signal / HS in the same manner, and when the fourth decoder 57 detects that the count value matches the vertical blanking period, JK
-FF58 causes 2-1 selector 53 to output horizontal sync signal / HS
To output. Therefore, as shown in FIG. 5, the second switching signal becomes “high (H)” during the output period of the display signal in the vertical direction of the video signal and “low (L)” during the vertical retrace line period. While the second switching signal is "H",
The third clock signal is supplied to the gate driver 3, and the same operation as the normal image display is performed. While the second switching signal is "L", the fourth clock signal is supplied to the gate driver 2 and the shift pulse is shifted faster than usual. The display signal portion of the video signal shown in FIG. 5 is actually a continuous video signal as shown in FIG.

【0021】垂直帰線期間にゲートドライバ3のシフト
レジスタを駆動する第4クロック信号の周波数を高める
と、それに応じてデータドライバ2の動作速度も高くす
る必要がある。しかしそれでは、データドライバ2が大
きくなり、コストも増加するという問題が生じる。クロ
ック制御回路はこのような問題を解決するための回路で
ある。
When the frequency of the fourth clock signal for driving the shift register of the gate driver 3 is increased during the vertical blanking period, it is necessary to increase the operating speed of the data driver 2 accordingly. However, this causes a problem that the data driver 2 becomes large and the cost also increases. The clock control circuit is a circuit for solving such a problem.

【0022】第2切り換え信号が「L」の期間にデータ
ドライバ2から出力するデータは、黒表示等に対応する
一定のデータでよい。従って、第2切り換え信号が
「L」なった後、データドライバ2の1ライン分に表示
するデータが保持されたら、第2切り換え信号が「L」
である期間が終了するまで、新たにデータを保持する必
要はない。従って、データドライバ2でのクロック信号
のシフトは必要なくなり、高速化が可能である。
The data output from the data driver 2 while the second switching signal is "L" may be constant data corresponding to black display or the like. Therefore, if the data to be displayed for one line of the data driver 2 is held after the second switching signal becomes "L", the second switching signal becomes "L".
There is no need to hold new data until the end of the period. Therefore, it is not necessary to shift the clock signal in the data driver 2, and the speed can be increased.

【0023】クロック制御回路6は、カウンタ61と、
第5及び第6デコーダ62、63と、JKフリップフロ
ップ(FF)64とを有している。カウンタ61は水平
同期信号/HSををカウントし、そのカウント値が映像
信号の垂直方向の行の値より1だけ大きくなったことを
第5デコーダ62が検出すると、JK−FF64が2−
1セレクタ64を「L」の信号が出力されるように切り
換える。カウンタ61はリセットされ、同様に水平同期
信号/HSをカウントし、そのカウント値が垂直帰線期
間より1だけ小さい値に一致したことを第6デコーダ6
3が検出すると、JK−FF64が2−1セレクタ64
をデータドライバクロック発生回路4が出力するクロッ
ク信号を出力するように切り換える。
The clock control circuit 6 includes a counter 61 and
It has fifth and sixth decoders 62 and 63 and a JK flip-flop (FF) 64. The counter 61 counts the horizontal synchronizing signal / HS, and when the fifth decoder 62 detects that the count value is larger than the value of the vertical row of the video signal by 1, the JK-FF 64 outputs 2-
The 1 selector 64 is switched so that the "L" signal is output. The counter 61 is reset, counts the horizontal synchronizing signal / HS in the same manner, and the sixth decoder 6 determines that the count value matches a value smaller by 1 than the vertical blanking period.
When 3 is detected, the JK-FF 64 is the 2-1 selector 64.
Is switched to output the clock signal output by the data driver clock generation circuit 4.

【0024】従って、クロック制御回路6が出力する信
号は、図6に示すように、垂直帰線期間より1水平走査
期間だけ短い期間「低(L)」になり、その間はデータ
ドライバ2へのクロック信号の供給が停止される。映像
信号の最終ラインの出力が終了し、第2切り換え信号が
「L」に切り換わると、黒表示等の非映像部分に表示す
るデータが供給され、データドライバの1ライン分にこ
のデータが保持される。データドライバの1ラインに非
映像部分のデータが保持されると、データドライバへの
クロック信号の供給が停止されるため、保持されたデー
タは垂直帰線期間が終了するまでそのままである。図6
では、この期間にデータドライバに入力されるクロック
信号を通常表示時と同じように第1クロック信号が入力
されるように示してあるが、これを第2クロック信号に
してもよい。
Therefore, the signal output from the clock control circuit 6 is "low (L)" for a period shorter than the vertical blanking period by one horizontal scanning period, as shown in FIG. 6, and to the data driver 2 during that period. The supply of the clock signal is stopped. When the output of the last line of the video signal is completed and the second switching signal is switched to "L", the data to be displayed in the non-video part such as black display is supplied, and this data is held for one line of the data driver. To be done. When the data of the non-video portion is held in one line of the data driver, the supply of the clock signal to the data driver is stopped, so the held data remains as it is until the vertical blanking period ends. Figure 6
In the above, the clock signal input to the data driver during this period is shown as being input with the first clock signal as in the case of normal display, but this may be used as the second clock signal.

【0025】映像データが入力されない期間に黒表示を
行う部分の画素にデータを書き込むが、映像データが入
力されない期間は通常あまり長くなく、表示期間と同様
のクロック信号を使用したのでは黒表示を行う部分の画
素すべてにデータを書き込むのは難しい。しかし、本実
施例のように、映像データが入力されない期間にはクロ
ック信号を高速にすることにより、黒表示を行う部分の
画素すべてにデータを書き込むことが可能になる。
Data is written in the pixels of the portion that displays black during the period when no video data is input, but the period during which no video data is input is usually not very long, and if a clock signal similar to the display period is used, black display is performed. It is difficult to write data to all the pixels of the part to be performed. However, as in the present embodiment, by increasing the speed of the clock signal during the period when the video data is not input, it becomes possible to write the data to all the pixels of the portion that displays black.

【0026】第1実施例では、データドライバクロック
発生回路4及びゲートドライバクロック発生回路5の両
方を使用したが、液晶表示画面の一方向についてのみ映
像信号が表示されない部分が生じる場合には、一方のみ
に上記の構成を使用すればよい。また、垂直帰線期間に
おける表示データのシフト動作を低減するために、クロ
ック制御回路6を使用して、1水平ライン分だけデータ
を書き込むようにしたが、時間の余裕がある場合にはク
ロック制御回路6は使用しなくてもよい。
In the first embodiment, both the data driver clock generating circuit 4 and the gate driver clock generating circuit 5 are used. However, when there is a portion where the video signal is not displayed only in one direction of the liquid crystal display screen, one of them is used. Only the above configuration may be used. Further, in order to reduce the shift operation of the display data in the vertical blanking period, the clock control circuit 6 is used to write the data only for one horizontal line. The circuit 6 may not be used.

【0027】図7は第2実施例の液晶パネルの構成を示
す図である。図12と比較して明らかなように、第2実
施例の液晶パネルでは、データドライバとゲートドライ
バをパネルの両側に設け、データラインとスキャンライ
ンをそれぞれ両側のドライバから交互に延びるようにし
ている点が図12のものとは異なる。このような構成を
櫛型構成と呼ぶ。
FIG. 7 is a diagram showing the structure of the liquid crystal panel of the second embodiment. As is apparent from comparison with FIG. 12, in the liquid crystal panel of the second embodiment, the data driver and the gate driver are provided on both sides of the panel, and the data line and the scan line are alternately extended from the drivers on both sides. The point is different from that of FIG. Such a structure is called a comb structure.

【0028】図8は第2実施例の液晶表示装置の構成を
示す図である。図2と比較して明らかなように、第1実
施例の液晶表示装置とは、液晶パネル1の両側にデータ
ドライバ2aと2b、ゲートドライバ3aと3b、及び
映像信号上下2分割回路8が設けられている点が異な
る。第2実施例においても、第1実施例と同様に、映像
信号のブランキング期間にドライバに入力するクロック
信号の周波数を増加させることで、非映像表示部分にも
データが書き込めるようする。
FIG. 8 is a diagram showing the structure of the liquid crystal display device of the second embodiment. As is apparent from comparison with FIG. 2, the liquid crystal display device according to the first embodiment is provided with data drivers 2a and 2b, gate drivers 3a and 3b, and a video signal upper / lower half circuit 8 on both sides of the liquid crystal panel 1. The point is different. In the second embodiment as well, as in the first embodiment, by increasing the frequency of the clock signal input to the driver during the blanking period of the video signal, data can be written in the non-video display portion.

【0029】第1実施例では、映像信号のブランキング
期間にドライバに入力するクロック信号の周波数を増加
させることで、非映像表示部分にもデータが書き込める
ようにしたが、ドライバに入力するクロック信号の周波
数にはドライバの駆動速度の関係から制限があり、映像
信号のブランキング期間にあまり多くのデータドライバ
及びゲートドライバをスキャンさせることは難しい。そ
こで、データドライバを2分割し、各ドライバで駆動す
る必要のあるライン数を半分にすることで、データドラ
イバでの動作速度を半分にすることができる。図7であ
れば、偶数列の表示データは上側のデータドライバ2a
から、奇数列の表示データは下側のデータドライバ2b
から供給される。そして、上側のデータドライバ2aと
下側のデータドライバ2bは並列に動作される。
In the first embodiment, the frequency of the clock signal input to the driver is increased during the blanking period of the video signal so that the data can be written in the non-video display portion. The frequency is limited due to the driving speed of the driver, and it is difficult to scan too many data drivers and gate drivers during the blanking period of the video signal. Therefore, the operation speed of the data driver can be halved by dividing the data driver into two and halving the number of lines that each driver needs to drive. In the case of FIG. 7, the display data of the even-numbered columns is the upper data driver 2a.
Therefore, the display data of the odd-numbered columns is stored in the lower data driver 2b
Supplied from The upper data driver 2a and the lower data driver 2b are operated in parallel.

【0030】ゲートドライバに関しても、図9のタイミ
ングチャートに示すように、左右のゲートドライバ3a
と3bを並列に動作させ、2つのゲートドライバが同時
にはオン状態にならないように左右交互にイネーブルと
することで動作周波数を半分に下げることができる。も
ちろん、データドライバとゲートドライバの一方のみを
分割してもよい。
As for the gate driver, as shown in the timing chart of FIG. 9, the left and right gate drivers 3a are provided.
And 3b are operated in parallel, and the operating frequency can be reduced to half by enabling left and right alternately so that the two gate drivers are not turned on at the same time. Of course, only one of the data driver and the gate driver may be divided.

【0031】また、第1実施例と同様に、クロック制御
回路を設けて、垂直帰線期間の最初に非映像部分のデー
タをデータドライバに保持させ、その状態を維持するよ
うにしてもよい。通常、データドライバ及びゲートドラ
イバのシフトレジスタでは、1個のシフトパルスが順次
シフトされる。従って、第1及び第2実施例において図
15に示したように映像部分を表示画面のほぼ中央に配
置する場合でも、データドライバ及びゲートドライバの
シフトレジスタでは、1個のシフトパルスが順次シフト
される。従って、ゲートドライバであれば、ブランキン
グ期間の略中間時点からゲートドライバにシフトパルス
を入力し、高速の走査クロック信号でブランキング期間
が終了するまでにシフトパルスが画面の映像部分の開始
位置までシフトされるようにする。そして、映像部分は
通常の走査パルスを入力し、シフトパルスが画面の映像
部分の終了位置までシフトされるようにする。そして、
再び高速の走査クロック信号でブランキング期間の略中
間時点までにシフトパルスが画面の下側の端に到達する
ようにする。
Further, as in the first embodiment, a clock control circuit may be provided to cause the data driver to hold the data of the non-video portion at the beginning of the vertical blanking period and maintain that state. Usually, in the shift register of the data driver and the gate driver, one shift pulse is sequentially shifted. Therefore, even in the case where the video portion is arranged substantially in the center of the display screen as shown in FIG. 15 in the first and second embodiments, one shift pulse is sequentially shifted in the shift registers of the data driver and the gate driver. It Therefore, in the case of a gate driver, a shift pulse is input to the gate driver from about the midpoint of the blanking period, and the shift pulse reaches the start position of the video portion of the screen by the end of the blanking period with the high-speed scanning clock signal. To be shifted. Then, a normal scanning pulse is input to the video portion so that the shift pulse is shifted to the end position of the video portion of the screen. And
The high-speed scanning clock signal is used again so that the shift pulse reaches the lower end of the screen by about the middle point of the blanking period.

【0032】第3実施例では、ブランキング期間におけ
るシフトパルスのシフト速度を半分に低下させる。図1
0は第3実施例におけるゲートドライバのシフトパルス
を説明する図である。図10に示すように、第3実施例
では、シフトパルスが画面の映像部分の終了位置までシ
フトされた時点で、新たにシフトパルスを入力する。こ
れにより、上側と下側の映像が表示されない部分は、同
じ時間に並行して走査されることになる。新たに入力し
たシフトパルスが、画面の映像部分の開始位置までシフ
トされた時には、先に入力されたシフトパルスは、画面
の下側の端に到達するので、そのままシフトレジスタを
抜け、表示には影響しなくなる。このようにすること
で、ブランキング期間に走査するのは映像が表示されな
い部分の上側又は下側の半分の部分だけであり、シフト
パルスのシフト速度は半分でよい。この手法は、データ
ドライバにも同様に適用できる。
In the third embodiment, the shift speed of the shift pulse in the blanking period is reduced to half. FIG.
0 is a diagram for explaining the shift pulse of the gate driver in the third embodiment. As shown in FIG. 10, in the third embodiment, a new shift pulse is input when the shift pulse is shifted to the end position of the video portion of the screen. As a result, the portions where the upper and lower images are not displayed are scanned in parallel at the same time. When the newly input shift pulse is shifted to the start position of the image part of the screen, the previously input shift pulse reaches the lower edge of the screen, so it passes through the shift register and is not displayed. It has no effect. By doing so, only the upper half or the lower half of the portion where no image is displayed is scanned during the blanking period, and the shift speed of the shift pulse may be half. This method can be applied to the data driver as well.

【0033】第3実施例のような構成にすることによ
り、シフトパルスのシフト速度を半分にできるため、デ
ータドライバ及びゲートドライバの動作速度を通常使用
時に比べて著しく速くする必要がなくなる。そのため、
その分低速のドライバが使用でき、且つ、液晶にデータ
を書き込む時間を長くすることができる。
With the configuration of the third embodiment, the shift speed of the shift pulse can be halved, so that it is not necessary to make the operating speed of the data driver and the gate driver remarkably faster than in normal use. for that reason,
Therefore, a low-speed driver can be used and the time for writing data in the liquid crystal can be extended.

【0034】[0034]

【発明の効果】以上説明したように、本発明によれば、
液晶の表示画素より表示ドット数の小さい映像信号を表
示することが可能になり、1液晶パネルで各表示モード
に対応することが可能になり、液晶表示装置をより汎用
的に使用することが可能になる。
As described above, according to the present invention,
It is possible to display a video signal with a smaller number of display dots than the display pixels of the liquid crystal, and it is possible to support each display mode with one liquid crystal panel, allowing the liquid crystal display device to be used more generally. become.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の原理を説明する図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図2】第1実施例の全体構成を示すブロック図であ
る。
FIG. 2 is a block diagram showing the overall configuration of the first embodiment.

【図3】第1実施例のクロック発生回路の詳細を示す図
である。
FIG. 3 is a diagram showing details of a clock generation circuit of the first embodiment.

【図4】第1実施例の水平方向の動作タイミングを示す
図である。
FIG. 4 is a diagram showing horizontal operation timings in the first embodiment.

【図5】第1実施例の垂直方向の動作タイミングを示す
図である。
FIG. 5 is a diagram showing vertical operation timings in the first embodiment.

【図6】第1実施例のクロック制御回路の動作タイミン
グを示す図である。
FIG. 6 is a diagram showing an operation timing of the clock control circuit of the first embodiment.

【図7】第2実施例の液晶パネルの構成を示す図であ
る。
FIG. 7 is a diagram showing a configuration of a liquid crystal panel of a second embodiment.

【図8】第2実施例の全体構成を示すブロック図であ
る。
FIG. 8 is a block diagram showing an overall configuration of a second embodiment.

【図9】第2実施例のゲートドライバの動作を示す図で
ある。
FIG. 9 is a diagram showing the operation of the gate driver of the second embodiment.

【図10】第3実施例のシフトパルスを示す図である。FIG. 10 is a diagram showing a shift pulse according to a third embodiment.

【図11】TFT型液晶表示装置の基本構成を示す図で
ある。
FIG. 11 is a diagram showing a basic configuration of a TFT type liquid crystal display device.

【図12】従来の液晶パネルの構成例を示す図である。FIG. 12 is a diagram showing a configuration example of a conventional liquid crystal panel.

【図13】従来のデータドライバの構成例を示す図であ
る。
FIG. 13 is a diagram showing a configuration example of a conventional data driver.

【図14】従来のゲートドライバの構成例を示す図であ
る。
FIG. 14 is a diagram showing a configuration example of a conventional gate driver.

【図15】映像信号を画面の一部に表示する例を示す図
である。
FIG. 15 is a diagram showing an example of displaying a video signal on a part of the screen.

【符号の説明】[Explanation of symbols]

1…液晶パネル 2…データドライバ 3…ゲートドライバ 4…データドライバクロッック発生回路 5…ゲートドライバクロッック発生回路 6…クロッック制御回路 DESCRIPTION OF SYMBOLS 1 ... Liquid crystal panel 2 ... Data driver 3 ... Gate driver 4 ... Data driver clock generation circuit 5 ... Gate driver clock generation circuit 6 ... Clock control circuit

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】 アクティブマトリクス型液晶パネル
(1)と、 該液晶パネルのデータラインを駆動するデータドライバ
(2)と、 前記液晶パネルのスキャンラインを駆動するゲートドラ
イバ(3)とを備えるアクティブマトリクス型液晶表示
装置において、 前記液晶パネル(1)の水平又は垂直方向の画素数と異
なる画素数の映像信号が入力され、前記液晶パネルの表
示面に映像の表示されない部分が生じる時に、前記液晶
パネルの映像の表示されない部分の画素には、前記映像
信号の非映像信号期間に所定の電圧が供給されることを
特徴とするアクティブマトリクス型液晶表示装置。
1. An active matrix comprising an active matrix type liquid crystal panel (1), a data driver (2) for driving a data line of the liquid crystal panel, and a gate driver (3) for driving a scan line of the liquid crystal panel. Type liquid crystal display device, when a video signal having a number of pixels different from the number of pixels in the horizontal or vertical direction of the liquid crystal panel (1) is input and a part where no image is displayed occurs on the display surface of the liquid crystal panel, the liquid crystal panel An active matrix type liquid crystal display device, characterized in that a predetermined voltage is supplied to the pixels in the non-display part of the video signal during the non-video signal period of the video signal.
【請求項2】 前記データドライバ(2)は、前記映像
信号のドットクロック信号に応じてシフトするシフトレ
ジスタを備え、 前記映像信号の水平走査期間のドットクロック数が前記
液晶パネルの水平方向の画素数より小さい場合に、前記
水平走査期間の非駆動期間に、前記データドライバのシ
フトレジスタに前記ドットクロック信号より高い周波数
のクロック信号を供給することを特徴とする請求項1に
記載のアクティブマトリクス型液晶表示装置。
2. The data driver (2) includes a shift register that shifts according to a dot clock signal of the video signal, and the number of dot clocks in the horizontal scanning period of the video signal is a pixel in the horizontal direction of the liquid crystal panel. 2. The active matrix type according to claim 1, wherein a clock signal having a frequency higher than that of the dot clock signal is supplied to the shift register of the data driver during a non-driving period of the horizontal scanning period when the number is smaller than the number. Liquid crystal display device.
【請求項3】 前記ゲートドライバ(3)は、前記映像
信号の水平同期信号に応じてシフトするシフトレジスタ
を備え、 前記映像信号の垂直走査期間内の水平同期信号数が前記
液晶パネル(1)の垂直方向の画素数より小さい場合
に、前記映像信号の垂直帰線期間に、前記ゲートドライ
バのシフトレジスタに前記水平同期信号より高い周波数
の走査信号を供給することを特徴とする請求項1又は2
に記載のアクティブマトリクス型液晶表示装置。
3. The gate driver (3) includes a shift register that shifts in accordance with a horizontal synchronizing signal of the video signal, and the number of horizontal synchronizing signals in a vertical scanning period of the video signal is the liquid crystal panel (1). 2. When the number of pixels in the vertical direction is smaller than the number of pixels in the vertical direction, a scanning signal having a frequency higher than that of the horizontal synchronizing signal is supplied to the shift register of the gate driver during the vertical blanking period of the video signal. Two
The active matrix liquid crystal display device according to item 1.
【請求項4】 前記垂直帰線期間の開始時に、前記デー
タドライバ(2)は1ラインのデータを取り込み、次に
映像信号の表示データが入力されるまで、そのデータを
出力することを特徴とする請求項3に記載のアクティブ
マトリクス型液晶表示装置。
4. The data driver (2) fetches data of one line at the start of the vertical blanking period and outputs the data until the display data of the video signal is input next. The active matrix liquid crystal display device according to claim 3.
【請求項5】 前記映像信号の水平走査期間のドットク
ロック数が前記液晶パネルの水平方向の画素数より小さ
い場合に、映像の表示部分を前記液晶パネルの略中央と
し、映像の表示されない部分を両側に設けたことを特徴
とする請求項1に記載のアクティブマトリクス型液晶表
示装置。
5. When the number of dot clocks in the horizontal scanning period of the video signal is smaller than the number of pixels in the horizontal direction of the liquid crystal panel, the display portion of the video is set to the substantially center of the liquid crystal panel, and the portion where the video is not displayed is set to the center. The active matrix liquid crystal display device according to claim 1, wherein the active matrix liquid crystal display device is provided on both sides.
【請求項6】 前記映像信号の水平走査期間のドットク
ロック数が前記液晶パネルの水平方向の画素数より小さ
い場合に、映像の表示部分を前記液晶パネルの略中央と
し、映像の表示されない部分を両側に設けたことを特徴
とする請求項2に記載のアクティブマトリクス型液晶表
示装置。
6. When the number of dot clocks in the horizontal scanning period of the video signal is smaller than the number of pixels in the horizontal direction of the liquid crystal panel, the video display portion is set to be substantially the center of the liquid crystal panel, and the non-video display portion is set. The active matrix type liquid crystal display device according to claim 2, wherein the liquid crystal display device is provided on both sides.
【請求項7】 前記データドライバのシフトレジスタに
は、前記水平走査期間の非駆動期間の開始時に更にシフ
トパルスが入力され、並行して2つのパルスがシフトさ
れることを特徴とする請求項6に記載のアクティブマト
リクス型液晶表示装置。
7. The shift register of the data driver is further input with a shift pulse at the start of a non-driving period of the horizontal scanning period, and shifts two pulses in parallel. The active matrix liquid crystal display device according to item 1.
【請求項8】 前記映像信号の垂直走査期間内の水平同
期信号数が前記液晶パネルの垂直方向の画素数より小さ
い場合に、映像の表示部分を前記液晶パネルの略中央と
し、映像の表示されない部分を上下に設けたことを特徴
とする請求項1に記載のアクティブマトリクス型液晶表
示装置。
8. When the number of horizontal synchronizing signals in the vertical scanning period of the video signal is smaller than the number of pixels in the vertical direction of the liquid crystal panel, the display portion of the video is substantially in the center of the liquid crystal panel and no video is displayed. The active matrix type liquid crystal display device according to claim 1, wherein the portions are provided above and below.
【請求項9】 前記映像信号の垂直走査期間内の水平同
期信号数が前記液晶パネルの垂直方向の画素数より小さ
い場合に、映像の表示部分を前記液晶パネルの略中央と
し、映像の表示されない部分を上下に設けたことを特徴
とする請求項3乃至5のいずれか1項に記載のアクティ
ブマトリクス型液晶表示装置。
9. When the number of horizontal synchronizing signals in the vertical scanning period of the video signal is smaller than the number of pixels in the vertical direction of the liquid crystal panel, the display portion of the video is set to substantially the center of the liquid crystal panel and the video is not displayed. 6. The active matrix type liquid crystal display device according to claim 3, wherein the portions are provided above and below.
【請求項10】 前記ゲートドライバのシフトレジスタ
には、前記垂直帰線期間の開始時に更にシフトパルスが
入力され、並行して2つのパルスがシフトされ、上下両
側の映像の表示されない部分の画素に同時に電圧が供給
されることを特徴とする請求項8に記載のアクティブマ
トリクス型液晶表示装置。
10. The shift register of the gate driver is further input with a shift pulse at the start of the vertical blanking period, and the two pulses are shifted in parallel, so that pixels on the upper and lower sides of the image are not displayed. 9. The active matrix type liquid crystal display device according to claim 8, wherein voltage is supplied at the same time.
【請求項11】 前記データドライバは、前記液晶パネ
ルの上下両側にそれぞれ設けら、前記データラインは両
側のデータドライバから交互に延びていることを特徴と
する請求項1乃至10のいずれか1項に記載のアクティ
ブマトリクス型液晶表示装置。
11. The data driver is provided on each of upper and lower sides of the liquid crystal panel, and the data lines extend alternately from the data drivers on both sides of the liquid crystal panel. The active matrix liquid crystal display device according to item 1.
【請求項12】 前記ゲートドライバは、前記液晶パネ
ルの両側にそれぞれ設けられ、前記スキャンラインは両
側のゲートドライバから交互に延びていることを特徴と
する請求項1乃至11のいずれか1項に記載のアクティ
ブマトリクス型液晶表示装置。
12. The gate driver is provided on both sides of the liquid crystal panel, and the scan lines extend alternately from the gate drivers on both sides. The active matrix liquid crystal display device described.
JP18941394A 1994-08-11 1994-08-11 Active matrix type liquid crystal display device Withdrawn JPH0854601A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18941394A JPH0854601A (en) 1994-08-11 1994-08-11 Active matrix type liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18941394A JPH0854601A (en) 1994-08-11 1994-08-11 Active matrix type liquid crystal display device

Publications (1)

Publication Number Publication Date
JPH0854601A true JPH0854601A (en) 1996-02-27

Family

ID=16240858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18941394A Withdrawn JPH0854601A (en) 1994-08-11 1994-08-11 Active matrix type liquid crystal display device

Country Status (1)

Country Link
JP (1) JPH0854601A (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10116061A (en) * 1996-09-24 1998-05-06 Seiko Epson Corp Simultaneously plural image display system and display control method
JP2002519737A (en) * 1998-06-30 2002-07-02 テーウー エレクトロニクス カンパニー リミテッド Data interfacing device for AC type plasma display panel system
JP2002258809A (en) * 2001-03-02 2002-09-11 Seiko Epson Corp Semiconductor integrated circuit and image display device
JP2005275357A (en) * 2004-02-27 2005-10-06 Sharp Corp Device and method for video display
JP2005275358A (en) * 2004-02-27 2005-10-06 Sharp Corp Device and method for video display
WO2008088043A1 (en) * 2007-01-19 2008-07-24 Hamamatsu Photonics K.K. LCoS TYPE SPATIAL LIGHT MODULATOR
JP2014052627A (en) * 2012-09-07 2014-03-20 Beijing Boe Optoelectronics Technology Co Ltd Liquid crystal display and method of driving the same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10116061A (en) * 1996-09-24 1998-05-06 Seiko Epson Corp Simultaneously plural image display system and display control method
JP2002519737A (en) * 1998-06-30 2002-07-02 テーウー エレクトロニクス カンパニー リミテッド Data interfacing device for AC type plasma display panel system
JP4689823B2 (en) * 1998-06-30 2011-05-25 株式会社大宇エレクトロニクス Data interfacing device for AC type plasma display panel system
JP2002258809A (en) * 2001-03-02 2002-09-11 Seiko Epson Corp Semiconductor integrated circuit and image display device
JP2005275357A (en) * 2004-02-27 2005-10-06 Sharp Corp Device and method for video display
JP2005275358A (en) * 2004-02-27 2005-10-06 Sharp Corp Device and method for video display
WO2008088043A1 (en) * 2007-01-19 2008-07-24 Hamamatsu Photonics K.K. LCoS TYPE SPATIAL LIGHT MODULATOR
JPWO2008088043A1 (en) * 2007-01-19 2010-05-13 浜松ホトニクス株式会社 LCoS type spatial light modulator
US8525772B2 (en) 2007-01-19 2013-09-03 Hamamatsu Photonics K.K. LCOS spatial light modulator
JP2014052627A (en) * 2012-09-07 2014-03-20 Beijing Boe Optoelectronics Technology Co Ltd Liquid crystal display and method of driving the same

Similar Documents

Publication Publication Date Title
US7030843B2 (en) Liquid crystal display with multi-frame inverting function and an apparatus and a method for driving the same
KR920000355B1 (en) Color display device
US7724269B2 (en) Device for driving a display apparatus
JP3253481B2 (en) Memory interface circuit
JPH09325741A (en) Picture display system
JP4501525B2 (en) Display device and drive control method thereof
JPH09212139A (en) Image display system
JP2003528518A (en) Control circuit for liquid crystal matrix display device
JP2004012872A (en) Display device and its driving method
JP2002328654A (en) Driving method for liquid crystal display
JP3749433B2 (en) Liquid crystal display device and liquid crystal driving method
JPH11259053A (en) Liquid crystal display
JPH0736406A (en) Dot matrix display device and method for driving it
KR100317823B1 (en) A plane display device, an array substrate, and a method for driving the plane display device
JP3090922B2 (en) Flat display device, array substrate, and method of driving flat display device
JPH0854601A (en) Active matrix type liquid crystal display device
KR19990022041A (en) Computer system with dual-panel liquid crystal display
US6020873A (en) Liquid crystal display apparatus with arbitrary magnification of displayed image
JP2003131630A (en) Liquid crystal display device
JP2010091968A (en) Scanning line drive circuit and electro-optical device
JP2003330423A (en) Liquid crystal display device and its driving control method
WO2000045364A1 (en) Liquid crystal driving method and liquid crystal driving circuit
JP2009042725A (en) Method for driving display for solving moving afterimage in moving picture and driver using method
KR0172874B1 (en) Driver ic structure of liquid crystal display element
JP2924842B2 (en) Liquid crystal display

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20011106